JPH0344459B2 - - Google Patents
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- JPH0344459B2 JPH0344459B2 JP1231782A JP1231782A JPH0344459B2 JP H0344459 B2 JPH0344459 B2 JP H0344459B2 JP 1231782 A JP1231782 A JP 1231782A JP 1231782 A JP1231782 A JP 1231782A JP H0344459 B2 JPH0344459 B2 JP H0344459B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- current source
- base
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はパルス回路一般に用いられ、入力パル
スの周期を変えないでデユーテイを所望値に変換
して出力するデユーテイ変換回路に関する。
スの周期を変えないでデユーテイを所望値に変換
して出力するデユーテイ変換回路に関する。
この種のデユーテイ変換回路には種々の構成の
ものが見受けられるが、回路が簡単で出力パルス
のデユーテイを容易に設定し得るものの出現が望
まれていた。
ものが見受けられるが、回路が簡単で出力パルス
のデユーテイを容易に設定し得るものの出現が望
まれていた。
本発明は上記の事情に鑑みてなされたもので、
構成が簡単で出力パルスのデユーテイを容易に設
定し得るデユーテイ変換回路を提供するものであ
る。
構成が簡単で出力パルスのデユーテイを容易に設
定し得るデユーテイ変換回路を提供するものであ
る。
すなわち本発明は、第１の電流源に各コレクタ
が接続される２個のトランジスタのうちの一方の
ベースにパルス入力を印加し、上記コレクタにコ
ンデンサの一端側を接続し、この他端側を第２の
電流源および出力用トランジスタのベースに接続
する。そして、この出力用トランジスタのコレク
タ電位を前記２個のトランジスタのうちの他方の
トランジスタのベースに供給することにより、こ
のトランジスタと出力用トランジスタとのオン、
オフ状態を相異なるように動作させるものであ
る。これによつて、前記２個の電流源の各電流の
相対的大きさに応じて出力パルスのデユーテイが
変わるようになる。
が接続される２個のトランジスタのうちの一方の
ベースにパルス入力を印加し、上記コレクタにコ
ンデンサの一端側を接続し、この他端側を第２の
電流源および出力用トランジスタのベースに接続
する。そして、この出力用トランジスタのコレク
タ電位を前記２個のトランジスタのうちの他方の
トランジスタのベースに供給することにより、こ
のトランジスタと出力用トランジスタとのオン、
オフ状態を相異なるように動作させるものであ
る。これによつて、前記２個の電流源の各電流の
相対的大きさに応じて出力パルスのデユーテイが
変わるようになる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図において、１１は電源Vccが印加される
第１の電源端子、１２は所定の電位（本例では接
地電位）が与えられる第２の電源端子、１３はパ
ルス入力Piが印加される入力端子、１４はパルス
出力P0が導出される出力端子である。前記電源
端子１１，１２相互間には、ベース・コレクタが
相互接続された、たとえばPNP形のトランジス
タQ1のエミツタ・コレクタ間および抵抗R1が直
列接続されている。上記トランジスタQ1に対し
て、それぞれたとえばPNP形のトランジスタQ2
およびQ3がカレントミラー接続されている。す
なわち、これらのトランジスタQ2，Q3はそれぞ
れのエミツタが電源端子１１に接続され、それぞ
れのベースが前記トランジスタQ1のベースに接
続されている。
第１の電源端子、１２は所定の電位（本例では接
地電位）が与えられる第２の電源端子、１３はパ
ルス入力Piが印加される入力端子、１４はパルス
出力P0が導出される出力端子である。前記電源
端子１１，１２相互間には、ベース・コレクタが
相互接続された、たとえばPNP形のトランジス
タQ1のエミツタ・コレクタ間および抵抗R1が直
列接続されている。上記トランジスタQ1に対し
て、それぞれたとえばPNP形のトランジスタQ2
およびQ3がカレントミラー接続されている。す
なわち、これらのトランジスタQ2，Q3はそれぞ
れのエミツタが電源端子１１に接続され、それぞ
れのベースが前記トランジスタQ1のベースに接
続されている。
一方、前記入力端子１３と電源端子１２との間
にはバイアス用の抵抗R2，R3が直列接続されて
おり、この抵抗R2，R3の接続点はたとえばNPN
形のトランジスタQ4のベースに接続されている。
このトランジスタQ4のエミツタは接地され、コ
レクタは前記トランジスタQ2のコレクタに接続
されると共にコンデンサＣを介して前記トランジ
スタQ3のコレクタおよびたとえばNPN形のトラ
ンジスタQ5のベースに接続されている。このト
ランジスタQ5のエミツタは接地され、コレクタ
は前記出力端子１４に接続されると共に抵抗R4
を介して電源端子１１に接続されている。さら
に、出力端子１４は抵抗R5を介してたとえば
NPN形のトランジスタQ6のベースに接続され、
このトランジスタQ6のエミツタは接地され、コ
レクタは前記トランジスタQ2のコレクタに接続
されている。
にはバイアス用の抵抗R2，R3が直列接続されて
おり、この抵抗R2，R3の接続点はたとえばNPN
形のトランジスタQ4のベースに接続されている。
このトランジスタQ4のエミツタは接地され、コ
レクタは前記トランジスタQ2のコレクタに接続
されると共にコンデンサＣを介して前記トランジ
スタQ3のコレクタおよびたとえばNPN形のトラ
ンジスタQ5のベースに接続されている。このト
ランジスタQ5のエミツタは接地され、コレクタ
は前記出力端子１４に接続されると共に抵抗R4
を介して電源端子１１に接続されている。さら
に、出力端子１４は抵抗R5を介してたとえば
NPN形のトランジスタQ6のベースに接続され、
このトランジスタQ6のエミツタは接地され、コ
レクタは前記トランジスタQ2のコレクタに接続
されている。
次に、第１図の動作を第２図を参照して説明す
る。入力端子１３にはたとえば第２図に示すよう
な周期Ｔのパルス入力が印加されるものとする。
いま、この入力端子１３の電位が所定の正電圧の
とき、トランジスタQ4はオンになり、そのコレ
クタ電位V1は第２図に示すようにほぼ接地電位
になる。上記トランジスタQ4がオンになつた瞬
間、コンデンサＣにそれまでに蓄積されていた電
荷が上記トランジスタQ4を通じて放電するので、
トランジスタQ5のベース電位V2は第２図に示す
ように瞬間的に低下する。これによつてトランジ
スタQ5はオフになり、またトランジスタQ6は電
源端子１１から抵抗R4，R5を通じてベース電圧
が与えられてオンになる。このようにトランジス
タQ5がオフでトランジスタQ6がオンの期間t2に
おける出力パルスP0の電位は電源を抵抗R4，R5
で分圧した電圧にほぼ等しい。こののちトランジ
スタQ3からコンデンサＣおよびトランジスタQ6
に電流I2が流れ、このコンデンサＣの充電に伴つ
てトランジスタQ5のベース電位V2は上昇する。
このベース電位V2がトランジスタQ5のベースエ
ミツタ間電圧VBEに達すると、トランジスタQ5は
オンになり、これによつて出力端子１４はほぼ接
地電位になり、トランジスタQ6はオフになる。
なお、上記コンデンサＣの充電期間t2における両
端間電圧ΔV2はI2・t2／Ｃで表わされる。また、
この期間t2は、前記パルス入力Piのパルス幅に比
べて長くなるように回路設計がなされており、し
たがつて前記充電期間t2の途中で入力端子１３の
電位が接地電位になつてトランジスタQ4がオフ
になる。このようにトランジスタQ4，Q6が共に
オフになつとき、コンデンサＣは前記電流I2によ
る充電電流とは逆方向にトランジスタQ2の電流I1
により充電が行なわれる。この充電によつてトラ
ンジスタQ4，Q6のコレクタ電位V1は次第に上昇
する。そして、入力端子１３に次のパルスが印加
されると、トランジスタQ4はオンになり、この
ときコンデンサＣの充電電荷はトランジスタQ5
を通じて放電し、トランジスタQ5のベース電位
V2は前述したように瞬間的に低下し、以後前述
したような動作が行なわれる。なお、上記コンデ
ンサＣの充電期間t1（トランジスタQ4，Q6が共に
オフの期間）における両端間電圧ΔV1はI1・t1／
Ｃで表わされる。また、第２図中において、上記
t2とt1の境界でV1とV2に瞬間的に極わずかな電位
変化がみられるが、これはトランジスタのスイツ
チング時における接合電圧の変化である。
る。入力端子１３にはたとえば第２図に示すよう
な周期Ｔのパルス入力が印加されるものとする。
いま、この入力端子１３の電位が所定の正電圧の
とき、トランジスタQ4はオンになり、そのコレ
クタ電位V1は第２図に示すようにほぼ接地電位
になる。上記トランジスタQ4がオンになつた瞬
間、コンデンサＣにそれまでに蓄積されていた電
荷が上記トランジスタQ4を通じて放電するので、
トランジスタQ5のベース電位V2は第２図に示す
ように瞬間的に低下する。これによつてトランジ
スタQ5はオフになり、またトランジスタQ6は電
源端子１１から抵抗R4，R5を通じてベース電圧
が与えられてオンになる。このようにトランジス
タQ5がオフでトランジスタQ6がオンの期間t2に
おける出力パルスP0の電位は電源を抵抗R4，R5
で分圧した電圧にほぼ等しい。こののちトランジ
スタQ3からコンデンサＣおよびトランジスタQ6
に電流I2が流れ、このコンデンサＣの充電に伴つ
てトランジスタQ5のベース電位V2は上昇する。
このベース電位V2がトランジスタQ5のベースエ
ミツタ間電圧VBEに達すると、トランジスタQ5は
オンになり、これによつて出力端子１４はほぼ接
地電位になり、トランジスタQ6はオフになる。
なお、上記コンデンサＣの充電期間t2における両
端間電圧ΔV2はI2・t2／Ｃで表わされる。また、
この期間t2は、前記パルス入力Piのパルス幅に比
べて長くなるように回路設計がなされており、し
たがつて前記充電期間t2の途中で入力端子１３の
電位が接地電位になつてトランジスタQ4がオフ
になる。このようにトランジスタQ4，Q6が共に
オフになつとき、コンデンサＣは前記電流I2によ
る充電電流とは逆方向にトランジスタQ2の電流I1
により充電が行なわれる。この充電によつてトラ
ンジスタQ4，Q6のコレクタ電位V1は次第に上昇
する。そして、入力端子１３に次のパルスが印加
されると、トランジスタQ4はオンになり、この
ときコンデンサＣの充電電荷はトランジスタQ5
を通じて放電し、トランジスタQ5のベース電位
V2は前述したように瞬間的に低下し、以後前述
したような動作が行なわれる。なお、上記コンデ
ンサＣの充電期間t1（トランジスタQ4，Q6が共に
オフの期間）における両端間電圧ΔV1はI1・t1／
Ｃで表わされる。また、第２図中において、上記
t2とt1の境界でV1とV2に瞬間的に極わずかな電位
変化がみられるが、これはトランジスタのスイツ
チング時における接合電圧の変化である。
上記回路においては、コンデンサＣはトランジ
スタQ2，Q3それぞれのコレクタとの間に結合さ
れているので、上記ΔV1、ΔV2の傾きはそれぞれ
電流I1もしくは電流I2がコンデンサＣに流れる際
の時定数で設定される。従つて、トランジスタ
Q2とQ3をカレントミラー接続させてI1≒I2に設定
しておけば、ΔV1、ΔV2の充電される傾きはそれ
ぞれ等しくなる。そして、上記カツプリングされ
ているコンデンサＣのため、周期ＴのパルスPiが
何回か入力されるうちにコンデンサＣの電流I1で
充電される側と電流I2で充電される側との電圧の
変化量が互いに等しい方向、すなわちΔV1≒ΔV2
に収束していく。このように定常状態ではt2＝t1
になり、出力端子１４の出力パルスP0のデユー
テイは50％になる。これに対してI1≠I2、たとえ
ばI1＝Ｉ、I2＝Ｉ＋ΔI（但しΔI＞０）に設定して
おくと t1＝Ｉ＋ΔI／2I＋ΔIＴ t2＝Ｉ／2I＋ΔIＴ となり、出力パルスのデユーテイは50％でなくな
る。なお、I1≠I2とするには、たとえばトランジ
スタQ2，Q3のデイメンシヨンを互いに異ならせ
ればよい。換言すれば、上記回路においては、電
流I1、I2の相対的大きさを変えることにより、出
力パルスP0のデユーテイを所望値に設定するこ
とができる。
スタQ2，Q3それぞれのコレクタとの間に結合さ
れているので、上記ΔV1、ΔV2の傾きはそれぞれ
電流I1もしくは電流I2がコンデンサＣに流れる際
の時定数で設定される。従つて、トランジスタ
Q2とQ3をカレントミラー接続させてI1≒I2に設定
しておけば、ΔV1、ΔV2の充電される傾きはそれ
ぞれ等しくなる。そして、上記カツプリングされ
ているコンデンサＣのため、周期ＴのパルスPiが
何回か入力されるうちにコンデンサＣの電流I1で
充電される側と電流I2で充電される側との電圧の
変化量が互いに等しい方向、すなわちΔV1≒ΔV2
に収束していく。このように定常状態ではt2＝t1
になり、出力端子１４の出力パルスP0のデユー
テイは50％になる。これに対してI1≠I2、たとえ
ばI1＝Ｉ、I2＝Ｉ＋ΔI（但しΔI＞０）に設定して
おくと t1＝Ｉ＋ΔI／2I＋ΔIＴ t2＝Ｉ／2I＋ΔIＴ となり、出力パルスのデユーテイは50％でなくな
る。なお、I1≠I2とするには、たとえばトランジ
スタQ2，Q3のデイメンシヨンを互いに異ならせ
ればよい。換言すれば、上記回路においては、電
流I1、I2の相対的大きさを変えることにより、出
力パルスP0のデユーテイを所望値に設定するこ
とができる。
なお、本発明は上記実施例に限られるものでは
なく、トランジスタQ1〜Q3、抵抗R1よりなる電
流源回路は電流I1、I2を任意に設定し得るもので
あればよい。
なく、トランジスタQ1〜Q3、抵抗R1よりなる電
流源回路は電流I1、I2を任意に設定し得るもので
あればよい。
次に、本発明の応用例である２逓倍回路を第３
図乃至第４図を参照して説明する。
図乃至第４図を参照して説明する。
第３図において、３１は第１図に示したデユー
テイ変換回路であつてデユーテイが50％に設定さ
れたものである。３２は上記回路３１の出力パル
スが入力され、パルス入力の前縁および後縁に応
動してそれぞれパルスを発生する回路、たとえば
両エツジトリガ形の単安定マルチバイブレータで
ある。
テイ変換回路であつてデユーテイが50％に設定さ
れたものである。３２は上記回路３１の出力パル
スが入力され、パルス入力の前縁および後縁に応
動してそれぞれパルスを発生する回路、たとえば
両エツジトリガ形の単安定マルチバイブレータで
ある。
而して、第４図に示すように、デユーテイ変換
回路３１において入力パルスPiはデユーテイ50％
のパルスP0に変換され、単安定マルチバイブレ
ータ３２からは入力パルスPiに対して２倍の周波
数を有する逓倍パルスPfが出力するようになる。
回路３１において入力パルスPiはデユーテイ50％
のパルスP0に変換され、単安定マルチバイブレ
ータ３２からは入力パルスPiに対して２倍の周波
数を有する逓倍パルスPfが出力するようになる。
上述したように本発明のデユーテイ変換回路に
よれば、トランジスタQ4，Q5，Q6、コンデンサ
Ｃ、抵抗R4，R5等の少数の回路素子よりなる比
較的簡単な回路構成であるが、電流I1、I2の相対
的大きさを変えることにより入力パルスと同じ周
期のままで出力パルスのデユーテイを所望値に容
易に設定することができる。したがつて、たとえ
ばデユーテイ50％に設定し、出力パルスを両エツ
ジトリガ形単安定マルチバイブレータ等に入力す
ることにより、２逓倍回路を簡単に実現できる等
の利点がある。
よれば、トランジスタQ4，Q5，Q6、コンデンサ
Ｃ、抵抗R4，R5等の少数の回路素子よりなる比
較的簡単な回路構成であるが、電流I1、I2の相対
的大きさを変えることにより入力パルスと同じ周
期のままで出力パルスのデユーテイを所望値に容
易に設定することができる。したがつて、たとえ
ばデユーテイ50％に設定し、出力パルスを両エツ
ジトリガ形単安定マルチバイブレータ等に入力す
ることにより、２逓倍回路を簡単に実現できる等
の利点がある。
第１図は本発明に係るデユーテイ変換回路の一
実施例を示す回路図、第２図は第１図の動作を説
明するために示す波形図、第３図は本発明の応用
例を示すブロツク図、第４図は第３図の動作を説
明するために示す波形図である。 Q1〜Q6……トランジスタ、R1〜R5……抵抗、
Ｃ……コンデンサ、１３……入力端子、１４……
出力端子。
実施例を示す回路図、第２図は第１図の動作を説
明するために示す波形図、第３図は本発明の応用
例を示すブロツク図、第４図は第３図の動作を説
明するために示す波形図である。 Q1〜Q6……トランジスタ、R1〜R5……抵抗、
Ｃ……コンデンサ、１３……入力端子、１４……
出力端子。
Claims (1)
- 【特許請求の範囲】 １ 電流I1を供給する第１の電流源と、電流I2を
供給する第２の電流源と、前記第１の電流源にそ
れぞれのコレクタが接続されそれぞれのエミツタ
がそれぞれ所定電位端に接続されたトランジスタ
Q4およびQ6と、前記第２の電流源にベースが接
続されエミツタが前記所定電位端に接続されコレ
クタは抵抗R4を介して電源に接続されたトラン
ジスタQ5と、このトランジスタQ5のコレクタと
前記トランジスタQ6のベースとの間に接続され
た抵抗R5と、同じく上記トランジスタQ5のベー
スと前記トランジスタQ4およびQ6のコレクタ接
続点との間に接続されたコンデンサＣと、上記ト
ランジスタQ4のベースに一定周期のパルス電圧
を印加する回路とを具備することを特徴とするデ
ユーテイ変換回路。 ２ 前記第１の電流源および第２の電流源がそれ
ぞれ同じ大きさの電流を供給し、前記トランジス
タQ5のコレクタからデユーテイ50％のパルス出
力を得るようにしてなることを特徴とする特許請
求の範囲第１項記載のデユーテイ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231782A JPS58130616A (ja) | 1982-01-28 | 1982-01-28 | デユ−テイ変換回路 |
| EP83100238A EP0086334B1 (en) | 1982-01-28 | 1983-01-13 | Pulse duty conversion circuit |
| DE8383100238T DE3364287D1 (en) | 1982-01-28 | 1983-01-13 | Pulse duty conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231782A JPS58130616A (ja) | 1982-01-28 | 1982-01-28 | デユ−テイ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130616A JPS58130616A (ja) | 1983-08-04 |
| JPH0344459B2 true JPH0344459B2 (ja) | 1991-07-08 |
Family
ID=11801931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1231782A Granted JPS58130616A (ja) | 1982-01-28 | 1982-01-28 | デユ−テイ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0086334B1 (ja) |
| JP (1) | JPS58130616A (ja) |
| DE (1) | DE3364287D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263507A (ja) * | 1984-06-11 | 1985-12-27 | Nec Corp | 発振回路 |
| JPS6193714A (ja) * | 1984-10-12 | 1986-05-12 | Toshiba Corp | デユ−テイ変換回路 |
| CN104242875B (zh) * | 2013-06-19 | 2017-07-04 | 成都振芯科技股份有限公司 | 单转双占空比可调电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB916630A (en) * | 1959-03-13 | 1963-01-23 | Nat Res Dev | Improvements in or relating to transistor timing circuits |
| GB1107629A (en) * | 1965-06-25 | 1968-03-27 | Standard Telephones Cables Ltd | A monostable multivibrator giving a constant mark to space ratio |
| FR2042473A1 (ja) * | 1969-05-08 | 1971-02-12 | Marconi Co Ltd | |
| US3590283A (en) * | 1969-05-15 | 1971-06-29 | Bell Telephone Labor Inc | Regenerative switching circuits employing charge storage diodes |
| US3711729A (en) * | 1971-08-04 | 1973-01-16 | Burroughs Corp | Monostable multivibrator having output pulses dependent upon input pulse widths |
| US3712993A (en) * | 1971-11-23 | 1973-01-23 | Gen Motors Corp | Pulse length multiplier circuit |
| US3770987A (en) * | 1972-03-30 | 1973-11-06 | Litton Business Systems Inc | Extended range capacitive timing circuit |
| JPS52152147A (en) * | 1976-06-14 | 1977-12-17 | Torio Kk | Monostable multivibrator |
-
1982
- 1982-01-28 JP JP1231782A patent/JPS58130616A/ja active Granted
-
1983
- 1983-01-13 EP EP83100238A patent/EP0086334B1/en not_active Expired
- 1983-01-13 DE DE8383100238T patent/DE3364287D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0086334B1 (en) | 1986-07-02 |
| EP0086334A1 (en) | 1983-08-24 |
| JPS58130616A (ja) | 1983-08-04 |
| DE3364287D1 (en) | 1986-08-07 |
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