JPS584253Y2 - バツフア増幅器 - Google Patents
バツフア増幅器Info
- Publication number
- JPS584253Y2 JPS584253Y2 JP1978049639U JP4963978U JPS584253Y2 JP S584253 Y2 JPS584253 Y2 JP S584253Y2 JP 1978049639 U JP1978049639 U JP 1978049639U JP 4963978 U JP4963978 U JP 4963978U JP S584253 Y2 JPS584253 Y2 JP S584253Y2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- output
- impedance
- buffer amplifier
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
この考案はバッファ増幅器に関し、特に入力インピーダ
ンスが高くパルスに対する応答特性に優れたバッファ増
幅器を提供しようとするものである。
ンスが高くパルスに対する応答特性に優れたバッファ増
幅器を提供しようとするものである。
高入力インピーダンスのバッファ増幅器を構成するには
よ（モスＦＥＴ（モス型電界効果トランジスタ）が用い
られる。
よ（モスＦＥＴ（モス型電界効果トランジスタ）が用い
られる。
第１図は従来よりよく用いられそいる高入力インピーダ
ンス型のバッファ増幅器を示す。
ンス型のバッファ増幅器を示す。
図中１は入力端子を示し、この入力端子１はモスＦＥＴ
２のゲートに接続される。
２のゲートに接続される。
モスＦＥＴ２のドレインはＮＰＮ型）ランジスタ３のエ
ミッタとコレクタを通じて例えば正極電源端子＋■に接
続される。
ミッタとコレクタを通じて例えば正極電源端子＋■に接
続される。
モスＦＥＴ２のソースは定電流回路を構成する他のモス
ＦＥＴ４を通じて例えば負極電源端子−■に接続される
。
ＦＥＴ４を通じて例えば負極電源端子−■に接続される
。
このモスＦＥＴ４のゲートには一端が共通電位点に接続
され、他端が負極電源が供給された端子−■に接続され
たポテンショメータ５の可動子の電圧を供給しモスＦＥ
Ｔ４によって構成された定電流回路の電流値を適当値に
設定できるようにしている。
され、他端が負極電源が供給された端子−■に接続され
たポテンショメータ５の可動子の電圧を供給しモスＦＥ
Ｔ４によって構成された定電流回路の電流値を適当値に
設定できるようにしている。
よってモスＦＥＴ２と４によってモスＦＥＴ２はソース
フォロワとして動作する。
フォロワとして動作する。
モスＦＥＴ２のソース出力はＰＮＰ型トランジスタ６の
ベースに供給される。
ベースに供給される。
トランジスタ６のコレクタは低抗器７を通じて負極電源
端子−■に接続され、エミッタはツェナーダイオード８
にて直流的にレベルをシフトさせ、トランジスタ３のベ
ースに入力信号と同相の信号を帰還させる。
端子−■に接続され、エミッタはツェナーダイオード８
にて直流的にレベルをシフトさせ、トランジスタ３のベ
ースに入力信号と同相の信号を帰還させる。
モスＦＥＴ２のサブストレート９はＦＥＴ４のサブスト
レートと共通接続し、この共通接続点を共通電位点に接
続する。
レートと共通接続し、この共通接続点を共通電位点に接
続する。
このように接続されたバッファ増幅器によればモスＦＥ
Ｔ２を入力段に用いたから入力インピーダンスを高くで
きる。
Ｔ２を入力段に用いたから入力インピーダンスを高くで
きる。
然し乍らこの回路構成によれば一般にモスＦＥＴがその
サブストレートとゲートとの間の容量及びサブストレー
トと共通電位間の容量１２が比較的大きいと言う特質を
持つため結果的にゲートと共通電位間に大きい容量が接
続されることとなりパルス入力によりこの容量が充放電
されるため出力端子１０に得られる出力波形は第２図Ａ
に示すような出力波形となりパルスの高速応答性が悪い
欠点がある。
サブストレートとゲートとの間の容量及びサブストレー
トと共通電位間の容量１２が比較的大きいと言う特質を
持つため結果的にゲートと共通電位間に大きい容量が接
続されることとなりパルス入力によりこの容量が充放電
されるため出力端子１０に得られる出力波形は第２図Ａ
に示すような出力波形となりパルスの高速応答性が悪い
欠点がある。
このため第３図に示すようにサブストレートがない接合
型ＦＥＴ２’を用い第２図Ｂに示すような出力波形が得
られるようにすることも考えられるが回路が複雑になる
欠点がある。
型ＦＥＴ２’を用い第２図Ｂに示すような出力波形が得
られるようにすることも考えられるが回路が複雑になる
欠点がある。
との考案の目的はモスＦＥＴを用いて構成が簡単で高速
応答性のよい高入力インピーダンス型バッファ増幅器を
得ることにある。
応答性のよい高入力インピーダンス型バッファ増幅器を
得ることにある。
以下にこの考案の一実施例を図面について詳細に説明す
る。
る。
第３図はこの考案によるバッファ増幅器の一実施例を示
す。
す。
この考案においてはソースフォロワ構成とされたモスＦ
ＥＴ２のソース出力をこのソースフォロワの出力インピ
ーダンスより出力インピーダンスが低い増幅器によって
構成されたインピーダンス変換器１１に供給し、インピ
ーダンス変換して出力端子１０に送出するように構成す
ると共にインピーダンス変換器１１の出力をサブストレ
ート９に供給する。
ＥＴ２のソース出力をこのソースフォロワの出力インピ
ーダンスより出力インピーダンスが低い増幅器によって
構成されたインピーダンス変換器１１に供給し、インピ
ーダンス変換して出力端子１０に送出するように構成す
ると共にインピーダンス変換器１１の出力をサブストレ
ート９に供給する。
ここでインピーダンス変換器１１は同相増幅器で構成さ
れる。
れる。
このように構成すればモスＦＥＴ２のサブストレート９
の電位はＦＥＴ２のゲート入力電位の変化に追従して変
化する。
の電位はＦＥＴ２のゲート入力電位の変化に追従して変
化する。
よってゲートとサブストレート間に静電容量が存在して
もゲートとサブストレート９の電位が同相で変化するか
らその静電容量に対しては充放電がされない。
もゲートとサブストレート９の電位が同相で変化するか
らその静電容量に対しては充放電がされない。
従ってその静電容量による影響は無視でき高速応答特性
に優れたバッファ増幅器を得ることができる。
に優れたバッファ増幅器を得ることができる。
一方ＦＥＴ２のサブストレート９を出力インピーダンス
が充分低いインピーダンス変換器１１の出力側に接続す
ることによりサブストレート９と共通電位間の容量１２
が出力端子１０と共通電位点との間に点線で示すように
挿入されるが、インピーダンス変換器１１の出力インピ
ーダンスは充分低いためこの容量１２は高速度で充放電
される。
が充分低いインピーダンス変換器１１の出力側に接続す
ることによりサブストレート９と共通電位間の容量１２
が出力端子１０と共通電位点との間に点線で示すように
挿入されるが、インピーダンス変換器１１の出力インピ
ーダンスは充分低いためこの容量１２は高速度で充放電
される。
よってサブストレート９に入力パルスに対し時間遅れの
少ない信号を帰還することができる。
少ない信号を帰還することができる。
この結果ゲートとサブストレート間の容量による影響を
更に一層小さくできる。
更に一層小さくできる。
換言すればサブストレート９の電位をゲートの電位と同
相で動かす方法としてはサブストレート９をソースに接
続することも考えられるがｙＥＴのソースフォロワの出
力インピーダンスは低いとは言っても有限であり充分低
いとは言難い。
相で動かす方法としてはサブストレート９をソースに接
続することも考えられるがｙＥＴのソースフォロワの出
力インピーダンスは低いとは言っても有限であり充分低
いとは言難い。
特にインピーダンス変換器１１のように充分低い出力イ
ンピーダンスに選定することはできない。
ンピーダンスに選定することはできない。
よってサブストレート９をソースに接続した場合はサブ
ストレートと共通電位間の容量に対する充放電に時間が
掛り、これによりサブストレート９の電位は入力パルス
に対し遅れて動くこととなる。
ストレートと共通電位間の容量に対する充放電に時間が
掛り、これによりサブストレート９の電位は入力パルス
に対し遅れて動くこととなる。
この結果ゲートとサブストレート間の容量に対しその遅
れ時間だけ充放電電流が流れ、その充放電電流により出
力波形の立上り及び立下りの一部が欠ける等して応答が
悪くなる欠点がある。
れ時間だけ充放電電流が流れ、その充放電電流により出
力波形の立上り及び立下りの一部が欠ける等して応答が
悪くなる欠点がある。
以上説明したようにこの考案によればモスＦｇＩ′を用
いた高入力インピーダンス型のバッファ増幅器において
その高速応答特性を改善することができる。
いた高入力インピーダンス型のバッファ増幅器において
その高速応答特性を改善することができる。
第１図及び第３図は従来のバッファ増幅器を説明するた
めの接続図、第２図はその動作の説明に供する波形図、
第４図はこの考案の一実施例を示す接続図である。 ２・・・・・・モスＦＥＴ、９・・・・・・サブストレ
ート、１１・・・・・・インピーダンス変換器。
めの接続図、第２図はその動作の説明に供する波形図、
第４図はこの考案の一実施例を示す接続図である。 ２・・・・・・モスＦＥＴ、９・・・・・・サブストレ
ート、１１・・・・・・インピーダンス変換器。
Claims (1)
- １増幅器の初段にソースフォロワ構成とされたモスＦＥ
Ｔが用いられ、該モスＦＥＴのソースの出力をソースフ
ォロワの出力インピーダンスより低い出力インピーダン
スを持つインピーダンス変換器を通じて出力端子に導び
くと共に、上記インピーダンス変換器の出力電圧を上記
モスＦＥＴのサブストレートに帰還させるようにしたバ
ッファ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978049639U JPS584253Y2 (ja) | 1978-04-14 | 1978-04-14 | バツフア増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978049639U JPS584253Y2 (ja) | 1978-04-14 | 1978-04-14 | バツフア増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152647U JPS54152647U (ja) | 1979-10-24 |
| JPS584253Y2 true JPS584253Y2 (ja) | 1983-01-25 |
Family
ID=28935605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978049639U Expired JPS584253Y2 (ja) | 1978-04-14 | 1978-04-14 | バツフア増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584253Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133747A (en) * | 1976-04-30 | 1977-11-09 | Nec Corp | Semiconductor logic gate circuit |
-
1978
- 1978-04-14 JP JP1978049639U patent/JPS584253Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133747A (en) * | 1976-04-30 | 1977-11-09 | Nec Corp | Semiconductor logic gate circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152647U (ja) | 1979-10-24 |
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