JPS641783Y2 - - Google Patents
Info
- Publication number
- JPS641783Y2 JPS641783Y2 JP1981160680U JP16068081U JPS641783Y2 JP S641783 Y2 JPS641783 Y2 JP S641783Y2 JP 1981160680 U JP1981160680 U JP 1981160680U JP 16068081 U JP16068081 U JP 16068081U JP S641783 Y2 JPS641783 Y2 JP S641783Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- zener diode
- voltage
- switching transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、トランジスタミユーテイング回路に
関する。
関する。
従来より第１図の様なトランジスタミユーテイ
ング回路が知られている。図においてミユーテイ
ング制御端子１は抵抗２を介してトランジスタ３
のベースに接続される。トランジスタ３のエミツ
タは接地され、コレクタは抵抗４を介して正電源
＋Ｂに接続されると共に、トランジスタ５のベー
スに接続される。トランジスタ５のエミツタは接
地される。信号入力端子７は抵抗６を介して出力
端子８に接続されると共にトランジスタ５のコレ
クタに接続される。
ング回路が知られている。図においてミユーテイ
ング制御端子１は抵抗２を介してトランジスタ３
のベースに接続される。トランジスタ３のエミツ
タは接地され、コレクタは抵抗４を介して正電源
＋Ｂに接続されると共に、トランジスタ５のベー
スに接続される。トランジスタ５のエミツタは接
地される。信号入力端子７は抵抗６を介して出力
端子８に接続されると共にトランジスタ５のコレ
クタに接続される。
以上の様なミユーテイング回路において、今ミ
ユーテイング制御端子１に正電圧が印加されてい
る場合はトランジスタ３はオンとなり、従つてト
ランジスタ５のベースは接地レベルとなつて、ト
ランジスタ５はオフとなる。即ちこの場合はミユ
ーテイングオフであり、信号入力端子７に加えら
れた信号は出力端子８に導出される。次にミユー
テイング制御端子１を接地レベルにするとトラン
ジスタ３はオフとなり従つてトランジスタ５はオ
ンとなり、出力端子８は接地されて、ミユーテイ
ングオンとなる。
ユーテイング制御端子１に正電圧が印加されてい
る場合はトランジスタ３はオンとなり、従つてト
ランジスタ５のベースは接地レベルとなつて、ト
ランジスタ５はオフとなる。即ちこの場合はミユ
ーテイングオフであり、信号入力端子７に加えら
れた信号は出力端子８に導出される。次にミユー
テイング制御端子１を接地レベルにするとトラン
ジスタ３はオフとなり従つてトランジスタ５はオ
ンとなり、出力端子８は接地されて、ミユーテイ
ングオンとなる。
しかし乍らこの様なミユーテイング回路では、
ミユーテイングオフとなつた場合について考える
と、トランジスタ５のコレクタベース間の容量
Cobが入力信号レベルに対して非直線的に変化す
る為、抵抗６の値が大きい場合は特に出力端子８
に現われる信号の歪率が大きくなる欠点があつ
た。
ミユーテイングオフとなつた場合について考える
と、トランジスタ５のコレクタベース間の容量
Cobが入力信号レベルに対して非直線的に変化す
る為、抵抗６の値が大きい場合は特に出力端子８
に現われる信号の歪率が大きくなる欠点があつ
た。
本考案はこの様な欠点を改良する為に成された
もので、以下実施例に従つて詳細に説明する。
もので、以下実施例に従つて詳細に説明する。
第２図は本考案の一実施例である。
図において、第１図と同一部分には同一符号を
付して詳細な説明を省略し、異なる部分のみにつ
いて説明する。即ち第２図は、第１図におけるト
ランジスタ３のコレクタとトランジスタ５のベー
スとの間にツエナーダイオード９を接続すると共
に、トランジスタ５のベースに抵抗１０を介して
負電源−Ｂを接続したものである。
付して詳細な説明を省略し、異なる部分のみにつ
いて説明する。即ち第２図は、第１図におけるト
ランジスタ３のコレクタとトランジスタ５のベー
スとの間にツエナーダイオード９を接続すると共
に、トランジスタ５のベースに抵抗１０を介して
負電源−Ｂを接続したものである。
以上の様な構成において、ミユーテイング制御
端子１が接地レベルになると、トランジスタ３は
オフとなる。この場合、トランジスタ５のベース
の電位は、トランジスタ５がオンとなる程度のレ
ベルになる様に、抵抗４及び１０の値が定められ
ている。従つてトランジスタ５はオンとなりミユ
ーテイング状態になる。
端子１が接地レベルになると、トランジスタ３は
オフとなる。この場合、トランジスタ５のベース
の電位は、トランジスタ５がオンとなる程度のレ
ベルになる様に、抵抗４及び１０の値が定められ
ている。従つてトランジスタ５はオンとなりミユ
ーテイング状態になる。
次にミユーテイング制御端子１に正電圧が印加
されると、トランジスタ３がオンとなるので、ト
ランジスタ５のベースには、ツエナダイオード９
のツエナ電圧に等しい負の電圧が加わりトランジ
スタ５はオフとなる。従つて入力端子７の信号が
出力端子８に導出される。ここで、トランジスタ
５のコレクタ・ベース間電圧は出力端子８の電圧
にツエナダイオード９のツエナ電圧を加えた値に
等しいが、出力端子８のレベルが小さい場合はこ
のコレクタ・ベース間電圧はほぼツエナダイオー
ド９のツエナ電圧に等しく、ほぼ一定であるか
ら、前述の様にコレクタベース間容量の変動によ
る歪は生じない。又出力端子８の電圧が増大して
も、トランジスタ５のコレクタ・ベース間電圧の
平均直流電圧に比べてあまり大きくならない間は
歪みも前述の従来例に比べて小さく保たれる。
されると、トランジスタ３がオンとなるので、ト
ランジスタ５のベースには、ツエナダイオード９
のツエナ電圧に等しい負の電圧が加わりトランジ
スタ５はオフとなる。従つて入力端子７の信号が
出力端子８に導出される。ここで、トランジスタ
５のコレクタ・ベース間電圧は出力端子８の電圧
にツエナダイオード９のツエナ電圧を加えた値に
等しいが、出力端子８のレベルが小さい場合はこ
のコレクタ・ベース間電圧はほぼツエナダイオー
ド９のツエナ電圧に等しく、ほぼ一定であるか
ら、前述の様にコレクタベース間容量の変動によ
る歪は生じない。又出力端子８の電圧が増大して
も、トランジスタ５のコレクタ・ベース間電圧の
平均直流電圧に比べてあまり大きくならない間は
歪みも前述の従来例に比べて小さく保たれる。
なお、トランジスタ３及び５は上述の様な
NPNタイプに限ることはない。この場合各トラ
ンジスタに加わるベース電圧等の極性を必要に応
じて変えればよいことは勿論である。
NPNタイプに限ることはない。この場合各トラ
ンジスタに加わるベース電圧等の極性を必要に応
じて変えればよいことは勿論である。
以上の様に本考案は、ミユーテイング回路の歪
みを減少させることが出来るという優れた効果を
有する。
みを減少させることが出来るという優れた効果を
有する。
第１図は従来例を示す回路図、第２図は本考案
の一実施例を示す回路図である。 図中３及び５はトランジスタ、９はツエナダイ
オードである。
の一実施例を示す回路図である。 図中３及び５はトランジスタ、９はツエナダイ
オードである。
Claims (1)
- 正及び負の直流電源間に接続された直列回路で
あつて第１及び第２の抵抗器とそれらの中間に逆
バイアスとなる向きに接続されたツエナダイオー
ドとからなる直列回路と、上記第１の抵抗とツエ
ナダイオードとの第１の接続点を制御電圧によつ
て接地する第１のスイツチングトランジスタと、
上記ツエナダイオードと第２の抵抗との第２の接
続点にベースが接続され出力信号をオンオフ制御
する第２のスイツチングトランジスタとを有し、
上記第１のスイツチングトランジスタがオフのさ
いに上記第２のスイツチングトランジスタがオン
となるバイアスを与える様に上記第１及び第２の
抵抗器の抵抗値を定め、上記第１のスイツチング
トランジスタがオンのさいに上記第２のスイツチ
ングトランジスタのベースコレクタ間電圧が上記
出力信号の絶対値より大となる様に上記ツエナダ
イオードのツエナ電圧を定めたことを特徴とする
ミユーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068081U JPS5866712U (ja) | 1981-10-28 | 1981-10-28 | ミユ−テイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068081U JPS5866712U (ja) | 1981-10-28 | 1981-10-28 | ミユ−テイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866712U JPS5866712U (ja) | 1983-05-06 |
| JPS641783Y2 true JPS641783Y2 (ja) | 1989-01-17 |
Family
ID=29953071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16068081U Granted JPS5866712U (ja) | 1981-10-28 | 1981-10-28 | ミユ−テイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866712U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105619U (ja) * | 1977-01-31 | 1978-08-25 |
-
1981
- 1981-10-28 JP JP16068081U patent/JPS5866712U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866712U (ja) | 1983-05-06 |
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