JPH074654Y2 - ボルテージレギュレータ回路 - Google Patents
ボルテージレギュレータ回路Info
- Publication number
- JPH074654Y2 JPH074654Y2 JP1990027850U JP2785090U JPH074654Y2 JP H074654 Y2 JPH074654 Y2 JP H074654Y2 JP 1990027850 U JP1990027850 U JP 1990027850U JP 2785090 U JP2785090 U JP 2785090U JP H074654 Y2 JPH074654 Y2 JP H074654Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- pnp transistor
- regulator circuit
- voltage regulator
- Prior art date
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- Expired - Lifetime
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- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】 〔考案の産業上の利用分野〕 本考案は、入力電圧の電位を検出する減電圧検出回路を
具えたボルテージレギュレータ回路に関するものであ
る。
具えたボルテージレギュレータ回路に関するものであ
る。
第５図に基づき従来の減電圧検出回路を具えたボルテー
ジレギュレータ回路の一例について説明する。
ジレギュレータ回路の一例について説明する。
図において、電力用である制御用PNPトランジスタ３の
エミッタとコレクタが入力端子１と出力端子２に夫々接
続されており、このPNPトランジスタ３のベースには、
誤差増幅器５の出力端子が接続されている。PNPトラン
ジスタ３のコレクタと接地間には、直列接続された可変
抵抗７と抵抗８が接続され、可変抵抗７の中間タップが
誤差増幅器５の反転入力端子に接続され、その正相入力
端子には、基準電圧源16が接続されている。又、PNPト
ランジスタ３のエミッタと接地間には、直列接続された
可変抵抗13と抵抗14が接続され、可変抵抗13の中間タッ
プが誤差増幅器15の反転入力端子に接続され、誤差増幅
器15の正相入力端子には、基準電圧源16が接続され、そ
の出力端子は、トランジスタ17のベースに接続されてい
る。誤差増幅器５によって、制御用トランジスタ３のエ
ミッタ・コレクタ間のインピーダンスが可変され、出力
端子２から安定化電圧を得ようとするものであり、他方
の誤差増幅器15によって入力電圧VINの低下を検出し
て、トランジスタ17を作動させてリセット信号を発生さ
せている。
エミッタとコレクタが入力端子１と出力端子２に夫々接
続されており、このPNPトランジスタ３のベースには、
誤差増幅器５の出力端子が接続されている。PNPトラン
ジスタ３のコレクタと接地間には、直列接続された可変
抵抗７と抵抗８が接続され、可変抵抗７の中間タップが
誤差増幅器５の反転入力端子に接続され、その正相入力
端子には、基準電圧源16が接続されている。又、PNPト
ランジスタ３のエミッタと接地間には、直列接続された
可変抵抗13と抵抗14が接続され、可変抵抗13の中間タッ
プが誤差増幅器15の反転入力端子に接続され、誤差増幅
器15の正相入力端子には、基準電圧源16が接続され、そ
の出力端子は、トランジスタ17のベースに接続されてい
る。誤差増幅器５によって、制御用トランジスタ３のエ
ミッタ・コレクタ間のインピーダンスが可変され、出力
端子２から安定化電圧を得ようとするものであり、他方
の誤差増幅器15によって入力電圧VINの低下を検出し
て、トランジスタ17を作動させてリセット信号を発生さ
せている。
このような従来のボルテージレギュレータ回路は、安定
化電圧を得る為の基本的な制御機能である誤差増幅器５
と可変抵抗７と抵抗８とによる出力制御回路12に加え、
入力電圧の低下を検出する誤差増幅器15と可変抵抗13と
抵抗14等によって構成された減電圧検出回路18を具えて
いる。
化電圧を得る為の基本的な制御機能である誤差増幅器５
と可変抵抗７と抵抗８とによる出力制御回路12に加え、
入力電圧の低下を検出する誤差増幅器15と可変抵抗13と
抵抗14等によって構成された減電圧検出回路18を具えて
いる。
第５図に示す従来のボルテージレギュレータ回路では、
半導体集積回路化する場合に、抵抗８及び抵抗14等が夫
々半導体基板に焼き付けれており、消費電流を低減する
意図からインピーダンスを高くする必要があるが、半導
体基板のチップ面積を小さくてしコストの低減を図ろう
とする観点からみると、その抵抗の形状には限界があ
り、従って、比較的電流を多く流すように調整されてい
る。更に、外付けとなる可変抵抗7,13は、形状も大き
く、而も、比較的高価である欠点がある。又、減電圧を
検出する為に直列接続された可変抵抗13と抵抗14は、入
力側に接続されて、常時電流が流されており、本来の機
能からみると無駄な電流が消費されていることになる。
このような減電圧検出回路を具えるボルテージレギュレ
ータ回路は、電池を使用するセットには消費電流が大き
くなる為に好ましくない。
半導体集積回路化する場合に、抵抗８及び抵抗14等が夫
々半導体基板に焼き付けれており、消費電流を低減する
意図からインピーダンスを高くする必要があるが、半導
体基板のチップ面積を小さくてしコストの低減を図ろう
とする観点からみると、その抵抗の形状には限界があ
り、従って、比較的電流を多く流すように調整されてい
る。更に、外付けとなる可変抵抗7,13は、形状も大き
く、而も、比較的高価である欠点がある。又、減電圧を
検出する為に直列接続された可変抵抗13と抵抗14は、入
力側に接続されて、常時電流が流されており、本来の機
能からみると無駄な電流が消費されていることになる。
このような減電圧検出回路を具えるボルテージレギュレ
ータ回路は、電池を使用するセットには消費電流が大き
くなる為に好ましくない。
又、第５図の従来のボルテージレギュレータ回路では、
出力電圧を可変型とする場合に、基準電圧源16の電位と
可変抵抗７と13を、互いに関連をもたせて可変しなけれ
ばならない煩雑さがあり、従って、出力電圧が可変型で
あって、而も簡便な回路によって減電圧検出の可能なボ
ルテージレギュレータ回路が望まれている。
出力電圧を可変型とする場合に、基準電圧源16の電位と
可変抵抗７と13を、互いに関連をもたせて可変しなけれ
ばならない煩雑さがあり、従って、出力電圧が可変型で
あって、而も簡便な回路によって減電圧検出の可能なボ
ルテージレギュレータ回路が望まれている。
本考案は、上述の如き課題に基づきなされたもので、そ
の主な目的は、安定した出力電圧が得られると共に簡便
な構成の減電圧検出回路を具えたボルテージレギュレー
タ回路を提供するものである。
の主な目的は、安定した出力電圧が得られると共に簡便
な構成の減電圧検出回路を具えたボルテージレギュレー
タ回路を提供するものである。
更に、本考案は、消費電流が低減できる減電圧検出回路
を具えたボルテージレギュレータ回路を提供するもので
ある。
を具えたボルテージレギュレータ回路を提供するもので
ある。
本考案のボルテージレギュレータ回路は、入力端子と出
力端子に夫々エミッタとコレクタが接続され、且つ誤差
増幅器によってコレクタ・エミッタ間のインピーダンス
が制御されている電力用の制御用PNPトランジスタのコ
レクタに、PNPトランジスタのエミッタが接続され、該
制御用PNPトランジスタと該PNPトランジスタのベースが
共通接続され、該PNPトランジスタのコレクタに該PNPト
ランジスタの動作を検出して減電圧検出信号を発生する
出力回路が接続されているものである。
力端子に夫々エミッタとコレクタが接続され、且つ誤差
増幅器によってコレクタ・エミッタ間のインピーダンス
が制御されている電力用の制御用PNPトランジスタのコ
レクタに、PNPトランジスタのエミッタが接続され、該
制御用PNPトランジスタと該PNPトランジスタのベースが
共通接続され、該PNPトランジスタのコレクタに該PNPト
ランジスタの動作を検出して減電圧検出信号を発生する
出力回路が接続されているものである。
本考案のボルテージレギュレータ回路は、制御用PNPト
ランジスタのベース・コレクタ間電圧をPNPトランジス
タで監視することで、入力電圧VINが出力電圧VOUTと等
しいか、或いは低下した状態を検出して出力電圧に応じ
たレベルで出力回路からリセット信号を得るものであ
る。
ランジスタのベース・コレクタ間電圧をPNPトランジス
タで監視することで、入力電圧VINが出力電圧VOUTと等
しいか、或いは低下した状態を検出して出力電圧に応じ
たレベルで出力回路からリセット信号を得るものであ
る。
第１図は、本考案に係るボルデージレギュレータ回路の
一実施例である。
一実施例である。
図に於いて、入力端子１には、電力用の制御用PNPトラ
ンジスタ３のエミッタが接続され、そのコレクタに出力
端子２が接続されていると共に、可変抵抗７が接続さ
れ、可変抵抗７の他端に直列に抵抗８が接続されてい
る。制御用PNPトランジスタ３のエミッタには、基準電
圧源６が接続されており、そのコレクタにPNPトランジ
スタ４のエミッタが接続されている。トランジスタ3,4
のベースは、共通接続されて誤差増幅器５の出力端子に
接続されている。誤差増幅器５の反転入力端子は、可変
抵抗７の中間タップに接続され、その正相入力端子に
は、基準電圧源６が接続されている。トランジスタ４の
コレクタは、トランジスタ４の動作に応じて反転する出
力回路11が接続されている。出力回路11は、トランジス
タ４のコレクタにトランジスタ９のベースと抵抗10が接
続されて構成されている。トランジスタ４が飽和状態と
なると抵抗10の端子間電圧によってトランジスタ９がバ
イアスされ、トランジスタ９のコレクタから減電圧検出
信号としてリセット信号を発生している。
ンジスタ３のエミッタが接続され、そのコレクタに出力
端子２が接続されていると共に、可変抵抗７が接続さ
れ、可変抵抗７の他端に直列に抵抗８が接続されてい
る。制御用PNPトランジスタ３のエミッタには、基準電
圧源６が接続されており、そのコレクタにPNPトランジ
スタ４のエミッタが接続されている。トランジスタ3,4
のベースは、共通接続されて誤差増幅器５の出力端子に
接続されている。誤差増幅器５の反転入力端子は、可変
抵抗７の中間タップに接続され、その正相入力端子に
は、基準電圧源６が接続されている。トランジスタ４の
コレクタは、トランジスタ４の動作に応じて反転する出
力回路11が接続されている。出力回路11は、トランジス
タ４のコレクタにトランジスタ９のベースと抵抗10が接
続されて構成されている。トランジスタ４が飽和状態と
なると抵抗10の端子間電圧によってトランジスタ９がバ
イアスされ、トランジスタ９のコレクタから減電圧検出
信号としてリセット信号を発生している。
本考案のボルテージレギュレータ回路においては、通常
の動作状態では制御用PNPトランジスタ３のエミッタ・
コレクタ間、即ち、入力電圧をVINとし、出力電圧をV
OUTとすると、入力電圧VINと出力電圧VOUTの電位の関係
が下記のような関係となっている。
の動作状態では制御用PNPトランジスタ３のエミッタ・
コレクタ間、即ち、入力電圧をVINとし、出力電圧をV
OUTとすると、入力電圧VINと出力電圧VOUTの電位の関係
が下記のような関係となっている。
VIN＞VOUT ……（１） なお、PNPトランジスタ３のベース・エミッタ間電圧をV
BE、ベース・コレクタ間電圧をVBCとすると、VOUT＝VIN
−VBE−VBCの関係が成立する。
BE、ベース・コレクタ間電圧をVBCとすると、VOUT＝VIN
−VBE−VBCの関係が成立する。
従って、PNPトランジスタ３のベース・コレクタ間は、
逆バイアスとなっており、この場合、トランジスタ４の
ベース・エミッタ間は、逆バイアスされはており、トラ
ンジスタ４は、オフ状態に保持されている。従って、抵
抗10の端子間電圧は略零ボルトであるので、トランジス
タ９はオフ状態に設定されている。
逆バイアスとなっており、この場合、トランジスタ４の
ベース・エミッタ間は、逆バイアスされはており、トラ
ンジスタ４は、オフ状態に保持されている。従って、抵
抗10の端子間電圧は略零ボルトであるので、トランジス
タ９はオフ状態に設定されている。
一方、入力電圧VINの電位が低下して、入力電圧VINと出
力電圧VOUTの電位の関係が、下記の状態になったとす
る。
力電圧VOUTの電位の関係が、下記の状態になったとす
る。
VIN≦VOUT ……（２） VIN＝VOUTとなる時、誤差増幅器５は出力電圧VOUTを上
昇させようとして、トランジスタ３のベース電流を最大
まで流すように動作する。このような状態の時、トラン
ジスタ３は飽和状態になっており、ベース・エミッタ間
電圧VBEとベース・コレクタ間電圧VBCは等しい。つま
り、VBE−VBC＝０である。従って、この状態を検出する
ことにより、入力電圧VINの低下を知ることができる。
第１図の実施例では、ベース・エミッタ間電圧VBEと同
じ値のベース・コレクタ間電圧VBEによりトランジスタ
４をオンさせてVIN＝VOUTの状態を検出している。な
お、出力電圧VOUTは可変抵抗７、抵抗８、基準電圧源６
の電圧により設定されるから、減電圧を検出される入力
電圧VINの値も同時に設定される。
昇させようとして、トランジスタ３のベース電流を最大
まで流すように動作する。このような状態の時、トラン
ジスタ３は飽和状態になっており、ベース・エミッタ間
電圧VBEとベース・コレクタ間電圧VBCは等しい。つま
り、VBE−VBC＝０である。従って、この状態を検出する
ことにより、入力電圧VINの低下を知ることができる。
第１図の実施例では、ベース・エミッタ間電圧VBEと同
じ値のベース・コレクタ間電圧VBEによりトランジスタ
４をオンさせてVIN＝VOUTの状態を検出している。な
お、出力電圧VOUTは可変抵抗７、抵抗８、基準電圧源６
の電圧により設定されるから、減電圧を検出される入力
電圧VINの値も同時に設定される。
入力電圧VINと出力電圧VOUTの電位の関係が、（２）式
のような状態になる場合に、トランジスタ４はオン状態
となり、抵抗10の端子間にバイアス電圧が発生してトラ
ンジスタ９がオン状態となる。トランジスタ９のコレク
タからは、リセット信号が発生される。入力電圧VINの
低下、即ち安定な出力電圧VOUTが得られない状態を検出
して出力回路11からリセット信号を発生し、入力側の電
源線等を遮断、或いは表示している。
のような状態になる場合に、トランジスタ４はオン状態
となり、抵抗10の端子間にバイアス電圧が発生してトラ
ンジスタ９がオン状態となる。トランジスタ９のコレク
タからは、リセット信号が発生される。入力電圧VINの
低下、即ち安定な出力電圧VOUTが得られない状態を検出
して出力回路11からリセット信号を発生し、入力側の電
源線等を遮断、或いは表示している。
第２図を用いて第１図のボルテージ・レギュレータ回路
の動作を説明すると、横軸が入力電圧VINであり、縦軸
が出力電圧VOUTを示している。入力電圧VINが変動する
と、出力端子２の出力を示す曲線は、（イ）のような曲
線を示す。入力電圧VINと出力電圧VOUTが等しくなる点
（図では３ボルト）で制御用トランジスタ３のベース・
コレクタ間が順バイアスされてトランジスタ４がバイア
スされ、出力回路11のトランジスタ９がオンとなる。仮
に、トランジスタ９のコレクタ端子20に抵抗21が接続さ
れ、その他端に電圧源22が接続され、電圧源22の電位が
４ボルトであるとすると、コレクタ端子20の電位は、第
２図の（ロ）のような波形となり、リセット信号がトラ
ンジスタ９から出力される。
の動作を説明すると、横軸が入力電圧VINであり、縦軸
が出力電圧VOUTを示している。入力電圧VINが変動する
と、出力端子２の出力を示す曲線は、（イ）のような曲
線を示す。入力電圧VINと出力電圧VOUTが等しくなる点
（図では３ボルト）で制御用トランジスタ３のベース・
コレクタ間が順バイアスされてトランジスタ４がバイア
スされ、出力回路11のトランジスタ９がオンとなる。仮
に、トランジスタ９のコレクタ端子20に抵抗21が接続さ
れ、その他端に電圧源22が接続され、電圧源22の電位が
４ボルトであるとすると、コレクタ端子20の電位は、第
２図の（ロ）のような波形となり、リセット信号がトラ
ンジスタ９から出力される。
無論、出力電圧VOUTが５ボルトに調整されたものであれ
ば、入力電圧VINの電位が低下して５ボルトとなったと
き、出力回路11からリセット信号が発生される。
ば、入力電圧VINの電位が低下して５ボルトとなったと
き、出力回路11からリセット信号が発生される。
第３図及び第４図は、本考案の他の実施例を示すボルテ
ージ・レギュレータ回路であって、第３図において、第
１図の制御用PNPトランジスタ３が複合型のPNPトランジ
スタで形成された実施例であって、他の回路構成は、第
１図の実施例と同じである。又、第４図の実施例では、
PNPトランジスタ４のコレクタが直接トランジスタ９の
ベースに接続された実施例であり、他の回路構成は、第
１図の実施例と同様な回路構成となっている。
ージ・レギュレータ回路であって、第３図において、第
１図の制御用PNPトランジスタ３が複合型のPNPトランジ
スタで形成された実施例であって、他の回路構成は、第
１図の実施例と同じである。又、第４図の実施例では、
PNPトランジスタ４のコレクタが直接トランジスタ９の
ベースに接続された実施例であり、他の回路構成は、第
１図の実施例と同様な回路構成となっている。
本考案のボルテージレギュレータ回路は、入力側に減電
圧検出用の直列抵抗を必要としない為に無駄な電流の消
費が抑えられる利点があり、而も半導体基板には、その
直列抵抗を形成する為のスペースを必要としない為に、
半導体基板のチップサイズの一層の小型化が可能であ
り、コストの低減に効果的である。
圧検出用の直列抵抗を必要としない為に無駄な電流の消
費が抑えられる利点があり、而も半導体基板には、その
直列抵抗を形成する為のスペースを必要としない為に、
半導体基板のチップサイズの一層の小型化が可能であ
り、コストの低減に効果的である。
又、減電圧検出用の外付けとなる可変抵抗器が不要とな
る為に、コストの低減が可能となる利点がある。
る為に、コストの低減が可能となる利点がある。
更に、二つの可変抵抗器による分圧比と基準電圧源の電
位を連動して可変する必要がない為に、調整がきわめて
容易となる利点がある。
位を連動して可変する必要がない為に、調整がきわめて
容易となる利点がある。
第１図は、本考案に係るボルテージレギュレータ回路の
一実施例を示す回路図、第２図は、本考案に係るボルテ
ージレギュレータ回路の動作説明図、第３図及び第４図
は、本考案に係るボルテージレギュレータ回路の他の実
施例を示す回路図、第５図は、従来のボルテージレギュ
レータ回路の一例を示す回路図である。 1:入力端子,2:出力端子,3:PNPトランジスタ,4:PNPトラ
ンジスタ,5:誤差増幅器,6:基準電圧源,7:可変抵抗,8:抵
抗
一実施例を示す回路図、第２図は、本考案に係るボルテ
ージレギュレータ回路の動作説明図、第３図及び第４図
は、本考案に係るボルテージレギュレータ回路の他の実
施例を示す回路図、第５図は、従来のボルテージレギュ
レータ回路の一例を示す回路図である。 1:入力端子,2:出力端子,3:PNPトランジスタ,4:PNPトラ
ンジスタ,5:誤差増幅器,6:基準電圧源,7:可変抵抗,8:抵
抗
Claims (2)
- 【請求項１】入力端子にエミッタが、出力端子にコレク
タが夫々接続され、且つベースが誤差増幅器の出力端子
に接続された制御用PNPトランジスタを具えるボルテー
ジレギュレータ回路において、該制御用PNPトランジス
タのコレクタに、PNPトランジスタのエミッタが接続さ
れ、該制御用PNPトランジスタと該PNPトランジスタのベ
ースが共通接続され、該PNPトランジスタのベースが共
通接続され、該PNPトランジスタのコレクタが減電圧検
出用の信号を発生する出力回路に接続されていることを
特徴とするボルテージレギュレータ回路。 - 【請求項２】前記制御用PNPトランジスタが複合型のPNP
トランジスタであることを特徴とする特許請求の範囲第
１項記載のボルテージレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990027850U JPH074654Y2 (ja) | 1990-03-19 | 1990-03-19 | ボルテージレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990027850U JPH074654Y2 (ja) | 1990-03-19 | 1990-03-19 | ボルテージレギュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119216U JPH03119216U (ja) | 1991-12-09 |
| JPH074654Y2 true JPH074654Y2 (ja) | 1995-02-01 |
Family
ID=31530684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990027850U Expired - Lifetime JPH074654Y2 (ja) | 1990-03-19 | 1990-03-19 | ボルテージレギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH074654Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250419A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 定電圧電源回路 |
-
1990
- 1990-03-19 JP JP1990027850U patent/JPH074654Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03119216U (ja) | 1991-12-09 |
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