JPS6110333Y2 - - Google Patents
Info
- Publication number
- JPS6110333Y2 JPS6110333Y2 JP8436679U JP8436679U JPS6110333Y2 JP S6110333 Y2 JPS6110333 Y2 JP S6110333Y2 JP 8436679 U JP8436679 U JP 8436679U JP 8436679 U JP8436679 U JP 8436679U JP S6110333 Y2 JPS6110333 Y2 JP S6110333Y2
- Authority
- JP
- Japan
- Prior art keywords
- power
- transistors
- base
- transistor
- power supplies
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は効率を向上させた電力増幅器に関す
る。
る。
従来より電力効率を向上させた電力増幅器とし
て第１図の如きものが公知であつた。
て第１図の如きものが公知であつた。
図に於て、トランジスタ１及び２は電源１４及
び１５によりＢ級にバイアスされており、負荷１
１に電力を供給する。
び１５によりＢ級にバイアスされており、負荷１
１に電力を供給する。
又電源１２及び１３はそれぞれ電源７及び８よ
り小さく設定する。
り小さく設定する。
即ちトランジスタ３及び４はＣ級にバイアスさ
れることになるので、入力信号が正及び負の所定
レベルを越えるとそれぞれトランジスタ３はオン
及びオフ、トランジスタ４はオフ及びオンにな
り、エミツタには入力信号に応じた電圧が生じ、
一方ダイオード５はオフ及びオン、ダイオード６
はオン及びオフとなる。
れることになるので、入力信号が正及び負の所定
レベルを越えるとそれぞれトランジスタ３はオン
及びオフ、トランジスタ４はオフ及びオンにな
り、エミツタには入力信号に応じた電圧が生じ、
一方ダイオード５はオフ及びオン、ダイオード６
はオン及びオフとなる。
従つてトランジスタ１及び２には常に必要なコ
レクタ電圧が電源７及び８又は電源９及び１０に
より供給されることになる。
レクタ電圧が電源７及び８又は電源９及び１０に
より供給されることになる。
第２図は入力信号ハに対するトランジスタ１及
び２のコレクタの電圧を示すもので、入力信号が
正及び負の所定レベルV1及び−V1を越える期間
ではイの如くトランジスタ３及び４により入力信
号に応じた電圧が供給され、上記所定レベル以下
の期間ではロの如くダイオード５により電源７及
び８による一定電圧が供給される。ここで電源１
２及び１３の電圧V3及び−V3はトランジスタ１
及び２を飽和させずに正常動作させるに充分な、
かつ出来るだけ小さな値に設定する。
び２のコレクタの電圧を示すもので、入力信号が
正及び負の所定レベルV1及び−V1を越える期間
ではイの如くトランジスタ３及び４により入力信
号に応じた電圧が供給され、上記所定レベル以下
の期間ではロの如くダイオード５により電源７及
び８による一定電圧が供給される。ここで電源１
２及び１３の電圧V3及び−V3はトランジスタ１
及び２を飽和させずに正常動作させるに充分な、
かつ出来るだけ小さな値に設定する。
以上の様にすれば高い電圧を有する電源９及び
１０は、入力信号の正及び負の期間のうちのごく
一部の期間、即ちイの期間だけしか動作しないの
で、例えばトランジスタ１，２をＢ級動作させれ
ば通常のＢ級よりもさらに良好な効率を得ること
が出来る上に歪等の点ではＢ級とほぼ等しいもの
を得ることが出来る。
１０は、入力信号の正及び負の期間のうちのごく
一部の期間、即ちイの期間だけしか動作しないの
で、例えばトランジスタ１，２をＢ級動作させれ
ば通常のＢ級よりもさらに良好な効率を得ること
が出来る上に歪等の点ではＢ級とほぼ等しいもの
を得ることが出来る。
しかるにトランジスタ１，２のコレクタベース
間容量により、大電流を流すダイオード５，６の
スイツチング時のノイズは各ベースに混入するの
で出力信号の品質を劣化させる。
間容量により、大電流を流すダイオード５，６の
スイツチング時のノイズは各ベースに混入するの
で出力信号の品質を劣化させる。
本考案は上述の様な欠点をなくすためになされ
たもので、以下実施例に従つて詳細に説明する。
たもので、以下実施例に従つて詳細に説明する。
第３図は本考案の一実施例である。図において
第１図と同一機能を有する部分には同一符号を付
すも、入力信号ｅiは電源１８，１６及び１９，
１７の各直列回路を介してそれぞれトランジスタ
３及び４のベースに接続されると共に、電源１４
及び１５を介してそれぞれトランジスタ１及び２
のベースに接続される。トランジスタ３及び４の
コレクタは正及び負の電源９及び１０に接続さ
れ、エミツタはトランジスタ１及び２のコレクタ
に接続される。トランジスタ１及び２のエミツタ
は負荷１１を介して接地される。正及び負の電源
７及び８はそれぞれダイオード５，５′のアノー
ド及びダイオード６，６′のカソードに接続され
る。ダイオード５及び６のカソード及びアノード
はそれぞれトランジスタ３及び４のエミツタに接
続される。ダイオード５′及び６′のカソード及び
アノードはそれぞれ電源１６，１８の接続点及び
電源１９，１７の接続点に接続される。
第１図と同一機能を有する部分には同一符号を付
すも、入力信号ｅiは電源１８，１６及び１９，
１７の各直列回路を介してそれぞれトランジスタ
３及び４のベースに接続されると共に、電源１４
及び１５を介してそれぞれトランジスタ１及び２
のベースに接続される。トランジスタ３及び４の
コレクタは正及び負の電源９及び１０に接続さ
れ、エミツタはトランジスタ１及び２のコレクタ
に接続される。トランジスタ１及び２のエミツタ
は負荷１１を介して接地される。正及び負の電源
７及び８はそれぞれダイオード５，５′のアノー
ド及びダイオード６，６′のカソードに接続され
る。ダイオード５及び６のカソード及びアノード
はそれぞれトランジスタ３及び４のエミツタに接
続される。ダイオード５′及び６′のカソード及び
アノードはそれぞれ電源１６，１８の接続点及び
電源１９，１７の接続点に接続される。
トランジスタ１及び３はNPNとなされトラン
ジスタ２及び４はPNPと成される。
ジスタ２及び４はPNPと成される。
以上の構成において、電源１６，１８の和及び
１９，１７の和はそれぞれトランジスタ１及び２
を飽和させずに正常動作させるに要するコレクタ
エミツタ間電圧に等しく設定する。又電源１６及
び１７の電圧はトランジスタ３及び４をカツトオ
フさせない程度のベースエミツタ間電圧にほぼ等
しくなる様に設定する。
１９，１７の和はそれぞれトランジスタ１及び２
を飽和させずに正常動作させるに要するコレクタ
エミツタ間電圧に等しく設定する。又電源１６及
び１７の電圧はトランジスタ３及び４をカツトオ
フさせない程度のベースエミツタ間電圧にほぼ等
しくなる様に設定する。
この他の部分については第１図の述来例と同様
であり、従つて第３図の本考案の一実施例は第１
図の従来例における動作とほぼ同様に動作する
が、入力信号ｅiと電源１６，１８及び電源１
９，１７との和の電圧が、それぞれ電源７及び８
の電圧より小さくなつた場合でも、第３図の実施
例によればトランジスタ３及び４はカツトオフす
ることがない。
であり、従つて第３図の本考案の一実施例は第１
図の従来例における動作とほぼ同様に動作する
が、入力信号ｅiと電源１６，１８及び電源１
９，１７との和の電圧が、それぞれ電源７及び８
の電圧より小さくなつた場合でも、第３図の実施
例によればトランジスタ３及び４はカツトオフす
ることがない。
即ち、この場合ダイオード５及び６がオンとな
り、トランジスタ３及び４のエミツタはほぼ電源
７及び８の電圧に等しくなるが、一方トランジス
タ３及び４のベースはダイオード５′及び６′によ
る電源７及び８の電圧にそれぞれ電源１６及び１
７の電圧を加えたものに等しい電圧となる。
り、トランジスタ３及び４のエミツタはほぼ電源
７及び８の電圧に等しくなるが、一方トランジス
タ３及び４のベースはダイオード５′及び６′によ
る電源７及び８の電圧にそれぞれ電源１６及び１
７の電圧を加えたものに等しい電圧となる。
従つてトランジスタ３及び４のベースエミツタ
間にはトランジスタ３及び４をカツトオフさせず
に能動状態に保つ程度のバイアスが加わることに
なる。
間にはトランジスタ３及び４をカツトオフさせず
に能動状態に保つ程度のバイアスが加わることに
なる。
以上の様にトランジスタ１及び２が電源７及び
８により動作する期間においてもトランジスタ３
及び４に必要最少限のバイアスを加えることによ
りトランジスタ３及び４が能動状態に保たれるの
でダイオード５及び６のスイツチングのさいに生
ずるパルスはトランジスタ３及び４の低いエミツ
タインピーダンスにより吸収されるためこのパル
スの出力信号への悪影響を減ずることが出来る。
８により動作する期間においてもトランジスタ３
及び４に必要最少限のバイアスを加えることによ
りトランジスタ３及び４が能動状態に保たれるの
でダイオード５及び６のスイツチングのさいに生
ずるパルスはトランジスタ３及び４の低いエミツ
タインピーダンスにより吸収されるためこのパル
スの出力信号への悪影響を減ずることが出来る。
なお以上のトランジスタ１及び２をＢ級動作さ
せる場合についてのべたがこれに限らずトランジ
スタ１及び２をＡ級動作させてもよく、又この場
合トランジスタ３及び４をＢ級又はAB級に動作
させてもよいことは勿論である。
せる場合についてのべたがこれに限らずトランジ
スタ１及び２をＡ級動作させてもよく、又この場
合トランジスタ３及び４をＢ級又はAB級に動作
させてもよいことは勿論である。
以上の様に本考案によれば入力信号に応じて電
源を切換えることにより効率を向上させる電力増
幅器において、高電圧を供給するトランジスタを
常に能動状態に保つので、低電圧を供給するダイ
オードのスイツチングによる悪影響を減じること
が出来るという優えた効果を得ることが出来る。
源を切換えることにより効率を向上させる電力増
幅器において、高電圧を供給するトランジスタを
常に能動状態に保つので、低電圧を供給するダイ
オードのスイツチングによる悪影響を減じること
が出来るという優えた効果を得ることが出来る。
第１図は従来の電力増幅器を示す回路図、第２
図はその動作を説明する線図、第３図は本考案の
一実施例を示す回路図である。 図中、１，２，３及び４はトランジスタ、５，
５′，６及び６′はダイオード、７，８，９，１
０，１４，１５，１６，１７，１８及び１９は電
源、１１は負荷抵抗である。
図はその動作を説明する線図、第３図は本考案の
一実施例を示す回路図である。 図中、１，２，３及び４はトランジスタ、５，
５′，６及び６′はダイオード、７，８，９，１
０，１４，１５，１６，１７，１８及び１９は電
源、１１は負荷抵抗である。
Claims (1)
- 各エミツタが共通負荷に接続され各ベースに共
通入力信号が印加された互いに導電型の異なる第
１及び第２のトランジスタと、上記第１及び第２
のトランジスタのコレクタにそれぞれ第１及び第
２のダイオードを介して正及び負の直流電圧を供
給する第１及び第２の直流電源と、上記第１及び
第２のトランジスタのコレクタにそれぞれエミツ
タが接続され互いに導電型の異なる第３及び第４
のトランジスタと、該第３及び第４のトランジス
タのコレクタにそれぞれ上記第１及び第２の直流
電源より大なる正及び負の直流電圧を供給する第
３及び第４の直流電源と、上記第３及び第４のト
ランジスタのベースにそれぞれ正及び負のベース
バイアス電圧を供給する第５及び第６の直流電源
と、該第５及び第６の直流電源の接続中点に上記
共通入力信号を供給する様にした電力増幅器にお
いて、上記第５の直流電源と上記第３のトランジ
スタのベースとの間に第７の直流電源を接続し、
上記第６の直流電源と上記第４のトランジスタの
ベースとの間に第８の直流電源を接続し、上記第
５及び第７の直流電源の接続中点と前記第１の直
流電源との間に該第１の直流電源を第３のトラン
ジスタのベースに供給する向きに第３のダイオー
ドを接続し、上記第６及び第８の直流電源の接続
中点と前記第２の直流電源との間に該第２の直流
電源を第４のトランジスタのベースに供給する向
きに第４のダイオードを接続し、上記第７及び第
８の直流電源は上記第３及び第４のトランジスタ
に少くともカツトオフしない程度のベースエミツ
タ間電圧を与える様に定めたことを特徴とする電
力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8436679U JPS6110333Y2 (ja) | 1979-06-20 | 1979-06-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8436679U JPS6110333Y2 (ja) | 1979-06-20 | 1979-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS562620U JPS562620U (ja) | 1981-01-10 |
| JPS6110333Y2 true JPS6110333Y2 (ja) | 1986-04-03 |
Family
ID=29317570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8436679U Expired JPS6110333Y2 (ja) | 1979-06-20 | 1979-06-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110333Y2 (ja) |
-
1979
- 1979-06-20 JP JP8436679U patent/JPS6110333Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS562620U (ja) | 1981-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6038043B2 (ja) | スイツチ回路 | |
| JPS6110333Y2 (ja) | ||
| JP3263410B2 (ja) | トランジスタの制御電流補償用回路装置 | |
| JPH0480406B2 (ja) | ||
| JPS5915124Y2 (ja) | 電力増幅回路 | |
| JPH027532B2 (ja) | ||
| JPH0210677Y2 (ja) | ||
| JPS6119549Y2 (ja) | ||
| JPH0535613Y2 (ja) | ||
| JP2844796B2 (ja) | 増幅回路 | |
| JP2908149B2 (ja) | 演算増幅器 | |
| JP3077390B2 (ja) | 電圧制御回路 | |
| JP2538239Y2 (ja) | 低周波増幅回路 | |
| JPS6029228Y2 (ja) | 低周波増幅器 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JPH0786895A (ja) | 出力回路 | |
| JPH0419881Y2 (ja) | ||
| JP3036925B2 (ja) | 差動増幅回路 | |
| JPS641783Y2 (ja) | ||
| JPH036022Y2 (ja) | ||
| JPH0453061Y2 (ja) | ||
| JPH03744Y2 (ja) | ||
| JPH04225618A (ja) | 比較回路 | |
| JPH0241931Y2 (ja) | ||
| JPH079449Y2 (ja) | 増幅器 |