JP3077390B2 - 電圧制御回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高電流利得トランジス
タのコレクタ・エミッタ間電圧を制限する電圧制限回路
に関し、特にその応答速度を高速化した電圧制限回路に
関する。
タのコレクタ・エミッタ間電圧を制限する電圧制限回路
に関し、特にその応答速度を高速化した電圧制限回路に
関する。
【０００２】
【従来の技術】高電流利得トランジスタは通常のトラン
ジスタと比較して電流利得が１０倍程度ある反面、通常
のトランジスタのコレクタ・エミッタ間耐圧が”１４
Ｖ”程度なのに対し、高電流利得トランジスタのコレク
タ・エミッタ間耐圧は”６Ｖ”程度と非常に小さい。従
って、高電流利得トランジスタを用いるに際してはコレ
クタ・エミッタ間電圧が耐圧を越えないように電圧制限
回路を付加する必要がある。
ジスタと比較して電流利得が１０倍程度ある反面、通常
のトランジスタのコレクタ・エミッタ間耐圧が”１４
Ｖ”程度なのに対し、高電流利得トランジスタのコレク
タ・エミッタ間耐圧は”６Ｖ”程度と非常に小さい。従
って、高電流利得トランジスタを用いるに際してはコレ
クタ・エミッタ間電圧が耐圧を越えないように電圧制限
回路を付加する必要がある。
【０００３】図５は高電流利得トランジスタ用の従来の
電圧制限回路を用いたバッファアンプの一例を示す回路
図である。図５において１は高電流利得トランジスタ、
２は定電流源、３、６及び７は通常のＰＮＰトランジス
タ、９は通常のＮＰＮトランジスタ、４及び５はダイオ
ード、８は抵抗、１０はトランジスタ６の寄生容量であ
る。ここで、トランジスタ３、６、７及び９、ダイオー
ド４及び５、抵抗８、寄生容量１０は電圧制限回路５０
を構成しており、また、トランジスタ３は出力電圧を検
出するエミッタフォロワ回路、トランジスタ９は高電流
利得トランジスタ１のコレクタ電圧を制限するエミッタ
フォロワ回路、トランジスタ６及び７は電流ミラー回路
を構成している。
電圧制限回路を用いたバッファアンプの一例を示す回路
図である。図５において１は高電流利得トランジスタ、
２は定電流源、３、６及び７は通常のＰＮＰトランジス
タ、９は通常のＮＰＮトランジスタ、４及び５はダイオ
ード、８は抵抗、１０はトランジスタ６の寄生容量であ
る。ここで、トランジスタ３、６、７及び９、ダイオー
ド４及び５、抵抗８、寄生容量１０は電圧制限回路５０
を構成しており、また、トランジスタ３は出力電圧を検
出するエミッタフォロワ回路、トランジスタ９は高電流
利得トランジスタ１のコレクタ電圧を制限するエミッタ
フォロワ回路、トランジスタ６及び７は電流ミラー回路
を構成している。
【０００４】高電流利得トランジスタ１のベースは入力
端子１００に接続され、入力端子１００には入力電圧”
ＶIN”が印加される。高電流利得トランジスタ１のエミ
ッタは定電流源２の一端、トランジスタ３のベース及び
出力端子１０１に接続され、出力端子１０１からは出力
電圧”ＶOUT” が出力される。また、高電流利得トラン
ジスタ１のコレクタはトランジスタ９のエミッタに接続
され、さらに、定電流源２の他端及びトランジスタ３の
コレクタは負電圧源”ＶEE”に接続される。
端子１００に接続され、入力端子１００には入力電圧”
ＶIN”が印加される。高電流利得トランジスタ１のエミ
ッタは定電流源２の一端、トランジスタ３のベース及び
出力端子１０１に接続され、出力端子１０１からは出力
電圧”ＶOUT” が出力される。また、高電流利得トラン
ジスタ１のコレクタはトランジスタ９のエミッタに接続
され、さらに、定電流源２の他端及びトランジスタ３の
コレクタは負電圧源”ＶEE”に接続される。
【０００５】トランジスタ９のベースはトランジスタ６
のコレクタ、寄生容量１０の一端、ダイオード５のアノ
ードに接続される。ダイオード５のカソードはダイオー
ド４のアノードに接続され、さらにダイオード４のカソ
ードはトランジスタ３のエミッタに接続される。一方、
トランジスタ６のベースはトランジスタ７のベース及び
コレクタと抵抗８の一端に接続され、寄生容量１０の他
端及び抵抗８の他端は接地される。さらに、トランジス
タ９のコレクタ、トランジスタ６及び７のエミッタは正
電圧源”ＶCC”に接続される。
のコレクタ、寄生容量１０の一端、ダイオード５のアノ
ードに接続される。ダイオード５のカソードはダイオー
ド４のアノードに接続され、さらにダイオード４のカソ
ードはトランジスタ３のエミッタに接続される。一方、
トランジスタ６のベースはトランジスタ７のベース及び
コレクタと抵抗８の一端に接続され、寄生容量１０の他
端及び抵抗８の他端は接地される。さらに、トランジス
タ９のコレクタ、トランジスタ６及び７のエミッタは正
電圧源”ＶCC”に接続される。
【０００６】図５に示した従来例は高電流利得トランジ
スタ１の電流利得が通常のトランジスタの電流利得の１
０倍程度であることを利用して、バイアス電流を低減し
たバッファアンプとして用いた例である。このバッファ
アンプの出力電圧”ＶOUT” である高電流利得トランジ
スタ１のエミッタ電圧”ＶE1”はトランジスタ３のベー
ス・エッミタ間電圧”ＶBE3 ”及びダイオード４、５の
電圧降下”Ｖ4 ”、”Ｖ5 ”分だけ加算されトランジス
タ９のベースに”ＶB9”として印加される。また、高電
流利得トランジスタ１のコレクタにはトランジスタ９の
ベース電圧”Ｖ B9”からトランジスタ９のベース・エミ
ッタ間電圧”ＶBE9 ”を差し引いた”Ｖ C1”が印加され
る。この結果、高電流利得トランジスタ１のコレクタ・
エミッタ間電圧”ＶCE1 ”は、 ＶCE1＝ＶC1−ＶE1 ＝ＶBE3＋Ｖ4＋Ｖ5−ＶBE9 (1) となり、バッファアンプの出力電圧”ＶOUT” に係わり
なく一定電圧に制限される。
スタ１の電流利得が通常のトランジスタの電流利得の１
０倍程度であることを利用して、バイアス電流を低減し
たバッファアンプとして用いた例である。このバッファ
アンプの出力電圧”ＶOUT” である高電流利得トランジ
スタ１のエミッタ電圧”ＶE1”はトランジスタ３のベー
ス・エッミタ間電圧”ＶBE3 ”及びダイオード４、５の
電圧降下”Ｖ4 ”、”Ｖ5 ”分だけ加算されトランジス
タ９のベースに”ＶB9”として印加される。また、高電
流利得トランジスタ１のコレクタにはトランジスタ９の
ベース電圧”Ｖ B9”からトランジスタ９のベース・エミ
ッタ間電圧”ＶBE9 ”を差し引いた”Ｖ C1”が印加され
る。この結果、高電流利得トランジスタ１のコレクタ・
エミッタ間電圧”ＶCE1 ”は、 ＶCE1＝ＶC1−ＶE1 ＝ＶBE3＋Ｖ4＋Ｖ5−ＶBE9 (1) となり、バッファアンプの出力電圧”ＶOUT” に係わり
なく一定電圧に制限される。
【０００７】
【発明が解決しようとする課題】しかし、図６中”イ”
に示すような立ち上がりの速い波形の入力電圧”ＶIN”
が印加された場合、高電流利得トランジスタ１のエミッ
タ電圧”ＶE1”はこの印加電圧波形に追従するものの、
トランジスタ９のベース電圧”ＶB9”はトランジスタ６
の寄生容量１０の影響により印加電圧波形に追従できな
い。即ち、トランジスタ６のコレクタ電流を”Ｉ”、寄
生容量１０の容量値を”Ｃ”とした場合、トランジスタ
９のベース電圧”ＶB9”は図６中”ロ”に示すように時
定数”Ｉ／Ｃ”以上の速さで立ち上がることができず、
図６中”ハ”に示す斜線の部分では高電流利得トランジ
スタ１のコレクタ・ベース間電圧が負になってしまい、
高電流利得トランジスタ１が飽和してしまう。
に示すような立ち上がりの速い波形の入力電圧”ＶIN”
が印加された場合、高電流利得トランジスタ１のエミッ
タ電圧”ＶE1”はこの印加電圧波形に追従するものの、
トランジスタ９のベース電圧”ＶB9”はトランジスタ６
の寄生容量１０の影響により印加電圧波形に追従できな
い。即ち、トランジスタ６のコレクタ電流を”Ｉ”、寄
生容量１０の容量値を”Ｃ”とした場合、トランジスタ
９のベース電圧”ＶB9”は図６中”ロ”に示すように時
定数”Ｉ／Ｃ”以上の速さで立ち上がることができず、
図６中”ハ”に示す斜線の部分では高電流利得トランジ
スタ１のコレクタ・ベース間電圧が負になってしまい、
高電流利得トランジスタ１が飽和してしまう。
【０００８】この結果、図５に示したバッファアンプの
高速化は電圧制限回路５０の応答速度によって制限され
てしまう。従って本発明の目的は、高電流利得トランジ
スタの立ち上がりの速い入力電圧に対しても追従できる
コレクタ・エミッタ間電圧の電圧制限回路を実現するこ
とにある。
高速化は電圧制限回路５０の応答速度によって制限され
てしまう。従って本発明の目的は、高電流利得トランジ
スタの立ち上がりの速い入力電圧に対しても追従できる
コレクタ・エミッタ間電圧の電圧制限回路を実現するこ
とにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、高電流利得トランジスタのエミ
ッタ電圧を検出して、このエミッタ電圧に一定電圧を加
算した電圧を前記高電流利得トランジスタのコレクタに
供給することにより、前記高電流利得トランジスタのコ
レクタ・エミッタ間電圧を制限する電圧制限回路におい
て、前記高電流利得トランジスタのエミッタ電圧を検出
する第１のエミッタフォロワ回路と、この第１のエミッ
タフォロワ回路で検出したエミッタ電圧とバイアス電圧
との電圧差を利得１倍で増幅するベース接地回路と、こ
のベース接地回路の出力電圧を前記高電流利得トランジ
スタのコレクタに供給する第２のエミッタフォロワ回路
とを備えたことを特徴とするものである。
るために、本発明では、高電流利得トランジスタのエミ
ッタ電圧を検出して、このエミッタ電圧に一定電圧を加
算した電圧を前記高電流利得トランジスタのコレクタに
供給することにより、前記高電流利得トランジスタのコ
レクタ・エミッタ間電圧を制限する電圧制限回路におい
て、前記高電流利得トランジスタのエミッタ電圧を検出
する第１のエミッタフォロワ回路と、この第１のエミッ
タフォロワ回路で検出したエミッタ電圧とバイアス電圧
との電圧差を利得１倍で増幅するベース接地回路と、こ
のベース接地回路の出力電圧を前記高電流利得トランジ
スタのコレクタに供給する第２のエミッタフォロワ回路
とを備えたことを特徴とするものである。
【００１０】
【作用】高電流利得トランジスタのコレクタ・エミッタ
間電圧の電圧制限回路を利得１倍のベース接地回路で構
成することにより、コレクタの寄生容量が小さくなり、
応答速度が向上する。
間電圧の電圧制限回路を利得１倍のベース接地回路で構
成することにより、コレクタの寄生容量が小さくなり、
応答速度が向上する。
【００１１】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係る電圧制限回路の第１の実施例を用い
たバッファアンプを示す構成回路図である。ここで、
１、２、３、９、１００及び１０１は図５と同一符号を
付してある。図１において１１及び１４は抵抗、１２は
ＮＰＮトランジスタ、１３はバイアス電圧が”ＶBB”で
あるバイアス電圧源である。また、トランジスタ３、９
及び１２、抵抗１１及び１４、バイアス電圧源１３は電
圧制限回路５０ａを構成している。
図１は本発明に係る電圧制限回路の第１の実施例を用い
たバッファアンプを示す構成回路図である。ここで、
１、２、３、９、１００及び１０１は図５と同一符号を
付してある。図１において１１及び１４は抵抗、１２は
ＮＰＮトランジスタ、１３はバイアス電圧が”ＶBB”で
あるバイアス電圧源である。また、トランジスタ３、９
及び１２、抵抗１１及び１４、バイアス電圧源１３は電
圧制限回路５０ａを構成している。
【００１２】高電流利得トランジスタ１のベースは入力
端子１００に接続され、入力端子１００には入力電圧”
ＶIN”が印加される。高電流利得トランジスタ１のエミ
ッタは定電流源２の一端、トランジスタ３のベース及び
出力端子１０１に接続され、出力端子１０１からは出力
電圧”ＶOUT” が出力される。また、高電流利得トラン
ジスタ１のコレクタはトランジスタ９のエミッタに接続
され、さらに、定電流源２の他端及びトランジスタ３の
コレクタは負電圧源”ＶEE”に接続される。
端子１００に接続され、入力端子１００には入力電圧”
ＶIN”が印加される。高電流利得トランジスタ１のエミ
ッタは定電流源２の一端、トランジスタ３のベース及び
出力端子１０１に接続され、出力端子１０１からは出力
電圧”ＶOUT” が出力される。また、高電流利得トラン
ジスタ１のコレクタはトランジスタ９のエミッタに接続
され、さらに、定電流源２の他端及びトランジスタ３の
コレクタは負電圧源”ＶEE”に接続される。
【００１３】トランジスタ９のベースはトランジスタ１
２のコレクタ、抵抗１１の一端に接続され、トランジス
タ９のコレクタ及び抵抗１１の他端は正電圧源”ＶCC”
に接続される。トランジスタ１２のエミッタは抵抗１４
を介してトランジスタ３のエミッタに接続される。ま
た、トランジスタ１２のベースはバイアス電圧源１３の
一端に接続され、バイアス電圧源１３の他端は接地され
る。
２のコレクタ、抵抗１１の一端に接続され、トランジス
タ９のコレクタ及び抵抗１１の他端は正電圧源”ＶCC”
に接続される。トランジスタ１２のエミッタは抵抗１４
を介してトランジスタ３のエミッタに接続される。ま
た、トランジスタ１２のベースはバイアス電圧源１３の
一端に接続され、バイアス電圧源１３の他端は接地され
る。
【００１４】図１に示す実施例の動作を図２の特性曲線
図を用いて説明する。まず、第１に入力電圧”ＶIN”が
非常に高く”ＶIN1” である場合を考える。この時、高
電流利得トランジスタ１のエッミタ電圧”ＶE1”が高い
ので、バイアス電圧源１３のバイアス電圧”ＶBB”に対
してトランジスタ３及び１２を”ＯＮ”できず、トラン
ジスタ１２にコレクタ電流は流れず、トランジスタ９の
ベース電圧”ＶB9”はほぼ正電圧源”ＶCC”と等しくな
る。従って、高電流利得トランジスタ１のコレクタ・エ
ミッタ間電圧”ＶCE1 ”は、高電流利得トランジスタ１
のベース・エミッタ間電圧を”ＶBE1” 、トランジスタ
９のベース・エミッタ間電圧を”ＶBE9” とすれば、 ＶCE1＝(ＶCC−ＶBE9)−ＶE1 ＝(ＶCC−ＶBE9)−(ＶIN−ＶBE1) (2) となる。この時点では電圧制限回路５０ａは動作してい
ないので、入力電圧”Ｖ IN”が下がるに従って高電流利
得トランジスタ１のコレクタ・エミッタ間電圧”
ＶCE1 ”は図２中”イ”のように増加する。
図を用いて説明する。まず、第１に入力電圧”ＶIN”が
非常に高く”ＶIN1” である場合を考える。この時、高
電流利得トランジスタ１のエッミタ電圧”ＶE1”が高い
ので、バイアス電圧源１３のバイアス電圧”ＶBB”に対
してトランジスタ３及び１２を”ＯＮ”できず、トラン
ジスタ１２にコレクタ電流は流れず、トランジスタ９の
ベース電圧”ＶB9”はほぼ正電圧源”ＶCC”と等しくな
る。従って、高電流利得トランジスタ１のコレクタ・エ
ミッタ間電圧”ＶCE1 ”は、高電流利得トランジスタ１
のベース・エミッタ間電圧を”ＶBE1” 、トランジスタ
９のベース・エミッタ間電圧を”ＶBE9” とすれば、 ＶCE1＝(ＶCC−ＶBE9)−ＶE1 ＝(ＶCC−ＶBE9)−(ＶIN−ＶBE1) (2) となる。この時点では電圧制限回路５０ａは動作してい
ないので、入力電圧”Ｖ IN”が下がるに従って高電流利
得トランジスタ１のコレクタ・エミッタ間電圧”
ＶCE1 ”は図２中”イ”のように増加する。
【００１５】第２に、バイアス電圧源１３のバイアス電
圧”ＶBB”に対してトランジスタ３及び１２を”ＯＮ”
し始める入力電圧”ＶIN2” が印加される場合を考え
る。この時、トランジスタ３及び１２が”ＯＮ”し始め
ることにより、トランジスタ３のコレクタ電流が流れ始
める。さらに入力電圧”ＶIN”がさがると、トランジス
タ３及び１２が完全に”ＯＮ”して抵抗１４に電流が流
れるため、抵抗１４において電圧降下を生じる。高電流
利得トランジスタ１、トランジスタ３及び１２のベース
・エミッタ間電圧をそれぞれ”ＶBE1” 、”ＶBE3” 及
び”ＶBE12”とした時、抵抗１４に生じる電圧降下は”
Ｖ14”は、 Ｖ14＝(ＶBB−ＶBE12)−(ＶIN−ＶBE1＋ＶBE3) (3) となる。
圧”ＶBB”に対してトランジスタ３及び１２を”ＯＮ”
し始める入力電圧”ＶIN2” が印加される場合を考え
る。この時、トランジスタ３及び１２が”ＯＮ”し始め
ることにより、トランジスタ３のコレクタ電流が流れ始
める。さらに入力電圧”ＶIN”がさがると、トランジス
タ３及び１２が完全に”ＯＮ”して抵抗１４に電流が流
れるため、抵抗１４において電圧降下を生じる。高電流
利得トランジスタ１、トランジスタ３及び１２のベース
・エミッタ間電圧をそれぞれ”ＶBE1” 、”ＶBE3” 及
び”ＶBE12”とした時、抵抗１４に生じる電圧降下は”
Ｖ14”は、 Ｖ14＝(ＶBB−ＶBE12)−(ＶIN−ＶBE1＋ＶBE3) (3) となる。
【００１６】ここで、抵抗１１と１４の抵抗値を等しく
すると、トランジスタ１２のコレクタ電流及びエミッタ
電流はほぼ等しいことから、抵抗１１の電圧降下”
Ｖ11”は抵抗１４の電圧降下”Ｖ14”にほぼ等しくな
る。従って、入力電圧”ＶIN”が式（３）の関係が成り
立つような電圧値以下になると、高電流利得トランジス
タ１のコレクタ・エミッタ間電圧”ＶCE1 ”は、 ＶCE1＝(ＶCC−Ｖ11−ＶBE9)−ＶE1 ＝(ＶCC−Ｖ14−ＶBE9)−(ＶIN−ＶBE1) ＝ＶCC−ＶBB＋ＶBE12＋ＶIN−ＶBE1＋ＶBE3−ＶBE9 −ＶIN＋ＶBE1 ＝ＶCC−ＶBB＋ＶBE12＋ＶBE3−ＶBE9 (4) となり、入力電圧”ＶIN”が図２中”ＶIN2” 〜”Ｖ
IN3” の間では、入力電圧に係わりなく図２中”ロ”の
ように一定電圧に制限される。この結果、式（４）が高
電流利得トランジスタ１のコレクタ・エミッタ間耐圧以
下になるようにバイアス電圧源１３のバイアス電圧”Ｖ
BB”を調整すればよい。
すると、トランジスタ１２のコレクタ電流及びエミッタ
電流はほぼ等しいことから、抵抗１１の電圧降下”
Ｖ11”は抵抗１４の電圧降下”Ｖ14”にほぼ等しくな
る。従って、入力電圧”ＶIN”が式（３）の関係が成り
立つような電圧値以下になると、高電流利得トランジス
タ１のコレクタ・エミッタ間電圧”ＶCE1 ”は、 ＶCE1＝(ＶCC−Ｖ11−ＶBE9)−ＶE1 ＝(ＶCC−Ｖ14−ＶBE9)−(ＶIN−ＶBE1) ＝ＶCC−ＶBB＋ＶBE12＋ＶIN−ＶBE1＋ＶBE3−ＶBE9 −ＶIN＋ＶBE1 ＝ＶCC−ＶBB＋ＶBE12＋ＶBE3−ＶBE9 (4) となり、入力電圧”ＶIN”が図２中”ＶIN2” 〜”Ｖ
IN3” の間では、入力電圧に係わりなく図２中”ロ”の
ように一定電圧に制限される。この結果、式（４）が高
電流利得トランジスタ１のコレクタ・エミッタ間耐圧以
下になるようにバイアス電圧源１３のバイアス電圧”Ｖ
BB”を調整すればよい。
【００１７】つまり、トランジスタ１２、抵抗１１及び
１４、バイアス電圧源１３は、高電流利得トランジスタ
１のエミッタ電圧”ＶE1”とバイアス電圧”ＶBB”との
差を利得１倍で増幅するベース接地回路として動作する
ことになる。
１４、バイアス電圧源１３は、高電流利得トランジスタ
１のエミッタ電圧”ＶE1”とバイアス電圧”ＶBB”との
差を利得１倍で増幅するベース接地回路として動作する
ことになる。
【００１８】また、立ち上がりの速い波形の入力電圧”
ＶIN”が印加された場合、図５に示すような電流ミラー
回路が存在しないため、電圧制限回路５０ａの応答を制
限するものは抵抗１１とトランジスタ１２のコレクタの
寄生容量によって決まる時定数である。ここで、例え
ば、ＰＮＰトランジスタの寄生容量は”０．８ｐＦ”程
度、これに対してＮＰＮトランジスタの寄生容量は”
０．３ｐＦ”程度であり、トランジスタ１２はＮＰＮト
ランジスタであることからＰＮＰトランジスタと比較し
てコレクタの寄生容量が小さく、また、ベース接地の回
路構成であるため帰還容量による応答の悪化も生じな
い。
ＶIN”が印加された場合、図５に示すような電流ミラー
回路が存在しないため、電圧制限回路５０ａの応答を制
限するものは抵抗１１とトランジスタ１２のコレクタの
寄生容量によって決まる時定数である。ここで、例え
ば、ＰＮＰトランジスタの寄生容量は”０．８ｐＦ”程
度、これに対してＮＰＮトランジスタの寄生容量は”
０．３ｐＦ”程度であり、トランジスタ１２はＮＰＮト
ランジスタであることからＰＮＰトランジスタと比較し
てコレクタの寄生容量が小さく、また、ベース接地の回
路構成であるため帰還容量による応答の悪化も生じな
い。
【００１９】なお、図１に示す第１の実施例では高電流
利得トランジスタ利用してバイアス電流を低減したバッ
ファアンプとして用いた例であるが、演算増幅器若しく
は比較回路の初段差動増幅器に用いることも有効であ
る。但し、演算増幅器の初段差動増幅器に用いる場合は
バッファアンプと同様にバイアス電流を低減を目的とす
るのに対して、比較回路の初段差動増幅器に用いる場合
は理由が異なる。即ち、比較回路の初段差動増幅器では
２つの入力電圧差が大きいのが一般的であり、一方の入
力トランジスタではベース・エミッタ間電圧が逆バイア
スになっている。この逆バイアスの耐圧は通常のＮＰＮ
トランジスタで”３Ｖ”、ＰＮＰトランジスタで”５
Ｖ”程度である。
利得トランジスタ利用してバイアス電流を低減したバッ
ファアンプとして用いた例であるが、演算増幅器若しく
は比較回路の初段差動増幅器に用いることも有効であ
る。但し、演算増幅器の初段差動増幅器に用いる場合は
バッファアンプと同様にバイアス電流を低減を目的とす
るのに対して、比較回路の初段差動増幅器に用いる場合
は理由が異なる。即ち、比較回路の初段差動増幅器では
２つの入力電圧差が大きいのが一般的であり、一方の入
力トランジスタではベース・エミッタ間電圧が逆バイア
スになっている。この逆バイアスの耐圧は通常のＮＰＮ
トランジスタで”３Ｖ”、ＰＮＰトランジスタで”５
Ｖ”程度である。
【００２０】従って、従来では図３に示すような差動増
幅器を構成して逆バイアスの耐圧を上げている。図３に
おいて、１５、１６は抵抗、１７〜２０はトランジス
タ、２１は定電流源である。ここではトランジスタ１
９、２０を付加して逆バイアスを２つのトランジスタで
分割して受けることにより、ベース・エミッタ間電圧の
逆バイアスの耐圧を向上させている。しかし、これは入
力電圧範囲及び入力オフセット電圧の悪化を招くことに
なる。
幅器を構成して逆バイアスの耐圧を上げている。図３に
おいて、１５、１６は抵抗、１７〜２０はトランジス
タ、２１は定電流源である。ここではトランジスタ１
９、２０を付加して逆バイアスを２つのトランジスタで
分割して受けることにより、ベース・エミッタ間電圧の
逆バイアスの耐圧を向上させている。しかし、これは入
力電圧範囲及び入力オフセット電圧の悪化を招くことに
なる。
【００２１】一方、高電流利得トランジスタのベース・
エミッタ間電圧の逆バイアスの耐圧は”１５Ｖ”程度
と、通常のトランジスタと比較して高いので、高電流利
得トランジスタを用いた初段差動増幅器は有効である。
図４は本発明に係る電圧制限回路の第２の実施例を用い
た初段差動増幅器を示す構成回路図である。ここで、
３、９、１１、１２、１３、１４は図１と同一符号を付
してある。図４において９ａはベースがＮＰＮトランジ
スタ９のベースに接続されたＮＰＮトランジスタ、１
５、１６は抵抗、２１は定電流源、２２、２３は高電流
利得トランジスタである。また、トランジスタ３、９、
９ａ及び１２、抵抗１１及び１４バイアス電圧源１３は
電圧制限回路５０ｂを構成している。
エミッタ間電圧の逆バイアスの耐圧は”１５Ｖ”程度
と、通常のトランジスタと比較して高いので、高電流利
得トランジスタを用いた初段差動増幅器は有効である。
図４は本発明に係る電圧制限回路の第２の実施例を用い
た初段差動増幅器を示す構成回路図である。ここで、
３、９、１１、１２、１３、１４は図１と同一符号を付
してある。図４において９ａはベースがＮＰＮトランジ
スタ９のベースに接続されたＮＰＮトランジスタ、１
５、１６は抵抗、２１は定電流源、２２、２３は高電流
利得トランジスタである。また、トランジスタ３、９、
９ａ及び１２、抵抗１１及び１４バイアス電圧源１３は
電圧制限回路５０ｂを構成している。
【００２２】図４に示す第２の実施例では、抵抗１５、
１６、定電流源２１、高電流利得トランジスタ２２、２
３から構成される差動増幅器に対して、この高電流利得
トランジスタ２２、２３のコレクタ電圧をそれぞれ制限
する２つのトランジスタ９ａ、９で構成した２つのエミ
ッタフォロワ回路から成る電圧制限回路５０ｂを付加し
たことを特徴とする。また、電圧制限回路５０ｂ内の他
の構成及び動作については第１の実施例と同様である。
１６、定電流源２１、高電流利得トランジスタ２２、２
３から構成される差動増幅器に対して、この高電流利得
トランジスタ２２、２３のコレクタ電圧をそれぞれ制限
する２つのトランジスタ９ａ、９で構成した２つのエミ
ッタフォロワ回路から成る電圧制限回路５０ｂを付加し
たことを特徴とする。また、電圧制限回路５０ｂ内の他
の構成及び動作については第１の実施例と同様である。
【００２３】第２の実施例のような構成にすることによ
り、トランジスタを付加することなく、ベース・エミッ
タ間電圧の逆バイアスの耐圧向上用が図られ、高速で広
い入力電圧範囲の比較回路を実現することができる。
り、トランジスタを付加することなく、ベース・エミッ
タ間電圧の逆バイアスの耐圧向上用が図られ、高速で広
い入力電圧範囲の比較回路を実現することができる。
【００２４】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。高電流利得トラ
ンジスタのコレクタ・エミッタ間電圧の電圧制限回路を
利得１倍のベース接地回路で構成することにより、高電
流利得トランジスタの立ち上がりの速い入力電圧に対し
ても追従できるコレクタ・エミッタ間電圧の電圧制限回
路を実現することができる。
本発明によれば次のような効果がある。高電流利得トラ
ンジスタのコレクタ・エミッタ間電圧の電圧制限回路を
利得１倍のベース接地回路で構成することにより、高電
流利得トランジスタの立ち上がりの速い入力電圧に対し
ても追従できるコレクタ・エミッタ間電圧の電圧制限回
路を実現することができる。
【図１】本発明に係る電圧制限回路の第１の実施例を用
いたバッファアンプを示す構成回路図である。
いたバッファアンプを示す構成回路図である。
【図２】第１の実施例における入力電圧と高電流利得ト
ランジスタのコレクタ・エミッタ間電圧の関係を示す特
性曲線図である。
ランジスタのコレクタ・エミッタ間電圧の関係を示す特
性曲線図である。
【図３】従来の初段差動増幅器の一例を示す回路図であ
る。
る。
【図４】本発明に係る電圧制限回路の第２の実施例を用
いた初段差動増幅器を示す構成回路図である。
いた初段差動増幅器を示す構成回路図である。
【図５】従来の電圧制限回路を用いたバッファアンプの
一例を示す回路図である。
一例を示す回路図である。
【図６】従来例の入力電圧波形に対する応答波形を示す
タイミング図である。
タイミング図である。
１，２２，２３ 高電流利得トランジスタ ２，２１ 定電流源 ３，６，７，９，９ａ，１２，１７，１８，１９，２０
トランジスタ ４，５ ダイオード ８，１１，１４，１５，１６ 抵抗 １０ 寄生容量 １３ バイアス電圧源 ５０，５０ａ，５０ｂ 電圧制限回路 １００ 入力端子 １０１ 出力端子
トランジスタ ４，５ ダイオード ８，１１，１４，１５，１６ 抵抗 １０ 寄生容量 １３ バイアス電圧源 ５０，５０ａ，５０ｂ 電圧制限回路 １００ 入力端子 １０１ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (1)
- 【請求項１】高電流利得トランジスタのエミッタ電圧を
検出して、このエミッタ電圧に一定電圧を加算した電圧
を前記高電流利得トランジスタのコレクタに供給するこ
とにより、前記高電流利得トランジスタのコレクタ・エ
ミッタ間電圧を制限する電圧制限回路において、 前記高電流利得トランジスタのエミッタ電圧を検出する
第１のエミッタフォロワ回路と、 この第１のエミッタフォロワ回路で検出したエミッタ電
圧とバイアス電圧との電圧差を利得１倍で増幅するベー
ス接地回路と、 このベース接地回路の出力電圧を前記高電流利得トラン
ジスタのコレクタに供給する第２のエミッタフォロワ回
路とを備えたことを特徴とする電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04162738A JP3077390B2 (ja) | 1992-06-22 | 1992-06-22 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04162738A JP3077390B2 (ja) | 1992-06-22 | 1992-06-22 | 電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066149A JPH066149A (ja) | 1994-01-14 |
| JP3077390B2 true JP3077390B2 (ja) | 2000-08-14 |
Family
ID=15760327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04162738A Expired - Fee Related JP3077390B2 (ja) | 1992-06-22 | 1992-06-22 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077390B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5141423B2 (ja) * | 2008-07-28 | 2013-02-13 | 横河電機株式会社 | 差動増幅器 |
-
1992
- 1992-06-22 JP JP04162738A patent/JP3077390B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066149A (ja) | 1994-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |