JP3041917B2 - ピークホールド回路 - Google Patents
ピークホールド回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号のピークレベルをホールドして出
力するピークホールド回路に関する。
力するピークホールド回路に関する。
本発明は、入力信号のピークレベルをホールドして入
力側に負帰還するピークホールド回路において、ピーク
ホールド用のコンデンサを充電するための第１のトラン
ジスタのベースに、負帰還されるピークホールド出力を
第２のトランジスタを介して供給することにより、ホー
ルド状態のときに入力信号レベルが低下したときの第１
のトランジスタのベース電圧の低下を防止し、第１のト
ランジスタの逆耐圧防止を行うものである。
力側に負帰還するピークホールド回路において、ピーク
ホールド用のコンデンサを充電するための第１のトラン
ジスタのベースに、負帰還されるピークホールド出力を
第２のトランジスタを介して供給することにより、ホー
ルド状態のときに入力信号レベルが低下したときの第１
のトランジスタのベース電圧の低下を防止し、第１のト
ランジスタの逆耐圧防止を行うものである。
一般に、入力信号のピークレベルをホールドするため
のピークホールド回路は、例えば入力信号に応じてオン
するトランジスタを介してホールド用コンデンサに充電
電流を流すようにし、ホールド用コンデンサのレベルが
入力信号のレベルより高いときには該トランジスタをオ
フしてホールド用コンデンサへの充放電を停止してレベ
ルを保持するようにしている。
のピークホールド回路は、例えば入力信号に応じてオン
するトランジスタを介してホールド用コンデンサに充電
電流を流すようにし、ホールド用コンデンサのレベルが
入力信号のレベルより高いときには該トランジスタをオ
フしてホールド用コンデンサへの充放電を停止してレベ
ルを保持するようにしている。
ところで、上記ホールド用コンデンサを充電制御する
ためのトランジスタは、ホールドレベルに比べて入力信
号のレベルが低くなるとき逆バイアス状態となり、この
差が大きくなると、トランジスタのいわゆる逆耐圧を越
えることも生じ得る。このような逆耐圧を越える逆バイ
アスが印加されると、トランジスタがブレークダウン
し、ホールド用コンデンサの充電電荷がこのトランジス
タを介して放電してしまったり、素子に損傷を与えたり
して好ましくない。
ためのトランジスタは、ホールドレベルに比べて入力信
号のレベルが低くなるとき逆バイアス状態となり、この
差が大きくなると、トランジスタのいわゆる逆耐圧を越
えることも生じ得る。このような逆耐圧を越える逆バイ
アスが印加されると、トランジスタがブレークダウン
し、ホールド用コンデンサの充電電荷がこのトランジス
タを介して放電してしまったり、素子に損傷を与えたり
して好ましくない。
本発明は、このような実情に鑑みてなされたものであ
り、ホールド用コンデンサを充電制御するためのトラン
ジスタが逆耐圧を越えることによる悪影響等を未然に防
止し得るようなピークホールド回路の提供を目的とす
る。
り、ホールド用コンデンサを充電制御するためのトラン
ジスタが逆耐圧を越えることによる悪影響等を未然に防
止し得るようなピークホールド回路の提供を目的とす
る。
本発明に係るピークホールド回路は、入力信号のピー
クレベルをホールドして出力すると共に入力側に負帰還
するピークホールド回路において、ピークホールド用の
コンデンサを充電するための第１のトランジスタと、上
記負帰還されるピークホールド出力がベースに供給され
エミッタ出力を上記第１のトランジスタのベースに供給
する第２のトランジスタとを有して成ることにより、上
述の課題を解決する。
クレベルをホールドして出力すると共に入力側に負帰還
するピークホールド回路において、ピークホールド用の
コンデンサを充電するための第１のトランジスタと、上
記負帰還されるピークホールド出力がベースに供給され
エミッタ出力を上記第１のトランジスタのベースに供給
する第２のトランジスタとを有して成ることにより、上
述の課題を解決する。
第１のトランジスタのベースは、ピークホールド出力
が第２のトランジスタのベース−エミッタを介して供給
されることで、逆バイアスが大きくなることが防止さ
れ、逆耐圧防止が行われる。
が第２のトランジスタのベース−エミッタを介して供給
されることで、逆バイアスが大きくなることが防止さ
れ、逆耐圧防止が行われる。
第１図は本発明に係るピークホールド回路の一実施例
の概略構成を示す回路図であり、第２図には第１図の各
部での動作波形を示している。
の概略構成を示す回路図であり、第２図には第１図の各
部での動作波形を示している。
この第１図に示されるピークホールド回路において、
入力端子１にはピークホールドさせたい信号、例えば第
２図のVinに示すような入力信号が供給されている。こ
の入力信号Vinは、演算増幅器２の非反転入力端子に送
られ、演算増幅器２からの出力信号は、例えばNPN型ト
ランジスタ３のベースに供給されている。トランジスタ
３のコレクタはVcc電源に供給されている。トランジス
タ３のエミッタは端子４を介してホールド用コンデンサ
５の一端に接続され、このコンデンサ５の他端は接地さ
れている。コンデンサ５の上記一端（端子４との接続
点）には、抵抗６を介して端子７から基準電圧V0が供給
されるようになっている。このときのトランジスタ３の
エミッタ（端子４）の出力信号は、例えば第２図のVpの
ように表れ、この信号Vpが演算増幅器８の非反転入力端
子に送られる。このとき演算増幅器８から出力端子９を
介して取り出される出力信号は、例えば第２図のVoutの
ようになる。演算増幅器８からの出力信号Voutは、演算
増幅器８の反転入力端子に送られると共に、演算増幅器
２の反転入力端子に負帰還されており、この負帰還路が
例えばNPN型トランジスタ10のベースに接続されてい
る。トランジスタ10のエミッタはトランジスタ３のベー
スに接続され、トランジスタ10のコレクタVcc電源に接
続されている。
入力端子１にはピークホールドさせたい信号、例えば第
２図のVinに示すような入力信号が供給されている。こ
の入力信号Vinは、演算増幅器２の非反転入力端子に送
られ、演算増幅器２からの出力信号は、例えばNPN型ト
ランジスタ３のベースに供給されている。トランジスタ
３のコレクタはVcc電源に供給されている。トランジス
タ３のエミッタは端子４を介してホールド用コンデンサ
５の一端に接続され、このコンデンサ５の他端は接地さ
れている。コンデンサ５の上記一端（端子４との接続
点）には、抵抗６を介して端子７から基準電圧V0が供給
されるようになっている。このときのトランジスタ３の
エミッタ（端子４）の出力信号は、例えば第２図のVpの
ように表れ、この信号Vpが演算増幅器８の非反転入力端
子に送られる。このとき演算増幅器８から出力端子９を
介して取り出される出力信号は、例えば第２図のVoutの
ようになる。演算増幅器８からの出力信号Voutは、演算
増幅器８の反転入力端子に送られると共に、演算増幅器
２の反転入力端子に負帰還されており、この負帰還路が
例えばNPN型トランジスタ10のベースに接続されてい
る。トランジスタ10のエミッタはトランジスタ３のベー
スに接続され、トランジスタ10のコレクタVcc電源に接
続されている。
このような構成において、入力端子１に供給される入
力信号Vinは、例えば上記基準電圧V0を中心としてレベ
ルが上下に表れており、この入力信号Vinの最大レベル
（ピーク）をトランジスタ３とコンデンサ５により保持
（ホールド）する。すなわち、第２図のピークホールド
信号（電圧）Vpのグラフ中の破線は、トランジスタ３の
略々ベース電圧VBを表すものであり、トランジスタ３が
オン状態のときには、Vcc電源からトランジスタ３を介
して瞬時にコンデンサ５の充電電流が流れ、コンデンサ
５の端子電圧（Vp）が上昇して略々上記ベース電圧V
B（正確にはVp＝VB−VBE）となる。入力信号Vinが下降
してトランジスタ３のベース電圧VBが上記ピークホール
ド信号レベル（Vp）を下回るときには、トランジスタ３
がオフ状態となり、コンデンサ５への充電が停止されて
ピークレベルがホールドされる。ただし、端子４には大
抵抗６を介して基準電圧V0が接続されているから、ピー
クホールド信号レベル（Vp）は徐々に基準電圧V0に近付
いてゆく。ここで演算増幅器８の入力にはhFEの大きい
トランジスタ（例えばLECトランジスタ）を用いて、演
算増幅器８の入力ベース電流を、抵抗６を介して流れる
電流に比べて無視できるくらいに小さくして、放電時に
影響がでないようにすることが好ましい。次に入力信号
Vinが上昇して上記ベース電圧VBが上記ホールドレベル
（Vp）を越えると、トランジスタ３が再びオン状態とな
ってコンデンサ４が充電され、端子電圧（Vp）を瞬時に
Vinまで上昇させる。
力信号Vinは、例えば上記基準電圧V0を中心としてレベ
ルが上下に表れており、この入力信号Vinの最大レベル
（ピーク）をトランジスタ３とコンデンサ５により保持
（ホールド）する。すなわち、第２図のピークホールド
信号（電圧）Vpのグラフ中の破線は、トランジスタ３の
略々ベース電圧VBを表すものであり、トランジスタ３が
オン状態のときには、Vcc電源からトランジスタ３を介
して瞬時にコンデンサ５の充電電流が流れ、コンデンサ
５の端子電圧（Vp）が上昇して略々上記ベース電圧V
B（正確にはVp＝VB−VBE）となる。入力信号Vinが下降
してトランジスタ３のベース電圧VBが上記ピークホール
ド信号レベル（Vp）を下回るときには、トランジスタ３
がオフ状態となり、コンデンサ５への充電が停止されて
ピークレベルがホールドされる。ただし、端子４には大
抵抗６を介して基準電圧V0が接続されているから、ピー
クホールド信号レベル（Vp）は徐々に基準電圧V0に近付
いてゆく。ここで演算増幅器８の入力にはhFEの大きい
トランジスタ（例えばLECトランジスタ）を用いて、演
算増幅器８の入力ベース電流を、抵抗６を介して流れる
電流に比べて無視できるくらいに小さくして、放電時に
影響がでないようにすることが好ましい。次に入力信号
Vinが上昇して上記ベース電圧VBが上記ホールドレベル
（Vp）を越えると、トランジスタ３が再びオン状態とな
ってコンデンサ４が充電され、端子電圧（Vp）を瞬時に
Vinまで上昇させる。
ここで、ピークホールド信号レベル（Vp）に対してト
ランジスタ３のベース電圧VBが極端に低くなると、トラ
ンジスタ３が逆バイアス状態となって、ベース−エミッ
タ間のPN接合の逆耐圧を越えることも生じ得る。このと
き、ブレーク電流がコンデンサ５からトランジスタ３の
エミッタに流れ込んでコンデンサ５の電荷を放電し、ピ
ークホールド信号Vpの減衰を瞬時に終わらせてしまう等
の不都合が生じる。
ランジスタ３のベース電圧VBが極端に低くなると、トラ
ンジスタ３が逆バイアス状態となって、ベース−エミッ
タ間のPN接合の逆耐圧を越えることも生じ得る。このと
き、ブレーク電流がコンデンサ５からトランジスタ３の
エミッタに流れ込んでコンデンサ５の電荷を放電し、ピ
ークホールド信号Vpの減衰を瞬時に終わらせてしまう等
の不都合が生じる。
このため、トランジスタ10を設け、演算増幅器２の出
力（トランジスタ３のベース）電圧VBをV0−VBEでクリ
ップさせて、トランジスタ３に逆耐圧を越える逆バイア
スがかかることを防止している。
力（トランジスタ３のベース）電圧VBをV0−VBEでクリ
ップさせて、トランジスタ３に逆耐圧を越える逆バイア
スがかかることを防止している。
次に、上記演算増幅器２、８としては、微小レベルか
らホールド可能な回路構成のものを採用しており、その
一具体例につき、第３図を参照しながら説明する。
らホールド可能な回路構成のものを採用しており、その
一具体例につき、第３図を参照しながら説明する。
この第３図に示す演算増幅回路において、一対の差動
入力端子11、12からの各入力信号が、エミッタ共通トラ
ンジスタ差動対を構成する例えばNPN型のトランジスタ1
3、14の各ベースに供給されている。これらのトランジ
スタ13、14の各コレクタには、例えばPNP型トランジス
タ15、16及び17より成るカレントミラー回路が接続され
ている。すなわち、トランジスタ15、16の各ベースが共
通接続されてトランジスタ17のエミッタに接続され、ト
ランジスタ17のベースがトランジスタ16のコレクタに接
続されてカレントミラー回路が構成されており、上記ト
ランジスタ差動対の一方のトランジスタ13のコレクタが
トランジスタ15のコレクタに接続され、他方のトランジ
スタ14のコレクタがトランジスタ16のコレクタに接続さ
れている。これらのトランジスタ15、16及び17は、例え
ば抵抗を介してVcc電源に接続されている。
入力端子11、12からの各入力信号が、エミッタ共通トラ
ンジスタ差動対を構成する例えばNPN型のトランジスタ1
3、14の各ベースに供給されている。これらのトランジ
スタ13、14の各コレクタには、例えばPNP型トランジス
タ15、16及び17より成るカレントミラー回路が接続され
ている。すなわち、トランジスタ15、16の各ベースが共
通接続されてトランジスタ17のエミッタに接続され、ト
ランジスタ17のベースがトランジスタ16のコレクタに接
続されてカレントミラー回路が構成されており、上記ト
ランジスタ差動対の一方のトランジスタ13のコレクタが
トランジスタ15のコレクタに接続され、他方のトランジ
スタ14のコレクタがトランジスタ16のコレクタに接続さ
れている。これらのトランジスタ15、16及び17は、例え
ば抵抗を介してVcc電源に接続されている。
次に、トランジスタ13のコレクタは、例えばPNP型の
トランジスタ21のベースに接続され、このトランジスタ
21のエミッタが例えばPNP型のトランジスタ22のベース
に接続されている。トランジスタ22のコレクタは、出力
バッファとなるカレントミラー回路を構成するダイオー
ド接続された例えばNPN型トランジスタ23のコレクタ
（ベースと接続されたアノード）に接続され、このトラ
ンジスタ23のベース（アノード）は、例えばNPN型トラ
ンジスタ24のベースに接続されている。これらのトラン
ジスタ23、24の共通接続ベースには、トランジスタ21の
ベースがコンデンサ25を介して接続されている。また、
トランジスタ23のエミッタ（カソード）は、ダイオード
接続された例えばPNP型トランジスタ26のエミッタ（ア
ノード）に接続され、このトランジスタ26のベース（コ
レクタと接続されたカソード）は、例えばPNP型トラン
ジスタ27のベースに接続されている。トランジスタ26の
コレクタ（カソード）は、定電流源28を介して接地され
ており、トランジスタ24のエミッタとトランジスタ27の
エミッタとの接続点より出力端子29が取り出されてい
る。なお、トランジスタ21のエミッタは例えば抵抗を介
してVcc電源に接続され、トランジスタ22のエミッタ及
びトランジスタ24のコレクタは直接Vcc電源に接続され
ている。
トランジスタ21のベースに接続され、このトランジスタ
21のエミッタが例えばPNP型のトランジスタ22のベース
に接続されている。トランジスタ22のコレクタは、出力
バッファとなるカレントミラー回路を構成するダイオー
ド接続された例えばNPN型トランジスタ23のコレクタ
（ベースと接続されたアノード）に接続され、このトラ
ンジスタ23のベース（アノード）は、例えばNPN型トラ
ンジスタ24のベースに接続されている。これらのトラン
ジスタ23、24の共通接続ベースには、トランジスタ21の
ベースがコンデンサ25を介して接続されている。また、
トランジスタ23のエミッタ（カソード）は、ダイオード
接続された例えばPNP型トランジスタ26のエミッタ（ア
ノード）に接続され、このトランジスタ26のベース（コ
レクタと接続されたカソード）は、例えばPNP型トラン
ジスタ27のベースに接続されている。トランジスタ26の
コレクタ（カソード）は、定電流源28を介して接地され
ており、トランジスタ24のエミッタとトランジスタ27の
エミッタとの接続点より出力端子29が取り出されてい
る。なお、トランジスタ21のエミッタは例えば抵抗を介
してVcc電源に接続され、トランジスタ22のエミッタ及
びトランジスタ24のコレクタは直接Vcc電源に接続され
ている。
以上のような構成を有する演算増幅回路において、カ
レントミラー回路のトランジスタ17は、トランジスタ1
5、16のベース電流を流して、これらのトランジスタ1
5、16のエミッタ−コレクタ間を流れる各電流の誤差を
なくすためのものである。従って、トランジスタ14のコ
レクタ電圧は、上記電源電圧のVccから、トランジスタ1
6のベース−エミッタ間電圧VBE及びトランジスタ17のベ
ース−エミッタ間電圧VBEを減算した値（Vcc−2VBE）に
略々定まる。次に、トランジスタ13のコレクタ電圧は、
上記電流電圧のVccから、トランジスタ22のベース−エ
ミッタ間電圧VBE及びトランジスタ21のベース−エミッ
タ間電圧VBEを減算した値（Vcc−2VBE）に略々定まる。
このことから、エミッタ共通差動対を構成する各トラン
ジスタ13、14の各コレクタ電圧は、いずれも上記（Vcc
−2VBE）に定まるようになり、各エミッタは共通接続さ
れて同じ電圧となっているから、各トランジスタ13、14
の各コレクタ−エミッタ間電圧VCEは互いに略々等しく
定まる（揃う）ようになり、アーリー効果の影響を無く
すことができる。このような回路構成により、直流オフ
セットを数十μＶ程度に抑えることができると共に、歪
率特性にも優れている。従って、この演算増幅回路を上
記第１図の演算増幅器２、８として用いれば、微小レベ
ルから高い精度でホールドすることができる。
レントミラー回路のトランジスタ17は、トランジスタ1
5、16のベース電流を流して、これらのトランジスタ1
5、16のエミッタ−コレクタ間を流れる各電流の誤差を
なくすためのものである。従って、トランジスタ14のコ
レクタ電圧は、上記電源電圧のVccから、トランジスタ1
6のベース−エミッタ間電圧VBE及びトランジスタ17のベ
ース−エミッタ間電圧VBEを減算した値（Vcc−2VBE）に
略々定まる。次に、トランジスタ13のコレクタ電圧は、
上記電流電圧のVccから、トランジスタ22のベース−エ
ミッタ間電圧VBE及びトランジスタ21のベース−エミッ
タ間電圧VBEを減算した値（Vcc−2VBE）に略々定まる。
このことから、エミッタ共通差動対を構成する各トラン
ジスタ13、14の各コレクタ電圧は、いずれも上記（Vcc
−2VBE）に定まるようになり、各エミッタは共通接続さ
れて同じ電圧となっているから、各トランジスタ13、14
の各コレクタ−エミッタ間電圧VCEは互いに略々等しく
定まる（揃う）ようになり、アーリー効果の影響を無く
すことができる。このような回路構成により、直流オフ
セットを数十μＶ程度に抑えることができると共に、歪
率特性にも優れている。従って、この演算増幅回路を上
記第１図の演算増幅器２、８として用いれば、微小レベ
ルから高い精度でホールドすることができる。
なお、本発明は上記実施例のみに限定されるものでは
なく、例えば、上記第１図の演算増幅器２、８の具体的
構成は、上記第２図の回路構成に限定されず、他の種々
の演算増幅回路構成のものを用いることができる。
なく、例えば、上記第１図の演算増幅器２、８の具体的
構成は、上記第２図の回路構成に限定されず、他の種々
の演算増幅回路構成のものを用いることができる。
以上の説明からも明らかなように、本発明に係るピー
クホールド回路によれば、ピークホールド用のコンデン
サを充電するための第１のトランジスタのベースに、負
帰還されるピークホールド出力を第２のトランジスタを
介して供給することにより、ピークホールド状態で入力
信号レベルが低下したときでも第１のトランジスタのベ
ース電圧は第２のトランジスタからピークホールド出力
供給を受けて低下することがないため、第１のトランジ
スタの逆耐圧を越えることがなく、ブレークダウン等に
よる悪影響の発生を未然に防止することが可能となる。
クホールド回路によれば、ピークホールド用のコンデン
サを充電するための第１のトランジスタのベースに、負
帰還されるピークホールド出力を第２のトランジスタを
介して供給することにより、ピークホールド状態で入力
信号レベルが低下したときでも第１のトランジスタのベ
ース電圧は第２のトランジスタからピークホールド出力
供給を受けて低下することがないため、第１のトランジ
スタの逆耐圧を越えることがなく、ブレークダウン等に
よる悪影響の発生を未然に防止することが可能となる。
第１図は本発明に係るピークホールド回路の一実施例の
概略構成を示すブロック回路図、第２図は第１図の回路
のピークホールド動作を説明するための波形図、第３図
は第１図中の演算増幅器の具体的な回路構成例を示す回
路図である。 １……入力端子 ２、８……演算増幅器 ３……（第１の）トランジスタ ５……ピークホールド用コンデンサ ９……出力端子 10……（第２の）トランジスタ
概略構成を示すブロック回路図、第２図は第１図の回路
のピークホールド動作を説明するための波形図、第３図
は第１図中の演算増幅器の具体的な回路構成例を示す回
路図である。 １……入力端子 ２、８……演算増幅器 ３……（第１の）トランジスタ ５……ピークホールド用コンデンサ ９……出力端子 10……（第２の）トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 政明 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭61−107171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/00 G01R 19/04 H03D 1/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】入力信号のピークレベルをホールドして入
力側に負帰還するピークホールド回路において、 ピークホールド用のコンデンサを充電するための第１の
トランジスタと、 上記負帰還されるピークホールド出力がベースに供給さ
れエミッタ出力を上記第１のトランジスタのベースに供
給する第２のトランジスタと を有して成るピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247335A JP3041917B2 (ja) | 1990-09-19 | 1990-09-19 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247335A JP3041917B2 (ja) | 1990-09-19 | 1990-09-19 | ピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129099A JPH04129099A (ja) | 1992-04-30 |
| JP3041917B2 true JP3041917B2 (ja) | 2000-05-15 |
Family
ID=17161879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247335A Expired - Fee Related JP3041917B2 (ja) | 1990-09-19 | 1990-09-19 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041917B2 (ja) |
-
1990
- 1990-09-19 JP JP2247335A patent/JP3041917B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04129099A (ja) | 1992-04-30 |
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