JPH0537549Y2 - - Google Patents
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- Publication number
- JPH0537549Y2 JPH0537549Y2 JP1987101131U JP10113187U JPH0537549Y2 JP H0537549 Y2 JPH0537549 Y2 JP H0537549Y2 JP 1987101131 U JP1987101131 U JP 1987101131U JP 10113187 U JP10113187 U JP 10113187U JP H0537549 Y2 JPH0537549 Y2 JP H0537549Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- emitter
- input signal
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〈産業上の利用分野〉
本考案は、ヒステリシス効果を有するコンパレ
ータ回路に関するものである。
ータ回路に関するものである。
〈考案の概要〉
本考案は、基準電圧がベースに与えられるpnp
型の第１トランジスタと、この出力信号によつて
駆動されるpnp型の第２トランジスタとによりコ
ンパレータ回路を構成したものであり、正負の電
源端子を必要とせず、簡単な構成でヒステリシス
効果を持つたコンパレータ回路を実現したもので
ある。
型の第１トランジスタと、この出力信号によつて
駆動されるpnp型の第２トランジスタとによりコ
ンパレータ回路を構成したものであり、正負の電
源端子を必要とせず、簡単な構成でヒステリシス
効果を持つたコンパレータ回路を実現したもので
ある。
〈従来の技術〉
従来、パルス回路等において、入力信号と基準
電圧を比較するコンパレータ回路は、第３図に示
すような構成であつた。
電圧を比較するコンパレータ回路は、第３図に示
すような構成であつた。
即ち、オペアンプ１の非反転入力端子１ａに入
力信号を加えると共に、反転入力端子１ｂに基準
電圧を加え、該基準電圧より入力信号の電圧レベ
ルが高いときハイレベルの出力信号を出力端子１
ｃより出力するように構成されている。
力信号を加えると共に、反転入力端子１ｂに基準
電圧を加え、該基準電圧より入力信号の電圧レベ
ルが高いときハイレベルの出力信号を出力端子１
ｃより出力するように構成されている。
ところが、上記のような構成によると、ヒステ
リシス効果を出力に求めるには、別にヒステリシ
ス用回路を付加する必要があるといつた問題点が
あり、この問題点を解決するために特開昭50−
105042号公報に示すようなものがあつた。
リシス効果を出力に求めるには、別にヒステリシ
ス用回路を付加する必要があるといつた問題点が
あり、この問題点を解決するために特開昭50−
105042号公報に示すようなものがあつた。
〈考案が解決しようとする問題点〉
ところで、上述のような従来回路にすると、別
途正負の電源端子を必要とし、このコンパレータ
回路を用いた電気回路が複雑となるといつた問題
点を持つていた。
途正負の電源端子を必要とし、このコンパレータ
回路を用いた電気回路が複雑となるといつた問題
点を持つていた。
〈問題点を解決するための手段〉
本考案は上記問題点を解決するために、エミツ
タが抵抗R1を介して入力端子に、コレクタが出
力端子に、ベースが抵抗R4を介して基準電圧端
子にそれぞれ接続されるpnp型第１トランジスタ
と、エミツタが抵抗R2を介して第１トランジス
タのエミツタに、コレクタが接地に、ベースが抵
抗R3を介して出力端子にそれぞれ接続されるpnp
型の第２トランジスタと、一端が抵抗R3と出力
端子間の信号の信号略に、他端が接地にそれぞれ
接続される抵抗R5とを備え、第１トランジスタ
がオンのとき第２トランジスタがオフし、第１ト
ランジスタがオフのとき第２トランジスタがオン
する構成としたものである。
タが抵抗R1を介して入力端子に、コレクタが出
力端子に、ベースが抵抗R4を介して基準電圧端
子にそれぞれ接続されるpnp型第１トランジスタ
と、エミツタが抵抗R2を介して第１トランジス
タのエミツタに、コレクタが接地に、ベースが抵
抗R3を介して出力端子にそれぞれ接続されるpnp
型の第２トランジスタと、一端が抵抗R3と出力
端子間の信号の信号略に、他端が接地にそれぞれ
接続される抵抗R5とを備え、第１トランジスタ
がオンのとき第２トランジスタがオフし、第１ト
ランジスタがオフのとき第２トランジスタがオン
する構成としたものである。
〈作用〉
従つて、入力信号の低下に伴う第１トランジス
タのオフにより、第２トランジスタがオンする
と、入力信号は第２トランジスタを介して接地に
流出し、その分、第１トランジスタのエミツタに
加わる入力信号が低下する。
タのオフにより、第２トランジスタがオンする
と、入力信号は第２トランジスタを介して接地に
流出し、その分、第１トランジスタのエミツタに
加わる入力信号が低下する。
そのため、入力信号が上昇して基準電圧に達し
ても、第１トランジスタのエミツタに加わる信号
は第２トランジスタを介して接地に流出する分低
下しているため、第１トランジスタはオンとなら
ず、入力信号が基準電圧に加え第２トランジスタ
を介して流出する分上昇したとき、第１トランジ
スタがオンし、それに伴つて、第２トランジスタ
がオフする。
ても、第１トランジスタのエミツタに加わる信号
は第２トランジスタを介して接地に流出する分低
下しているため、第１トランジスタはオンとなら
ず、入力信号が基準電圧に加え第２トランジスタ
を介して流出する分上昇したとき、第１トランジ
スタがオンし、それに伴つて、第２トランジスタ
がオフする。
〈実施例〉
以下、添付図面に基づいて本考案の一実施例を
詳細に説明する。
詳細に説明する。
第１図は本考案に係るコンパレータ回路の一実
施例を示す回路図である。
施例を示す回路図である。
第１図において、本考案のコンパレータ回路
は、抵抗R1，R2，R3及びトランジスタTr2で構
成されるヒステリシス回路部と、抵抗R4，R5及
びトランジスタTr1で構成される比較回路部とよ
り成つている。
は、抵抗R1，R2，R3及びトランジスタTr2で構
成されるヒステリシス回路部と、抵抗R4，R5及
びトランジスタTr1で構成される比較回路部とよ
り成つている。
その具体的構成を説明すると、入力端子ｉと出
力端子ｏとの間に抵抗R1及びトランジスタTr1の
エミツタ、コレクタが挿入接続されており、上記
トランジスタTr1のベースの基準電圧Vrefが印加
されるように成つている。
力端子ｏとの間に抵抗R1及びトランジスタTr1の
エミツタ、コレクタが挿入接続されており、上記
トランジスタTr1のベースの基準電圧Vrefが印加
されるように成つている。
また、上記抵抗R1とトランジスタTr1のエミツ
タ間の信号路に接続点ａを有し、この接続点ａと
アースとの間にトランジスタTr2のエミツタ、コ
レクタが挿入接続され、一方、上記トランジスタ
Tr1のコレクタと出力端子ｏ間の信号路に接続点
ｂを有し、この接続点ｂとアースとの間に接続点
を介して抵抗R5が接続されており、上記トラン
ジスタTr2のベースは抵抗R3を介して上記接続点
ｃに接続されている。
タ間の信号路に接続点ａを有し、この接続点ａと
アースとの間にトランジスタTr2のエミツタ、コ
レクタが挿入接続され、一方、上記トランジスタ
Tr1のコレクタと出力端子ｏ間の信号路に接続点
ｂを有し、この接続点ｂとアースとの間に接続点
を介して抵抗R5が接続されており、上記トラン
ジスタTr2のベースは抵抗R3を介して上記接続点
ｃに接続されている。
本考案は上述のように構成されるものであり、
次にその動作を第２図に示した波形図と共に説明
する。
次にその動作を第２図に示した波形図と共に説明
する。
入力信号Viが基準電圧Vrafより十分に高いと
きは（第２図Ａ領域）、トランジスタTr1のベー
ス・エミツタ電圧VBE1が飽和電圧VBE1(set)となつ
て該トランジスタTr１がオンとなるため次式で
示される出力信号Voが出力端子ｏに発生する。
きは（第２図Ａ領域）、トランジスタTr1のベー
ス・エミツタ電圧VBE1が飽和電圧VBE1(set)となつ
て該トランジスタTr１がオンとなるため次式で
示される出力信号Voが出力端子ｏに発生する。
Vo＝（Vi−VCE(set)）R5／R5＋R1
但し、）VCE1(set)はトランジスタTr1のコレクタ
エミツタ飽和電圧とする。
エミツタ飽和電圧とする。
このとき、接続点ｂが高電位となるため、接続
点ｃが低電位となり、この接続点ｃにベースが接
続されたトランジスタTr2はオフとなる。
点ｃが低電位となり、この接続点ｃにベースが接
続されたトランジスタTr2はオフとなる。
そして、入力信号Viの電圧が徐々に低下して
いき、基準電圧Vref以下になるとトランジスタ
Tr1がオフとなり、出力信号Voはローレベル
O[V]となる（第２図Ｂ領域）。
いき、基準電圧Vref以下になるとトランジスタ
Tr1がオフとなり、出力信号Voはローレベル
O[V]となる（第２図Ｂ領域）。
このとき、接続点ｂが低電位となるため、接続
点ｃが高電位となり、この接続点ｃにベースが接
続されたトランジスタTr2はオンとなる。する
と、トランジスタTr1のエミツタ側の電圧VE1は
入力信号Viより略々R1／R1＋R2Vi低下する。
点ｃが高電位となり、この接続点ｃにベースが接
続されたトランジスタTr2はオンとなる。する
と、トランジスタTr1のエミツタ側の電圧VE1は
入力信号Viより略々R1／R1＋R2Vi低下する。
一度、この状態になると、入力信号Viが基準
電圧Vref以上になつても、トランジスタTr1のエ
ミツタ側の電圧VE1はトランジスタTr2を介して
アースに流出する分低下するため、トランジスタ
Tr1はオフ、トランジスタTr2はオンの状態を維
持し、出力信号はローレベルとなる。
電圧Vref以上になつても、トランジスタTr1のエ
ミツタ側の電圧VE1はトランジスタTr2を介して
アースに流出する分低下するため、トランジスタ
Tr1はオフ、トランジスタTr2はオンの状態を維
持し、出力信号はローレベルとなる。
そして、入力信号Viの電圧が上昇し、該電圧
がR1／R1＋R2Vi＋VBE1(set)以上になつたとき、トラ ンジスタTr1がオンして、出力信号Voの電圧が
急激に上昇する（第２図Ｃ領域）。そのため、接
続点ｂが高電位と共に、接続点ｃが低電位とな
り、トランジスタTr2がオフとなる。
がR1／R1＋R2Vi＋VBE1(set)以上になつたとき、トラ ンジスタTr1がオンして、出力信号Voの電圧が
急激に上昇する（第２図Ｃ領域）。そのため、接
続点ｂが高電位と共に、接続点ｃが低電位とな
り、トランジスタTr2がオフとなる。
このとき、上記入力信号Viの電圧は上記出力
信号Voがローレベルになるときの入力信号Viの
電圧より高い電圧となつており、第２図ａの幅の
ヒステリシス効果を得ることができる。
信号Voがローレベルになるときの入力信号Viの
電圧より高い電圧となつており、第２図ａの幅の
ヒステリシス効果を得ることができる。
即ち、入力信号Viは基準電圧Vrefよりトラン
ジスタTr1のベース−エミツタ飽和電圧VBE1(set)高
くなつても、電圧VE1の低下分R1／R1＋R2Viだけ高 くならなければトランジスタTr1はオンしない。
ジスタTr1のベース−エミツタ飽和電圧VBE1(set)高
くなつても、電圧VE1の低下分R1／R1＋R2Viだけ高 くならなければトランジスタTr1はオンしない。
以上のように、本考案によれば従来回路のよう
に正負の電源電圧を必要とせず、簡単な構成でヒ
ステリシス効果を持つたコンパレータ回路を実現
できるものであり、デジタル回路の簡略化に極め
て有効である。
に正負の電源電圧を必要とせず、簡単な構成でヒ
ステリシス効果を持つたコンパレータ回路を実現
できるものであり、デジタル回路の簡略化に極め
て有効である。
〈考案の効果〉
以上のように、本考案によれば、一度第１トラ
ンジスタがオフすると、入力信号が上昇して基準
電圧に達しても、第１トランジスタのエミツタに
加わる信号は第２トランジスタを介して接地に流
出する分低下しているため、第１トランジスタは
オンとはならず、入力信号が基準電圧に加え第２
トランジスタを介して流出する分上昇したとき、
第１トランジスタがオンし、出力信号がハイレベ
ルとなる構成にすることにより、ヒステリシス効
果を持つたコンパレータ回路が簡単な構成で実現
でき、しかも正負の電源電圧を必要としないた
め、デジタル回路の簡略化に極めて有効であると
の効果が得られるものである。
ンジスタがオフすると、入力信号が上昇して基準
電圧に達しても、第１トランジスタのエミツタに
加わる信号は第２トランジスタを介して接地に流
出する分低下しているため、第１トランジスタは
オンとはならず、入力信号が基準電圧に加え第２
トランジスタを介して流出する分上昇したとき、
第１トランジスタがオンし、出力信号がハイレベ
ルとなる構成にすることにより、ヒステリシス効
果を持つたコンパレータ回路が簡単な構成で実現
でき、しかも正負の電源電圧を必要としないた
め、デジタル回路の簡略化に極めて有効であると
の効果が得られるものである。
第１図は本考案に係るコンパレータ回路に一実
施例を示す具体的回路図、第２図は同上回路の入
出力信号波形図、第３図は従来のコンパレータ回
路を示す図である。 Tr1，Tr2……トランジスタ、R1乃至R5……抵
抗、Vi……入力信号、Vo……出力信号、Vref…
…基準電圧。
施例を示す具体的回路図、第２図は同上回路の入
出力信号波形図、第３図は従来のコンパレータ回
路を示す図である。 Tr1，Tr2……トランジスタ、R1乃至R5……抵
抗、Vi……入力信号、Vo……出力信号、Vref…
…基準電圧。
Claims (1)
- 【実用新案登録請求の範囲】 エミツタが抵抗R1を介して入力端子に、コレ
クタが出力端子に、ベースが抵抗R4を介して基
準電圧端子にそれぞれ接続されるpnp型の第１ト
ランジスタと、 エミツタが抵抗R2を介して第１トランジスタ
のエミツタに、コレクタが接地に、ベースが抵抗
R3を介して出力端子にそれぞれ接続されるpnp型
の第２トランジスタと、 一端が抵抗R3と出力端子間の信号路に、他端
が接地にそれぞれ接続される抵抗R5とを備え、 第１トランジスタがオンのとき第２トランジス
タがオフし、第１トランジスタがオフのとき第２
トランジスタがオンする構成としたことを特徴と
するコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987101131U JPH0537549Y2 (ja) | 1987-06-30 | 1987-06-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987101131U JPH0537549Y2 (ja) | 1987-06-30 | 1987-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS647427U JPS647427U (ja) | 1989-01-17 |
| JPH0537549Y2 true JPH0537549Y2 (ja) | 1993-09-22 |
Family
ID=31329844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987101131U Expired - Lifetime JPH0537549Y2 (ja) | 1987-06-30 | 1987-06-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537549Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105042A (ja) * | 1974-01-23 | 1975-08-19 |
-
1987
- 1987-06-30 JP JP1987101131U patent/JPH0537549Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105042A (ja) * | 1974-01-23 | 1975-08-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647427U (ja) | 1989-01-17 |
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