JPH084748Y2 - 基準電圧回路及び発振回路 - Google Patents
基準電圧回路及び発振回路Info
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- JPH084748Y2 JPH084748Y2 JP11307090U JP11307090U JPH084748Y2 JP H084748 Y2 JPH084748 Y2 JP H084748Y2 JP 11307090 U JP11307090 U JP 11307090U JP 11307090 U JP11307090 U JP 11307090U JP H084748 Y2 JPH084748 Y2 JP H084748Y2
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- Japan
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- circuit
- voltage
- transistor
- resistor
- collector
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Description
【考案の詳細な説明】 産業上の利用分野 本考案は基準電圧回路及びこの基準電圧回路を使用す
る発振回路に関連する。
る発振回路に関連する。
従来の技術 電子回路では所定レベルの電圧、即ち基準電圧をしば
しば必要とする。第４図は、０レベルと所定レベルの２
出力を得ることのできる従来の直流基準電圧回路を示
す。この基準電圧回路は電圧Vccの直流電源に抵抗Ｒ1、
Ｒ2からなる分圧回路が直列に接続され、抵抗Ｒ2と並列
になるようにトランジスタＱ1のコレクタは抵抗Ｒ1、Ｒ
2の分圧点に接続され、エミッタは接地される。ベース
は抵抗Ｒ3を介して駆動回路（図示せず）に接続され
る。また、分圧点の電圧を増幅するために、抵抗Ｒ1、
Ｒ2の分圧点は増幅器Ampの非反転入力端子に接続され、
反転入力端子には増幅器Ampの出力端子が帰還接続され
る。この構成において、トランジスタＱ1のオンとオフ
時に抵抗Ｒ1、Ｒ2の分圧点から直流電源Vccの電圧と異
なったレベルの直流電圧を出力することができる。第４
図の回路において、トランジスタＱ1が理想的なスイッ
チであれば、トランジスタＱ1がオフのとき、抵抗Ｒ1に
流れる電流をＩ1、抵抗Ｒ2に流れる電流をＩ2とする
と、下式が成立する。
しば必要とする。第４図は、０レベルと所定レベルの２
出力を得ることのできる従来の直流基準電圧回路を示
す。この基準電圧回路は電圧Vccの直流電源に抵抗Ｒ1、
Ｒ2からなる分圧回路が直列に接続され、抵抗Ｒ2と並列
になるようにトランジスタＱ1のコレクタは抵抗Ｒ1、Ｒ
2の分圧点に接続され、エミッタは接地される。ベース
は抵抗Ｒ3を介して駆動回路（図示せず）に接続され
る。また、分圧点の電圧を増幅するために、抵抗Ｒ1、
Ｒ2の分圧点は増幅器Ampの非反転入力端子に接続され、
反転入力端子には増幅器Ampの出力端子が帰還接続され
る。この構成において、トランジスタＱ1のオンとオフ
時に抵抗Ｒ1、Ｒ2の分圧点から直流電源Vccの電圧と異
なったレベルの直流電圧を出力することができる。第４
図の回路において、トランジスタＱ1が理想的なスイッ
チであれば、トランジスタＱ1がオフのとき、抵抗Ｒ1に
流れる電流をＩ1、抵抗Ｒ2に流れる電流をＩ2とする
と、下式が成立する。
Ｉ1＝Ｉ2 （１） Ｒ1Ｉ1＋Ｒ2Ｉ2＝Vcc （２） 前記（１）（２）式から トランジスタＱ1がオン及びオフのとき、 ＶI＝Ｖ0＝０ 及び の２出力を得ることができる。
考案が解決しようとする課題 しかし、高温度下ではトランジスタＱ1がオフのとき
トランジスタＱ1に漏れ電流Il1が生じ、 Ｉ1＝Ｉ2＋Il1 （３） Ｒ1Ｉ1＋Ｒ2Ｉ2＝Vcc （４） 前記（３）（４）式から となり、誤差電圧を生じる。
トランジスタＱ1に漏れ電流Il1が生じ、 Ｉ1＝Ｉ2＋Il1 （３） Ｒ1Ｉ1＋Ｒ2Ｉ2＝Vcc （４） 前記（３）（４）式から となり、誤差電圧を生じる。
そこで、本考案は高温度下においても漏れ電流による
誤差電圧がほとんど発生しない基準電圧回路及びこの基
準電圧回路を使用する発振回路を提供することを目的と
する。
誤差電圧がほとんど発生しない基準電圧回路及びこの基
準電圧回路を使用する発振回路を提供することを目的と
する。
課題を解決するための手段 本考案による基準電圧回路では、少なくとも２つの抵
抗を直列に接続した分圧回路を直流電源に接続し、該分
圧回路の接地側の抵抗の両端にトランジスタのエミッタ
とコレクタを接続して、前記トランジスタのオン時に前
記分圧回路の分圧点から第１のレベルの直流電圧を出力
し、前記トランジスタのオフ時に前記分割回路の分圧点
から第２のレベルの直流電圧を出力する。NPN型トラン
ジスタのエミッタを前記抵抗の高電位側に接続し、コレ
クタを前記抵抗の低電位側に接続して、ベース・コレク
タ間に前記トランジスタのオン・オフ信号を付与する。
抗を直列に接続した分圧回路を直流電源に接続し、該分
圧回路の接地側の抵抗の両端にトランジスタのエミッタ
とコレクタを接続して、前記トランジスタのオン時に前
記分圧回路の分圧点から第１のレベルの直流電圧を出力
し、前記トランジスタのオフ時に前記分割回路の分圧点
から第２のレベルの直流電圧を出力する。NPN型トラン
ジスタのエミッタを前記抵抗の高電位側に接続し、コレ
クタを前記抵抗の低電位側に接続して、ベース・コレク
タ間に前記トランジスタのオン・オフ信号を付与する。
また、本考案による発振回路は、少なくとも２つの抵
抗を直列に接続した分圧回路を直流電源に接続し、該分
圧回路の接地側の抵抗の高電位側に第１のNPN型トラン
ジスタのエミッタを接続し、コレクタを前記抵抗の低電
位側に接続した基準電圧回路と、定電流回路とコンデン
サとを直列に接続し、前記定電流回路と前記コンデンサ
との高電位側の接続点に第２のNPN型トランジスタのエ
ミッタを接続し、前記コンデンサの低電位側に前記第２
のNPNトランジスタのコレクタを接続した比較電圧回路
と、前記分圧回路の分圧点に接続された反転入力端子、
前記定電流回路とコンデンサとの接続点に接続された非
反転入力端子及び前記第１及び第２のNPNトランジスタ
のベースに接続した出力端子を有する比較器とからな
る。
抗を直列に接続した分圧回路を直流電源に接続し、該分
圧回路の接地側の抵抗の高電位側に第１のNPN型トラン
ジスタのエミッタを接続し、コレクタを前記抵抗の低電
位側に接続した基準電圧回路と、定電流回路とコンデン
サとを直列に接続し、前記定電流回路と前記コンデンサ
との高電位側の接続点に第２のNPN型トランジスタのエ
ミッタを接続し、前記コンデンサの低電位側に前記第２
のNPNトランジスタのコレクタを接続した比較電圧回路
と、前記分圧回路の分圧点に接続された反転入力端子、
前記定電流回路とコンデンサとの接続点に接続された非
反転入力端子及び前記第１及び第２のNPNトランジスタ
のベースに接続した出力端子を有する比較器とからな
る。
作用 分圧回路を構成する接地側の抵抗の高電位側にNPN型
トランジスタのエミッタを接続し、コレクタを前記抵抗
の低電位側に接続して、ベース・コレクタ間に前記トラ
ンジスタのオン・オフ信号を付与するので、トランジス
タの漏れ電流は極めて小さく、高温度下での漏れ電流に
よる誤差電圧を最小限度に制限することができる。
トランジスタのエミッタを接続し、コレクタを前記抵抗
の低電位側に接続して、ベース・コレクタ間に前記トラ
ンジスタのオン・オフ信号を付与するので、トランジス
タの漏れ電流は極めて小さく、高温度下での漏れ電流に
よる誤差電圧を最小限度に制限することができる。
実施例 以下、本考案による基準電圧回路及び発振回路の実施
例を示す第１図〜第３図について説明する。これらの回
路では、第４図に示す箇所と同一の部分には同一の符号
を付し、説明を省略する。
例を示す第１図〜第３図について説明する。これらの回
路では、第４図に示す箇所と同一の部分には同一の符号
を付し、説明を省略する。
まず、第１図に示す基準電圧回路１では、トランジス
タＱ1のエミッタ−コレクタが第４図とは逆向きに接続
される。トランジスタＱ2はNPN型トランジスタである。
即ち、エミッタは抵抗Ｒ1とＲ2の接続点に接続され、コ
レクタは接地される。トランジスタＱ1のオンはトラン
ジスタＱ1のベース・コレクタ間にベース電流ＩBを流す
ことによって行う。この回路によれば、トランジスタＱ
1がオフのときに流れる漏れ電流Il2は高温度下、例えば
100℃以上の温度においてIl1の約1/100に減少する。し
たがって、従来に比し、高温度下での電圧精度が向上す
る。
タＱ1のエミッタ−コレクタが第４図とは逆向きに接続
される。トランジスタＱ2はNPN型トランジスタである。
即ち、エミッタは抵抗Ｒ1とＲ2の接続点に接続され、コ
レクタは接地される。トランジスタＱ1のオンはトラン
ジスタＱ1のベース・コレクタ間にベース電流ＩBを流す
ことによって行う。この回路によれば、トランジスタＱ
1がオフのときに流れる漏れ電流Il2は高温度下、例えば
100℃以上の温度においてIl1の約1/100に減少する。し
たがって、従来に比し、高温度下での電圧精度が向上す
る。
次に、第２図は、第１図に示す基準電圧回路１を発振
回路に適用した例である。ここで、２は比較電圧回路と
しての三角波発生回路、Ｒ4〜Ｒ6は抵抗、Ｑ2はNPN型ト
ランジスタ、Ｃはコンデンサ、３は定電流回路、Comは
比較器であり、抵抗Ｒ5の値はほとんど無視できるもの
である。この発振回路の比較器Comの出力端子はをそれ
ぞれ抵抗Ｒ3とＲ4とを介して基準電圧回路１のトランジ
スタＱ1のベース及び三角波発生回路２のトランジスタ
Ｑ2のベースに接続される。また、トランジスタＱ1のエ
ミッタは抵抗Ｒ5を介して抵抗Ｒ1,R2及び比較器Comの反
転入力端子に接続され、トランジスタＱ2のエミッタは
抵抗Ｒ6を介して定電流回路３、コンデンサＣ及び比較
器Comの非反転入力端子に接続される。トランジスタ
Ｑ1、Ｑ2のコレクタはいずれも接地される。
回路に適用した例である。ここで、２は比較電圧回路と
しての三角波発生回路、Ｒ4〜Ｒ6は抵抗、Ｑ2はNPN型ト
ランジスタ、Ｃはコンデンサ、３は定電流回路、Comは
比較器であり、抵抗Ｒ5の値はほとんど無視できるもの
である。この発振回路の比較器Comの出力端子はをそれ
ぞれ抵抗Ｒ3とＲ4とを介して基準電圧回路１のトランジ
スタＱ1のベース及び三角波発生回路２のトランジスタ
Ｑ2のベースに接続される。また、トランジスタＱ1のエ
ミッタは抵抗Ｒ5を介して抵抗Ｒ1,R2及び比較器Comの反
転入力端子に接続され、トランジスタＱ2のエミッタは
抵抗Ｒ6を介して定電流回路３、コンデンサＣ及び比較
器Comの非反転入力端子に接続される。トランジスタ
Ｑ1、Ｑ2のコレクタはいずれも接地される。
上記の構成においてトランジスタＱ1,Q2がオフのと
き、比較器Comの非反転入力端子の電圧ＶI（＋）及び反
転入力端子の電圧ＶI（−）は下式で表すことができ
る。
き、比較器Comの非反転入力端子の電圧ＶI（＋）及び反
転入力端子の電圧ＶI（−）は下式で表すことができ
る。
第３図にＶI（＋）、ＶI（−）及びＶ1波形を示す。
このトランジスタＱ1及びＱ2に大きな漏れ電流Il2、Il3
が発生すると、第３図の点線で示すように周期がずれる
が、本考案ではこのような大きな周期のずれを生じるこ
とがない、なお、この回路によって発生する比較器Com
の出力Ｖ1又は三角波発生回路２の出力Ｖ2の信号は必要
に応じて他の回路に利用される。
このトランジスタＱ1及びＱ2に大きな漏れ電流Il2、Il3
が発生すると、第３図の点線で示すように周期がずれる
が、本考案ではこのような大きな周期のずれを生じるこ
とがない、なお、この回路によって発生する比較器Com
の出力Ｖ1又は三角波発生回路２の出力Ｖ2の信号は必要
に応じて他の回路に利用される。
考案の効果 上記のように本考案では、トランジスタにおける漏れ
電流を極めて小さく制限することにより高温度下での漏
れ電流による基準電圧回路の誤差電圧を実用上無視でき
るレベルに減少することができる。また、基準電圧回路
の誤差電圧に基づく発振回路の周期ずれを防止すること
ができる。
電流を極めて小さく制限することにより高温度下での漏
れ電流による基準電圧回路の誤差電圧を実用上無視でき
るレベルに減少することができる。また、基準電圧回路
の誤差電圧に基づく発振回路の周期ずれを防止すること
ができる。
第１図は本考案による基準電圧回路を示す回路図、第２
図は第１図に示す基準電圧回路を使用する発振回路の回
路図、第３図は第２図に示す回路のタイムチャート、第
４図は従来の直流基準電圧回路である。 １……基準電圧回路、２……三角波発生回路（比較電圧
回路）、３……定電流回路、Ｃ……コンデンサ、Amp…
…増幅器、Com……比較器、Vcc……直流電源の電源電
圧、Ｒ1〜Ｒ6……抵抗、Ｑ1、Ｑ2……トランジスタ、
図は第１図に示す基準電圧回路を使用する発振回路の回
路図、第３図は第２図に示す回路のタイムチャート、第
４図は従来の直流基準電圧回路である。 １……基準電圧回路、２……三角波発生回路（比較電圧
回路）、３……定電流回路、Ｃ……コンデンサ、Amp…
…増幅器、Com……比較器、Vcc……直流電源の電源電
圧、Ｒ1〜Ｒ6……抵抗、Ｑ1、Ｑ2……トランジスタ、
Claims (2)
- 【請求項１】少なくとも２つの抵抗を直列に接続した分
圧回路を直流電源に接続し、該分圧回路の接地側の抵抗
の両端にトランジスタのエミッタとコレクタを接続し
て、前記トランジスタのオン時に前記分圧回路の分圧点
から第１のレベルの直流電圧を出力し、前記トランジス
タのオフ時に前記分圧回路の分圧点から第２のレベルの
直流電圧を出力する基準電圧回路において、 NPN型トランジスタのエミッタを前記抵抗の高電位側に
接続し、コレクタを前記抵抗の低電位側に接続して、ベ
ース・コレクタ間に前記トランジスタのオン・オフ信号
を付与することを特徴とする基準電圧回路。 - 【請求項２】少なくとも２つの抵抗を直列に接続した分
圧回路を直流電源に接続し、該分圧回路の接地側の抵抗
の高電位側に第１のNPN型トランジスタのエミッタを接
続し、コレクタを前記抵抗の低電位側に接続した基準電
圧回路と、 定電流回路とコンデンサとを直列に接続し、前記定電流
回路と前記コンデンサとの高電位側の接続点に第２のNP
N型トランジスタのエミッタを接続し、前記コンデンサ
の低電位側に前記第２のNPNトランジスタのコレクタを
接続した比較電圧回路と、 前記分圧回路の分圧点に接続された反転入力端子、前記
定電流回路とコンデンサとの接続点に接続された非反転
入力端子及び前記第１及び第２のNPNトランジスタのベ
ースに接続した出力端子を有する比較器とからなること
を特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11307090U JPH084748Y2 (ja) | 1990-10-30 | 1990-10-30 | 基準電圧回路及び発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11307090U JPH084748Y2 (ja) | 1990-10-30 | 1990-10-30 | 基準電圧回路及び発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469924U JPH0469924U (ja) | 1992-06-22 |
| JPH084748Y2 true JPH084748Y2 (ja) | 1996-02-07 |
Family
ID=31860612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11307090U Expired - Lifetime JPH084748Y2 (ja) | 1990-10-30 | 1990-10-30 | 基準電圧回路及び発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084748Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350631B1 (en) * | 2011-06-14 | 2013-01-08 | Freescale Semiconductor, Inc | Relaxation oscillator with low power consumption |
-
1990
- 1990-10-30 JP JP11307090U patent/JPH084748Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469924U (ja) | 1992-06-22 |
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