JP2625892B2 - 電源投入時の誤動作防止回路 - Google Patents
電源投入時の誤動作防止回路Info
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- JP2625892B2 JP2625892B2 JP63130661A JP13066188A JP2625892B2 JP 2625892 B2 JP2625892 B2 JP 2625892B2 JP 63130661 A JP63130661 A JP 63130661A JP 13066188 A JP13066188 A JP 13066188A JP 2625892 B2 JP2625892 B2 JP 2625892B2
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- Japan
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- transistor
- circuit
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- power
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- Emergency Protection Circuit Devices (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電源電圧の投入時の誤動作防止回路に関す
るものである。
るものである。
従来の技術 従来の誤動作防止回路は、電源電圧の投入時に手動で
リセット機能を働かせる構成であった。
リセット機能を働かせる構成であった。
発明が解決しようとする課題 従来のように、手動でリセット動作を実行するもので
は、電源投入に合わせて安定に操作することが困難であ
り、不便でもあった。
は、電源投入に合わせて安定に操作することが困難であ
り、不便でもあった。
本発明は、電源投入に合わせて自動的に実行され、リ
セット状態を維持する電源投入時の誤動作防止回路を提
供するものである。
セット状態を維持する電源投入時の誤動作防止回路を提
供するものである。
課題を解決するための手段 この目的を達成するために、本発明の電源投入時の誤
動作防止回路は、複数のダイオードを直列接続しその直
列接続の一端を接地したダイオード直列接続体と、抵抗
と容量とを並列接続しその並列接続の一端を接地した時
定数回路と、電源端子に一端を接続し他端から前記ダイ
オード直列接続体の他端に順方向の電流を供給する第１
の電流源と、前記ダイオード直列接続体の端子間電圧と
前記時定数回路の端子間電圧とのレベルを比較する比較
器と、前記比較器の出力によって動作するフリップフロ
ップと、前記フリップフロップの出力を増幅して増幅し
た出力信号を出力端子に出力するバッファ回路とを備え
たものである。
動作防止回路は、複数のダイオードを直列接続しその直
列接続の一端を接地したダイオード直列接続体と、抵抗
と容量とを並列接続しその並列接続の一端を接地した時
定数回路と、電源端子に一端を接続し他端から前記ダイ
オード直列接続体の他端に順方向の電流を供給する第１
の電流源と、前記ダイオード直列接続体の端子間電圧と
前記時定数回路の端子間電圧とのレベルを比較する比較
器と、前記比較器の出力によって動作するフリップフロ
ップと、前記フリップフロップの出力を増幅して増幅し
た出力信号を出力端子に出力するバッファ回路とを備え
たものである。
作 用 本発明によると、比較器によって、ダイオード直列接
続体の端子間電圧と時定数回路の端子間電圧とを比較
し、電源電圧の投入直後から時定数回路の時定数によっ
て定まる動作時間のパルスを発生させて、電源電圧の投
入直後に動作しリセット状態を安定に維持できるリセッ
トパルスを発生することができる。
続体の端子間電圧と時定数回路の端子間電圧とを比較
し、電源電圧の投入直後から時定数回路の時定数によっ
て定まる動作時間のパルスを発生させて、電源電圧の投
入直後に動作しリセット状態を安定に維持できるリセッ
トパルスを発生することができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。第１図は本発明の電源投入時の誤動作防止
回路のブロック構成図であり、図において、ダイオード
8,9から成るダイオード直列接続体は、一端を接地し、
他端に電流源101の電流が供給され、基準バイアス電圧
を発生するための回路を成す。また、抵抗14と容量15と
を並列接続した時定数回路は、一端を接地し、他端に電
流源100の電流が供給され、この時定数回路の端子間電
圧が電源投入時の立ち上がりに時定数を持つようにす
る。そして、比較器102の一方の入力はダイオード直列
接続体（8,9）に接続され、比較器102の他方の入力は時
定数回路（14,15）に接続される。この状態で、電源端
子１に電源電圧が投入されると、時定数回路の端子間電
圧はゆっくり立ち上がり所定電圧まで達するのに所定時
間を要し、ダイオード直列接続体の端子間電圧は電源電
圧の投入直後から所定電圧に立ち上がる。これらの端子
間電圧を比較する比較器102は、電源電圧が投入される
と直ぐに出力電圧を発生して、フリップフロップ103の
リセット入力にパルスを与え、その出力に接続されたバ
ッファ回路104を介して、出力端子42に出力信号を出力
する。
ら説明する。第１図は本発明の電源投入時の誤動作防止
回路のブロック構成図であり、図において、ダイオード
8,9から成るダイオード直列接続体は、一端を接地し、
他端に電流源101の電流が供給され、基準バイアス電圧
を発生するための回路を成す。また、抵抗14と容量15と
を並列接続した時定数回路は、一端を接地し、他端に電
流源100の電流が供給され、この時定数回路の端子間電
圧が電源投入時の立ち上がりに時定数を持つようにす
る。そして、比較器102の一方の入力はダイオード直列
接続体（8,9）に接続され、比較器102の他方の入力は時
定数回路（14,15）に接続される。この状態で、電源端
子１に電源電圧が投入されると、時定数回路の端子間電
圧はゆっくり立ち上がり所定電圧まで達するのに所定時
間を要し、ダイオード直列接続体の端子間電圧は電源電
圧の投入直後から所定電圧に立ち上がる。これらの端子
間電圧を比較する比較器102は、電源電圧が投入される
と直ぐに出力電圧を発生して、フリップフロップ103の
リセット入力にパルスを与え、その出力に接続されたバ
ッファ回路104を介して、出力端子42に出力信号を出力
する。
以上に、ブロック構成図を用いて基本的な動作を説明
したが、次に、具体的な回路構成を示す第２図を用いて
更に詳しく説明する。
したが、次に、具体的な回路構成を示す第２図を用いて
更に詳しく説明する。
第２図において、ダイオード接続されたトランジスタ
３と抵抗2,4との直列回路は、電源端子１と接地との間
に接続され、トランジスタ３のベースに所定のバイアス
電圧を発生し、そのベースにベースを共通接続した各ト
ランジスタ6,11,17,20,26,30,36,38は、トランジスタ３
の回路電流を電流ミラーして定電流を出力し、接地電位
側に接続された各トランジスタにバイアス電流を与え
る。また、接地電位点に接続されたダイオード７〜９
は、トランジスタ６のコレクタ電流の供給によって基準
バイアス電圧を発生し、比較器用のバイアス電圧源を成
す。外部端子13と接地電位点との間に並列接続された容
量15と抵抗14は時定数回路を成し、電源電圧の投入によ
ってトランジスタ11のコレクタ電流が供給されても、端
子間電圧が直ぐには立ち上がらずにゆっくり立ち上が
り、所定電位に達するまでに所定時間を要する。また、
ダイオード７のアノードにベースを接続しエミッタを外
部端子13に接続したトランジスタ12は、時定数回路の端
子間電圧が上昇した時、外部端子13の最高電位をエミッ
タ電位でクランプして規制するためのものである。
３と抵抗2,4との直列回路は、電源端子１と接地との間
に接続され、トランジスタ３のベースに所定のバイアス
電圧を発生し、そのベースにベースを共通接続した各ト
ランジスタ6,11,17,20,26,30,36,38は、トランジスタ３
の回路電流を電流ミラーして定電流を出力し、接地電位
側に接続された各トランジスタにバイアス電流を与え
る。また、接地電位点に接続されたダイオード７〜９
は、トランジスタ６のコレクタ電流の供給によって基準
バイアス電圧を発生し、比較器用のバイアス電圧源を成
す。外部端子13と接地電位点との間に並列接続された容
量15と抵抗14は時定数回路を成し、電源電圧の投入によ
ってトランジスタ11のコレクタ電流が供給されても、端
子間電圧が直ぐには立ち上がらずにゆっくり立ち上が
り、所定電位に達するまでに所定時間を要する。また、
ダイオード７のアノードにベースを接続しエミッタを外
部端子13に接続したトランジスタ12は、時定数回路の端
子間電圧が上昇した時、外部端子13の最高電位をエミッ
タ電位でクランプして規制するためのものである。
第１図中の比較器102は、エミッタを共通接続したト
ランジスタ21,22と、トランジスタ21,22のコレクタ間を
ミラー結合するトランジスタ23,24と、入力インピーダ
ンスを高めるためのトランジスタ18,27とによって構成
され、トランジスタ18のベースにはダイオード直列接続
体8,9で発生する基準バイアス電圧が与えられ、トラン
ジスタ27のベースに接続された時定数回路の端子間電圧
と基準バイアス電圧とを比較し、電源投入時に所定時間
幅のパルスを出力する。
ランジスタ21,22と、トランジスタ21,22のコレクタ間を
ミラー結合するトランジスタ23,24と、入力インピーダ
ンスを高めるためのトランジスタ18,27とによって構成
され、トランジスタ18のベースにはダイオード直列接続
体8,9で発生する基準バイアス電圧が与えられ、トラン
ジスタ27のベースに接続された時定数回路の端子間電圧
と基準バイアス電圧とを比較し、電源投入時に所定時間
幅のパルスを出力する。
第１図中のフリップフロップ103は、コレクタとベー
スとの間を抵抗32と抵抗33を用いて互いに交差接続した
トランジスタ31,34で構成され、比較器の出力に接続さ
れたトランジスタ28のオン動作によってリセット状態と
なり、入力端子43にベースを接続したトランジスタ44の
オン動作によってセット状態となる。
スとの間を抵抗32と抵抗33を用いて互いに交差接続した
トランジスタ31,34で構成され、比較器の出力に接続さ
れたトランジスタ28のオン動作によってリセット状態と
なり、入力端子43にベースを接続したトランジスタ44の
オン動作によってセット状態となる。
次に、第３図〜第８図に示される各部の動作波形図を
用いて、第２図の回路動作を説明する。
用いて、第２図の回路動作を説明する。
第３図〜第８図の動作波形図は、横軸を時間軸とし、
縦軸を各部の電圧レベルを表しており、第３図は比較器
の２つの入力電圧波形を示し、第４図はトランジスタ24
のコレクタ波形であり、第５図はトランジスタ28のコレ
クタ波形であり、第８図はトランジスタ41のコレクタ波
形、即ち、出力端子42の出力信号の波形である。
縦軸を各部の電圧レベルを表しており、第３図は比較器
の２つの入力電圧波形を示し、第４図はトランジスタ24
のコレクタ波形であり、第５図はトランジスタ28のコレ
クタ波形であり、第８図はトランジスタ41のコレクタ波
形、即ち、出力端子42の出力信号の波形である。
そして、電源端子１に電源電圧を投入すると、トラン
ジスタ18のベース電位はそれに応じて立ち上がるが、ダ
イオード直列接続体8,9の順方向電圧によって、2V
BE（ベース・エミッタ間電圧の２倍）のレベルで安定化
され、比較器（第１図中の102）の基準バイアス電圧が
設定される。その一方で、時定数回路（14,15）が接続
された端子13の電圧は、容量15を充電するために時間遅
れが生じ、ゆっくり立ち上がる（第３図を参照）。外部
端子13の電位が基準バイアス電圧に至るまでは、トラン
ジスタ22,27が導通し、トランジスタ18,21,23,24が遮断
状態となって、トランジスタ24のコレクタにハイレベル
を出力する。そして、外部端子13の電位が基準バイアス
電圧を上回ると、トランジスタ22,27が遮断状態とな
り、トランジスタ18,21,23,24が導通して、トランジス
タ24のコレクタがローレベルに切り替わるパルスを発生
する（第４図を参照）。すると、このパルスを増幅する
トランジスタ28は、第４図のパルスを反転するように動
作し、電源投入直後からコレクタにローレベルを出力す
る。そのコレクタ出力に接続されるトランジスタ31と34
は、コレクタ・ベースを互いに交差接続してフリップフ
ロップ（第２図中の103）を構成してるため、トランジ
スタ34のコレクタが電位がハイレベルになることによっ
て、トランジスタ31を導通させてその状態を維持する。
従って、外部端子13の電位が上昇して、トランジスタ24
のコレクタ電位がローレベルに切り替わっても、トラン
ジスタ28のコレクタ電位はローレベルの状態を維持し、
トランジスタ34のコレクタ電位はハイレベルの状態を維
持する（第５図，第６図参照）。トランジスタ39と41
は、バッファ回路を構成し、トランジスタ39はトランジ
スタ34のコレクタ電位を反転増幅し、トランジスタ41は
それを更に反転増幅して、出力端子42にリセットパルス
の出力信号を出力する（第７図，第８図を参照）。そし
て、入力端子43に信号が印加されると、フリップフロッ
プがリセット状態から解除されてセット状態となり、出
力端子42にローレベルを出力する。
ジスタ18のベース電位はそれに応じて立ち上がるが、ダ
イオード直列接続体8,9の順方向電圧によって、2V
BE（ベース・エミッタ間電圧の２倍）のレベルで安定化
され、比較器（第１図中の102）の基準バイアス電圧が
設定される。その一方で、時定数回路（14,15）が接続
された端子13の電圧は、容量15を充電するために時間遅
れが生じ、ゆっくり立ち上がる（第３図を参照）。外部
端子13の電位が基準バイアス電圧に至るまでは、トラン
ジスタ22,27が導通し、トランジスタ18,21,23,24が遮断
状態となって、トランジスタ24のコレクタにハイレベル
を出力する。そして、外部端子13の電位が基準バイアス
電圧を上回ると、トランジスタ22,27が遮断状態とな
り、トランジスタ18,21,23,24が導通して、トランジス
タ24のコレクタがローレベルに切り替わるパルスを発生
する（第４図を参照）。すると、このパルスを増幅する
トランジスタ28は、第４図のパルスを反転するように動
作し、電源投入直後からコレクタにローレベルを出力す
る。そのコレクタ出力に接続されるトランジスタ31と34
は、コレクタ・ベースを互いに交差接続してフリップフ
ロップ（第２図中の103）を構成してるため、トランジ
スタ34のコレクタが電位がハイレベルになることによっ
て、トランジスタ31を導通させてその状態を維持する。
従って、外部端子13の電位が上昇して、トランジスタ24
のコレクタ電位がローレベルに切り替わっても、トラン
ジスタ28のコレクタ電位はローレベルの状態を維持し、
トランジスタ34のコレクタ電位はハイレベルの状態を維
持する（第５図，第６図参照）。トランジスタ39と41
は、バッファ回路を構成し、トランジスタ39はトランジ
スタ34のコレクタ電位を反転増幅し、トランジスタ41は
それを更に反転増幅して、出力端子42にリセットパルス
の出力信号を出力する（第７図，第８図を参照）。そし
て、入力端子43に信号が印加されると、フリップフロッ
プがリセット状態から解除されてセット状態となり、出
力端子42にローレベルを出力する。
以上の説明から明らかなように、本発明の電源投入時
の誤動作防止回路は、電源電圧の投入と同時にリセット
信号を発生し、初期設定が自動的に行われるので、従来
必要としたリセット用の専用端子を特別に必要としな
い。また、外部端子に接続された大容量コンデンサ（容
量15）を除いて、全ての構成部品を半導体集積回路（I
C）化することが容易である。
の誤動作防止回路は、電源電圧の投入と同時にリセット
信号を発生し、初期設定が自動的に行われるので、従来
必要としたリセット用の専用端子を特別に必要としな
い。また、外部端子に接続された大容量コンデンサ（容
量15）を除いて、全ての構成部品を半導体集積回路（I
C）化することが容易である。
発明の効果 本発明によれば、バイアス状態が不安定になり易い電
源投入時であっても、電源投入直後から安定なリセット
パルス出力を発生させ、そのリセット出力を維持できる
という格別な効果を奏するものであり、電源投入時に暴
走状態になり易い電子回路をパルス出力によって停止さ
せるような制御に活用できる。
源投入時であっても、電源投入直後から安定なリセット
パルス出力を発生させ、そのリセット出力を維持できる
という格別な効果を奏するものであり、電源投入時に暴
走状態になり易い電子回路をパルス出力によって停止さ
せるような制御に活用できる。
第１図は本発明の電源投入時の誤動作防止回路に係わる
一実施例のブロック構成図、第２図は本発明の具体的な
回路構成図、第３図〜第８図は第２図の各部の動作を説
明するための図である。 １……電源端子、100,101……電流源、102……比較器、
103……フリップフロップ、104……バッファ回路、42…
…出力端子、13……外部端子、14……抵抗、15……容
量、７〜９……ダイオード、2,4,5,10,16,19,25,29,32,
33,35,37,40……抵抗、3,6,11,12,17,18,20,21,22,26,2
7,30,36,38……PNP型にトランジスタ、23,24,28,31,343
9,41,44……NPN型のトランジスタ、43……入力端子。
一実施例のブロック構成図、第２図は本発明の具体的な
回路構成図、第３図〜第８図は第２図の各部の動作を説
明するための図である。 １……電源端子、100,101……電流源、102……比較器、
103……フリップフロップ、104……バッファ回路、42…
…出力端子、13……外部端子、14……抵抗、15……容
量、７〜９……ダイオード、2,4,5,10,16,19,25,29,32,
33,35,37,40……抵抗、3,6,11,12,17,18,20,21,22,26,2
7,30,36,38……PNP型にトランジスタ、23,24,28,31,343
9,41,44……NPN型のトランジスタ、43……入力端子。
Claims (1)
- 【請求項１】複数のダイオードを直列接続しその直列接
続の一端を接地したダイオード直列接続体と、 抵抗と容量とを並列接続しその並列接続の一端を接地し
た時定数回路と、 電源端子に一端を接続し他端から前記ダイオード直列接
続体の他端に順方向の電流を供給する第１の電流源と、 前記ダイオード直列接続体の端子間電圧と前記時定数回
路の端子間電圧とのレベルを比較する比較器と、 前記比較器の出力によって動作するフリップフロップ
と、 前記フリップフロップの出力を増幅して増幅した出力信
号を出力端子に出力するバッファ回路とを備えた電源投
入時の誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130661A JP2625892B2 (ja) | 1988-05-27 | 1988-05-27 | 電源投入時の誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130661A JP2625892B2 (ja) | 1988-05-27 | 1988-05-27 | 電源投入時の誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303012A JPH01303012A (ja) | 1989-12-06 |
| JP2625892B2 true JP2625892B2 (ja) | 1997-07-02 |
Family
ID=15039585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130661A Expired - Lifetime JP2625892B2 (ja) | 1988-05-27 | 1988-05-27 | 電源投入時の誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625892B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534782A (en) * | 1993-11-17 | 1996-07-09 | Controlled Power Limited Partnership | Automatic reclosing circuit breaker using controllable feeder transducer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507401Y2 (ja) * | 1986-06-12 | 1996-08-14 | 船井電機株式会社 | 過負荷保護回路のリセツト装置 |
-
1988
- 1988-05-27 JP JP63130661A patent/JP2625892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01303012A (ja) | 1989-12-06 |
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