JPH0652874B2 - 電界効果トランジスタ・スイッチの相対伝導度を制御するための装置 - Google Patents
電界効果トランジスタ・スイッチの相対伝導度を制御するための装置Info
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- JPH0652874B2 JPH0652874B2 JP59008645A JP864584A JPH0652874B2 JP H0652874 B2 JPH0652874 B2 JP H0652874B2 JP 59008645 A JP59008645 A JP 59008645A JP 864584 A JP864584 A JP 864584A JP H0652874 B2 JPH0652874 B2 JP H0652874B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電界効果トランジスタ・スイッチの相対伝導
度を制御するための装置に関し、特に、ディジタル・ア
ナログ変換器における電界効果トランジスタ・スイッチ
の相対伝導度を制御するための装置に関する。
度を制御するための装置に関し、特に、ディジタル・ア
ナログ変換器における電界効果トランジスタ・スイッチ
の相対伝導度を制御するための装置に関する。
ディジタル信号語を対応するアナログ信号レベルに変換
することは、該ディジタル語の各々のビット信号を抵抗
性はしご形回路網の個々の入力点に供給することによっ
て達成される。対応するアナログ信号レベルは抵抗性は
しご形回路網の出力点に発生される。変換スケーリング
および変換精度が該はしご形回路網を構成する抵抗性要
素の抵抗の比によって定められるように適当な抵抗性回
路網が構成される。精度が抵抗の絶対値の関数ではなく
て、抵抗値の比の関係であるような抵抗性回路網が好ま
しい。その理由は、集積回路および厚もしくは薄膜製造
技術において、精確な比の値は容易に得られるけれども
抵抗の絶対値を精確に定めることは極めて難しいからで
ある。
することは、該ディジタル語の各々のビット信号を抵抗
性はしご形回路網の個々の入力点に供給することによっ
て達成される。対応するアナログ信号レベルは抵抗性は
しご形回路網の出力点に発生される。変換スケーリング
および変換精度が該はしご形回路網を構成する抵抗性要
素の抵抗の比によって定められるように適当な抵抗性回
路網が構成される。精度が抵抗の絶対値の関数ではなく
て、抵抗値の比の関係であるような抵抗性回路網が好ま
しい。その理由は、集積回路および厚もしくは薄膜製造
技術において、精確な比の値は容易に得られるけれども
抵抗の絶対値を精確に定めることは極めて難しいからで
ある。
電界効果トランジスタ（以下、FETという。）のような
固体スイッチング要素を使う場合、オン状態での抵抗が
零でないから得られる抵抗比に影響が及び、ＤＡ変換の
スケーリング精度が低下する傾向となる。この問題点を
最小にする１つの方法はFETのチャネルの物理的な寸法
を大きくしてオン抵抗を減少させることである。この方
法の欠点は集積回路によるＤＡ変換器の寸法が本質的に
大きくなり、費用が上がり生産性が低下することであ
る。
固体スイッチング要素を使う場合、オン状態での抵抗が
零でないから得られる抵抗比に影響が及び、ＤＡ変換の
スケーリング精度が低下する傾向となる。この問題点を
最小にする１つの方法はFETのチャネルの物理的な寸法
を大きくしてオン抵抗を減少させることである。この方
法の欠点は集積回路によるＤＡ変換器の寸法が本質的に
大きくなり、費用が上がり生産性が低下することであ
る。
ディジタル・ビデオ信号処理を含んでいるテレビジョン
受像機の場合のように、１０〜２０メガヘルツ（MHz）
のデータ速度を有するディジタル化ビデオサンプルをア
ナログ・ビデオ信号に変換する場合の如く、ＤＡ変換器
が高速に変換を実行しなければならない場合、抵抗が比
較的低い絶対値、例えば数百オーム程度のはしご形回路
網を使う必要がある。オン抵抗がはしご形抵抗の重要な
部分とならないように、FETスイッチの寸法を十分に大
きくするためには、実際的でない程大きなチャネル幅を
有するFETが必要となる。従って、FETのチャネル幅を実
際的なものとするためには、オン抵抗を整合させること
が必要である。
受像機の場合のように、１０〜２０メガヘルツ（MHz）
のデータ速度を有するディジタル化ビデオサンプルをア
ナログ・ビデオ信号に変換する場合の如く、ＤＡ変換器
が高速に変換を実行しなければならない場合、抵抗が比
較的低い絶対値、例えば数百オーム程度のはしご形回路
網を使う必要がある。オン抵抗がはしご形抵抗の重要な
部分とならないように、FETスイッチの寸法を十分に大
きくするためには、実際的でない程大きなチャネル幅を
有するFETが必要となる。従って、FETのチャネル幅を実
際的なものとするためには、オン抵抗を整合させること
が必要である。
さらに、異なる動作電圧の条件下でオン抵抗が十分に整
合のとれるFETスイッチを製造することは実際問題とし
て難しい。この問題は、例えば、ＤＡ変換器のユーザが
FETスイッチによる抵抗性はしご形回路網に供給される
基準電圧の値を選択する場合に生ずる。正および負の基
準電圧を使うことができる場合、スイッチとしてＰチャ
ネルFETおよびＮチャネルFETを使うことが望ましい。し
かしながら、このことによってオン抵抗を整合させるこ
とが更に難しくなる。というのは、一般にＰチャネルFE
TはＮチャネルFETに十分に整合しなく、同一集積回路上
に一緒に作る場合であっても、特に基準電圧が予め分っ
ていない場合には整合しない。
合のとれるFETスイッチを製造することは実際問題とし
て難しい。この問題は、例えば、ＤＡ変換器のユーザが
FETスイッチによる抵抗性はしご形回路網に供給される
基準電圧の値を選択する場合に生ずる。正および負の基
準電圧を使うことができる場合、スイッチとしてＰチャ
ネルFETおよびＮチャネルFETを使うことが望ましい。し
かしながら、このことによってオン抵抗を整合させるこ
とが更に難しくなる。というのは、一般にＰチャネルFE
TはＮチャネルFETに十分に整合しなく、同一集積回路上
に一緒に作る場合であっても、特に基準電圧が予め分っ
ていない場合には整合しない。
従って、ＮチャネルFETおよびＰチャネルFET間の適当な
整合をとるための手段が必要となる。この必要性は、FE
Tが種々の動作条件下で使われる場合、またFETのオン抵
抗が、それらに接続される装置の抵抗に比べて小さくな
い場合に増大する。
整合をとるための手段が必要となる。この必要性は、FE
Tが種々の動作条件下で使われる場合、またFETのオン抵
抗が、それらに接続される装置の抵抗に比べて小さくな
い場合に増大する。
本発明においては、第１および第２の相補導電形電界効
果トランジスタがそれぞれ第１および第２の制御電圧に
より制御され、第１および第２の基準電圧を供給する第
１および第２の端子を利用装置に選択的に結合させる。
第２の制御電圧を発生する制御装置は、ブリッジ回路と
可変電圧発生手段とを含んでおり、ブリッジ回路は前記
第１および第２の端子間に結合され、第１および第２の
電界効果トランジスタの各伝導チャネルの相対伝導度を
示す信号を発生する。この信号に応答する可変電圧発生
手段は第２の制御電圧として使用される可変電圧を発生
して第２の電界効果トランジスタの伝導チャネルの伝導
度を調整する。このようにして、本発明によると、第１
および第２の電界効果トランジスタの各伝導チャネルの
伝導度間に所望の関係が得られる。
果トランジスタがそれぞれ第１および第２の制御電圧に
より制御され、第１および第２の基準電圧を供給する第
１および第２の端子を利用装置に選択的に結合させる。
第２の制御電圧を発生する制御装置は、ブリッジ回路と
可変電圧発生手段とを含んでおり、ブリッジ回路は前記
第１および第２の端子間に結合され、第１および第２の
電界効果トランジスタの各伝導チャネルの相対伝導度を
示す信号を発生する。この信号に応答する可変電圧発生
手段は第２の制御電圧として使用される可変電圧を発生
して第２の電界効果トランジスタの伝導チャネルの伝導
度を調整する。このようにして、本発明によると、第１
および第２の電界効果トランジスタの各伝導チャネルの
伝導度間に所望の関係が得られる。
第１図のディジタル・アナログ変換器（以下、ＤＡ変換
器という。）は、“Ｒ−２Ｒ”の抵抗性はしご形回路網
４０を含んでいる。“Ｒ−２Ｒ”と呼ばれるのは、抵抗
値がＲおよび２Ｒであって、その比率が１対２であるか
らである。ここで、Ｒは抵抗の選択値である。端子Ｔ１
の正の基準電圧＋ＶＲはＰチャネルFETスイッチＰ１〜
Ｐｎを介して抵抗２Ｒにそれぞれ選択的に供給される。
ここで、ｎは変換されるディジタル語のビット数であ
る。端子Ｔ２の負の基準電圧−VRはＮチャネルFETスイ
ッチＮ１〜Ｎnを介して抵抗２Ｒにそれぞれ選択的に供
給される。ディジタル入力語の値に対応するアナログ信
号レベルＶＡはＲ−２Ｒのはしご形回路網４０の出力に
発生される。アナログ信号ＶＡはＰチャネルFETおよび
ＮチャネルFETスイッチを介して回路網４０に供給され
る＋ＶＲおよび−ＶＲなる基準電圧の組合わせに比例す
る振幅を有する。
器という。）は、“Ｒ−２Ｒ”の抵抗性はしご形回路網
４０を含んでいる。“Ｒ−２Ｒ”と呼ばれるのは、抵抗
値がＲおよび２Ｒであって、その比率が１対２であるか
らである。ここで、Ｒは抵抗の選択値である。端子Ｔ１
の正の基準電圧＋ＶＲはＰチャネルFETスイッチＰ１〜
Ｐｎを介して抵抗２Ｒにそれぞれ選択的に供給される。
ここで、ｎは変換されるディジタル語のビット数であ
る。端子Ｔ２の負の基準電圧−VRはＮチャネルFETスイ
ッチＮ１〜Ｎnを介して抵抗２Ｒにそれぞれ選択的に供
給される。ディジタル入力語の値に対応するアナログ信
号レベルＶＡはＲ−２Ｒのはしご形回路網４０の出力に
発生される。アナログ信号ＶＡはＰチャネルFETおよび
ＮチャネルFETスイッチを介して回路網４０に供給され
る＋ＶＲおよび−ＶＲなる基準電圧の組合わせに比例す
る振幅を有する。
例えば、一対の相補導電形のFETを含む反転回路から成
るドライバーＮＤ−１を介して動作電圧＋ＶＤがFETＮ
１のゲートに供給されると、FETＮ１は導通し、オン抵
抗の状態となる。ＮＤ−１を介して動作電圧−ＶＳがFE
TＮ１のゲートに供給されると、FETＮ１は非導通とな
る。同様に、ドライバーＰＤ−１を介して制御電圧ＶＣ
がFETＰ１のゲートに供給されると、FETＰ１は導通し、
オン抵抗の状態となり、またＰＤ−１を介して＋ＶＤが
FETＰ１のゲートに供給されると、FETＰ１は非導通とな
る。ドライバーＮＤ−１およびＰＤ−１は共にディジタ
ル入力語の２0の重みビット信号（最下位ビット）を受
け取り、論理“１”もしくは論理“０”である２0のデ
ィジタル値にそれぞれ応答してFETＰ１もしくはFETＮ１
を導通状態にする。
るドライバーＮＤ−１を介して動作電圧＋ＶＤがFETＮ
１のゲートに供給されると、FETＮ１は導通し、オン抵
抗の状態となる。ＮＤ−１を介して動作電圧−ＶＳがFE
TＮ１のゲートに供給されると、FETＮ１は非導通とな
る。同様に、ドライバーＰＤ−１を介して制御電圧ＶＣ
がFETＰ１のゲートに供給されると、FETＰ１は導通し、
オン抵抗の状態となり、またＰＤ−１を介して＋ＶＤが
FETＰ１のゲートに供給されると、FETＰ１は非導通とな
る。ドライバーＮＤ−１およびＰＤ−１は共にディジタ
ル入力語の２0の重みビット信号（最下位ビット）を受
け取り、論理“１”もしくは論理“０”である２0のデ
ィジタル値にそれぞれ応答してFETＰ１もしくはFETＮ１
を導通状態にする。
２n-1の重みビット信号（最上位ビット）に応答するFET
Ｐn，ＮnおよびドライバーPD-n,ND-nの動作は、Ｐ１，
Ｎ１に関連して先に説明したばかりの動作と同じであ
る。中間の重みビット信号２1，２2，…，２n-2につい
てのFETおよびドライバーは同様のものであり、伝達さ
れる情報量を増大させることもなく、徒らに図の複雑さ
を増すだけであるので重複説明を避けるために図示され
ていない。
Ｐn，ＮnおよびドライバーPD-n,ND-nの動作は、Ｐ１，
Ｎ１に関連して先に説明したばかりの動作と同じであ
る。中間の重みビット信号２1，２2，…，２n-2につい
てのFETおよびドライバーは同様のものであり、伝達さ
れる情報量を増大させることもなく、徒らに図の複雑さ
を増すだけであるので重複説明を避けるために図示され
ていない。
以上説明したＤＡ変換器が８ビットのディジタル語（ｎ
＝８）を１０〜２０MHzの変換速度で変換するために使
われる場合、はしご形回路網４０のＲの値は約２００オ
ームよりも大きくてはいけない。FETＰ１〜Ｐｎ、およ
びFETＮ１〜Ｎｎの各々は、そのオン抵抗が変換スケー
リングおよび精度に無視できない影響を与えないよう
に、約０．２オームもしくはそれ以下のオン抵抗を示す
ものでなければならない。このようなオン抵抗はCMOS処
理技術によって製造されるFETの場合、約50,000ミクロ
ンのチャネル幅の寸法に対応する。また、約２インチ
（５cm）幅が実用的な寸法でないことは明らかである。
＝８）を１０〜２０MHzの変換速度で変換するために使
われる場合、はしご形回路網４０のＲの値は約２００オ
ームよりも大きくてはいけない。FETＰ１〜Ｐｎ、およ
びFETＮ１〜Ｎｎの各々は、そのオン抵抗が変換スケー
リングおよび精度に無視できない影響を与えないよう
に、約０．２オームもしくはそれ以下のオン抵抗を示す
ものでなければならない。このようなオン抵抗はCMOS処
理技術によって製造されるFETの場合、約50,000ミクロ
ンのチャネル幅の寸法に対応する。また、約２インチ
（５cm）幅が実用的な寸法でないことは明らかである。
余り小さくないオン抵抗を有するFETが使われる場合、
はしご形回路網４０の同一入力に接続されるＰチャネル
およびＮチャネルFETスイッチは実質的に等しいオン抵
抗を有するように少なくとも公称上整合がとれているこ
とが望ましい。これは、ＰおよびＮチャネルFETを同一
集積回路上に作る場合、チャネル長が等しいものと仮定
し、それらのチャネル幅が所定の関係にあるように設計
することによって達成される。アールシーエー・コーポ
レーション（RCA Corporation）によって使われているC
MOS集積回路の処理方法の場合、ＰチャネルFETのチャネ
ル幅とＮチャネルFETのチャネル幅の比は約３：２であ
る。
はしご形回路網４０の同一入力に接続されるＰチャネル
およびＮチャネルFETスイッチは実質的に等しいオン抵
抗を有するように少なくとも公称上整合がとれているこ
とが望ましい。これは、ＰおよびＮチャネルFETを同一
集積回路上に作る場合、チャネル長が等しいものと仮定
し、それらのチャネル幅が所定の関係にあるように設計
することによって達成される。アールシーエー・コーポ
レーション（RCA Corporation）によって使われているC
MOS集積回路の処理方法の場合、ＰチャネルFETのチャネ
ル幅とＮチャネルFETのチャネル幅の比は約３：２であ
る。
さらに、FETの余り小さくないオン抵抗がＲ−２Ｒのは
しご形回路網４０の変換スケーリングに影響を与えない
ようにするために、ＰチャネルFETおよびＮチャネルFET
の相対的オン抵抗は各ＰチャネルFET−ＮチャネルFET対
を制御するビット信号の重みに従って重み付けされる。
従って、２iビット信号は関係付けられるFETスイッチの
オン抵抗は２i+1ビット信号に関係付けられるFETスイッ
チのオン抵抗の２倍であることが望ましい。ここで、ｉ
は、０≦ｉ≦ｎ−２の整数である。例えば、第１図の２
進重み付けはしご形回路網４０において、FETＰ１およ
びＮ１のオン抵抗がＲ１オームであるとすると、FETＰ
２およびＮ２（図示せず）のオン抵抗はR1/2であり、ま
たFETＰｎおよびＮｎのオン抵抗はＲ１／(2n-1)とな
る。
しご形回路網４０の変換スケーリングに影響を与えない
ようにするために、ＰチャネルFETおよびＮチャネルFET
の相対的オン抵抗は各ＰチャネルFET−ＮチャネルFET対
を制御するビット信号の重みに従って重み付けされる。
従って、２iビット信号は関係付けられるFETスイッチの
オン抵抗は２i+1ビット信号に関係付けられるFETスイッ
チのオン抵抗の２倍であることが望ましい。ここで、ｉ
は、０≦ｉ≦ｎ−２の整数である。例えば、第１図の２
進重み付けはしご形回路網４０において、FETＰ１およ
びＮ１のオン抵抗がＲ１オームであるとすると、FETＰ
２およびＮ２（図示せず）のオン抵抗はR1/2であり、ま
たFETＰｎおよびＮｎのオン抵抗はＲ１／(2n-1)とな
る。
FETスイッチに供給される基準電圧がＤＡ変換器のユー
ザーによって選択されるので、ＰチャネルFETおよびＮ
チャネルFETのチャネルの物理的寸法の選択だけでは全
ての動作条件下において、オン抵抗の必要とされる整合
が保証され得ない。例えば、０および＋５ボルト間の＋
VRおよび０および−３ボルト間の−VRが供給される集積
回路の場合、例えば＋VR＝＋５ボルト、−VR＝０ボルト
のように非対称の動作電圧が供給されることがある。さ
らに、通常、ＰチャネルFETおよびＮチャネルFETの処理
の変動によって相当の不整合が発生する。
ザーによって選択されるので、ＰチャネルFETおよびＮ
チャネルFETのチャネルの物理的寸法の選択だけでは全
ての動作条件下において、オン抵抗の必要とされる整合
が保証され得ない。例えば、０および＋５ボルト間の＋
VRおよび０および−３ボルト間の−VRが供給される集積
回路の場合、例えば＋VR＝＋５ボルト、−VR＝０ボルト
のように非対称の動作電圧が供給されることがある。さ
らに、通常、ＰチャネルFETおよびＮチャネルFETの処理
の変動によって相当の不整合が発生する。
しかしながら、本発明の特徴に従って制御電圧ＶＣを発
生する、ブリッジ回路１０、電圧制御発振器２０および
電圧−周波数変換器３０を含んでいる第１図の制御装置
によって十分な整合が得られる。ブリッジ回路１０は、
基準電圧＋VRおよび−VR間に直列に結合されるＰチャネ
ルFETＰ１０およびＮチャネルFETＮ１０を含んでいる。
Ｎ１〜Ｎn のＮチャネルFETのゲートに供給されてそれ
らを導通状態にし、Ｐ１〜Ｐn のＰチャネルFETのゲー
トに供給されてそれらを非導通状態にする電圧である制
御電圧＋VDがＮ１０のゲートに供給される。ドライバー
PD-1〜PD-nを介してＰ１〜Ｐn のＰチャネルFETのゲー
トに供給され、それらを導通状態にする電圧である制御
電圧ＶＣがＰ１０のゲートに供給される。従って、Ｐ１
０およびＮ１０はFETスイッチＰ１−Ｐn およびＮ１−
Ｎn とそれぞれ同じ電圧で作動されることになる。Ｐ１
０およびＮ１０のドレインは、それぞれ結線１６および
１８によってノード１２に結合される。
生する、ブリッジ回路１０、電圧制御発振器２０および
電圧−周波数変換器３０を含んでいる第１図の制御装置
によって十分な整合が得られる。ブリッジ回路１０は、
基準電圧＋VRおよび−VR間に直列に結合されるＰチャネ
ルFETＰ１０およびＮチャネルFETＮ１０を含んでいる。
Ｎ１〜Ｎn のＮチャネルFETのゲートに供給されてそれ
らを導通状態にし、Ｐ１〜Ｐn のＰチャネルFETのゲー
トに供給されてそれらを非導通状態にする電圧である制
御電圧＋VDがＮ１０のゲートに供給される。ドライバー
PD-1〜PD-nを介してＰ１〜Ｐn のＰチャネルFETのゲー
トに供給され、それらを導通状態にする電圧である制御
電圧ＶＣがＰ１０のゲートに供給される。従って、Ｐ１
０およびＮ１０はFETスイッチＰ１−Ｐn およびＮ１−
Ｎn とそれぞれ同じ電圧で作動されることになる。Ｐ１
０およびＮ１０のドレインは、それぞれ結線１６および
１８によってノード１２に結合される。
相互接続ノード１２に発生する電圧は、作動FETスイッ
チのオン抵抗を表わすＰ１０およびＮ１０のオン抵抗の
相対値に応答する。その理由は、これらは全て各Ｐチャ
ネルFET−ＮチャネルFET対のFETのオン抵抗と公称上整
合するように選択されたチャネル寸法を有しており、ま
た同様のソースおよびゲート電圧、同様のドレイン電圧
で作動されることによる。また、基準電圧＋VRおよび−
VR間に直列に結合されるFET反転回路対Ｐ１４，Ｎ１４
によって、ノード１２の信号が増幅され反転されてノー
ド１４に発生される。
チのオン抵抗を表わすＰ１０およびＮ１０のオン抵抗の
相対値に応答する。その理由は、これらは全て各Ｐチャ
ネルFET−ＮチャネルFET対のFETのオン抵抗と公称上整
合するように選択されたチャネル寸法を有しており、ま
た同様のソースおよびゲート電圧、同様のドレイン電圧
で作動されることによる。また、基準電圧＋VRおよび−
VR間に直列に結合されるFET反転回路対Ｐ１４，Ｎ１４
によって、ノード１２の信号が増幅され反転されてノー
ド１４に発生される。
電圧制御発振器（以下、VCOという。）２０はノード１
４に生ずる増幅された電圧を受け取る。共通ソース増幅
器FETＮ２０によって、ノード１４の増幅された電圧に
応答するドレイン電流が発生される。ＰチャネルFETＰ2
0，Ｐ22およびＰ２４は、Ｐ２４によってFET反転回路対
Ｐ26，Ｎ２６の上端へのＮ２０ドレイン電流に比例する
ドレイン電流が供給される電流ミラー増幅器を構成す
る。ＮチャネルFETＮ２２およびＮ２４は、Ｎ２２によ
りＰ２２およびＮ２４からドレイン電流を受け取り、FE
T反転回路対Ｐ２６，Ｎ２６の下端へのＮ２０ドレイン
電流に比例するドレイン電流が供給される電流ミラー増
幅器を構成する。FETによる反転回路対Ｐ２６，Ｎ２６
およびＩ１からＩ６までの反転回路は、「入子振動ルー
プを用いた電圧制御発振器」（VOLTAGE CONTROLLED OSC
ILLATOR(VCO)EMPLOYING NESTED OSCILLATING LOOPS）と
いう名称の米国特許第４,１０５,９５０号明細書中に記
載されているような電圧制御リング発振器である。この
発振器によって発生されるノード２２における発振信号
の周波数は、先に説明したようにして発生されるＰ２４
およびＮ２４のドレイン電流によって制御される。
４に生ずる増幅された電圧を受け取る。共通ソース増幅
器FETＮ２０によって、ノード１４の増幅された電圧に
応答するドレイン電流が発生される。ＰチャネルFETＰ2
0，Ｐ22およびＰ２４は、Ｐ２４によってFET反転回路対
Ｐ26，Ｎ２６の上端へのＮ２０ドレイン電流に比例する
ドレイン電流が供給される電流ミラー増幅器を構成す
る。ＮチャネルFETＮ２２およびＮ２４は、Ｎ２２によ
りＰ２２およびＮ２４からドレイン電流を受け取り、FE
T反転回路対Ｐ２６，Ｎ２６の下端へのＮ２０ドレイン
電流に比例するドレイン電流が供給される電流ミラー増
幅器を構成する。FETによる反転回路対Ｐ２６，Ｎ２６
およびＩ１からＩ６までの反転回路は、「入子振動ルー
プを用いた電圧制御発振器」（VOLTAGE CONTROLLED OSC
ILLATOR(VCO)EMPLOYING NESTED OSCILLATING LOOPS）と
いう名称の米国特許第４,１０５,９５０号明細書中に記
載されているような電圧制御リング発振器である。この
発振器によって発生されるノード２２における発振信号
の周波数は、先に説明したようにして発生されるＰ２４
およびＮ２４のドレイン電流によって制御される。
周波数−電圧変換器（以下、FVCという。）３０は、反
転回転１８および１１０によって、逆位相で実質的に方
形波の信号がコンデンサＣ１およびＣ２にそれぞれ供給
されるように、ノード２２における発振信号を十分に増
幅する反転回路Ｉ７，Ｉ８，Ｉ９およびＩ１０を含んで
いる。Ｃ１およびＣ２により逆位相の方形波信号の交流
結合が、Ｄ１からＤ４までのダイオードを含み相対的に
負の電圧ＶＣをノード３２に発生する全波整流回路網に
与えられる。この相対的に負の電圧ＶＣはコンデンサＣ
３によって低減濾波され、オン抵抗制御電圧ＶＣとし
て、ＰチャネルFETＰ10およびＰＤ−１からＰＤ−nまで
のドライバーを介してＰ１からＰn までのゲートに供給
される。
転回転１８および１１０によって、逆位相で実質的に方
形波の信号がコンデンサＣ１およびＣ２にそれぞれ供給
されるように、ノード２２における発振信号を十分に増
幅する反転回路Ｉ７，Ｉ８，Ｉ９およびＩ１０を含んで
いる。Ｃ１およびＣ２により逆位相の方形波信号の交流
結合が、Ｄ１からＤ４までのダイオードを含み相対的に
負の電圧ＶＣをノード３２に発生する全波整流回路網に
与えられる。この相対的に負の電圧ＶＣはコンデンサＣ
３によって低減濾波され、オン抵抗制御電圧ＶＣとし
て、ＰチャネルFETＰ10およびＰＤ−１からＰＤ−nまで
のドライバーを介してＰ１からＰn までのゲートに供給
される。
第１図の１０，２０および３０を含む回路構成によって
縮退性帰還ループが形成され、ＰチャネルFETのゲート
電圧を能動的かつ自動的に調整し、作動PチャネルFETお
よびＮチャネルFETの各オン抵抗の整合を改善するもの
である。この整合は次のようにして発生される。ブリッ
ジ回路１０のFETＰ１０のオン抵抗が大きすぎて、相互
接続ノード１２の電圧が負になりすぎ、相互接続ノード
１４の電圧が正になりすぎるものと仮定する。このため
FETＮ２０はより導通状態となり、そのドレイン電流お
よびFETＰ２４とＮ２４のドレイン電流が増加する。そ
の結果、VCO２０によってノード２２に発生され、FVC３
０に供給される信号の周波数が増加する。このためFVC
３０によってノード３２に発生される制御電圧ＶＣがよ
り負となり、FETＰ１０のゲート−ソース電圧が増大す
る。このためＰ１０がより導通状態となり、オン抵抗が
減少する。これはオン抵抗が大きすぎるという仮定に対
して所望の補正となる。この補正プロセスによって所望
の整合がより正確に得られる。この補正プロセスはＰ１
０のオン抵抗が小さすぎると仮定した場合でも、補正の
向きが反対であり、ＶＣがより負となり、Ｐ１０がより
導通状態でなくなることを除けば同じである。
縮退性帰還ループが形成され、ＰチャネルFETのゲート
電圧を能動的かつ自動的に調整し、作動PチャネルFETお
よびＮチャネルFETの各オン抵抗の整合を改善するもの
である。この整合は次のようにして発生される。ブリッ
ジ回路１０のFETＰ１０のオン抵抗が大きすぎて、相互
接続ノード１２の電圧が負になりすぎ、相互接続ノード
１４の電圧が正になりすぎるものと仮定する。このため
FETＮ２０はより導通状態となり、そのドレイン電流お
よびFETＰ２４とＮ２４のドレイン電流が増加する。そ
の結果、VCO２０によってノード２２に発生され、FVC３
０に供給される信号の周波数が増加する。このためFVC
３０によってノード３２に発生される制御電圧ＶＣがよ
り負となり、FETＰ１０のゲート−ソース電圧が増大す
る。このためＰ１０がより導通状態となり、オン抵抗が
減少する。これはオン抵抗が大きすぎるという仮定に対
して所望の補正となる。この補正プロセスによって所望
の整合がより正確に得られる。この補正プロセスはＰ１
０のオン抵抗が小さすぎると仮定した場合でも、補正の
向きが反対であり、ＶＣがより負となり、Ｐ１０がより
導通状態でなくなることを除けば同じである。
第１図のブリッジ回路１０、VCO２０およびFVC３０回路
は比較的低電力レベルで動作し、従って集積回路におい
て大きな物理的寸法のFETを必要としないことに注目す
べきである。従って、この回路として集積回路上に必要
とされる面積は、作動FETスイッチの物理的寸法を増大
させることだけによって得られる同様のディジタル・ア
ナログ変換精度を得るために必要とされる場合の面積よ
りも実質的に小さいものである。
は比較的低電力レベルで動作し、従って集積回路におい
て大きな物理的寸法のFETを必要としないことに注目す
べきである。従って、この回路として集積回路上に必要
とされる面積は、作動FETスイッチの物理的寸法を増大
させることだけによって得られる同様のディジタル・ア
ナログ変換精度を得るために必要とされる場合の面積よ
りも実質的に小さいものである。
第２図は第１図の装置の変形例であり、より高速に制御
電圧ＶＣを補正するものである。高速化回路５０が付加
された該変形例は、ディジタルの入力語のビットの値の
変化によってＰ１からＰn までの中のいくつかの作動Ｐ
チャネルFETスイッチが同時に導通状態にされる場合に
有効である。第１図を参照すると、いくつかのＰチャネ
ルFETスイッチが同時に導通状態となることによってコ
ンデンサＣ３が放電されＶＣが減少する傾向となる。Ｖ
Ｃの過渡的な減少はＰチャネルFETＰ１０のオン抵抗を
増大させる正方向の電圧であり、その結果ノード１２の
電圧は相対的により負となり、ノード１４の電圧は相対
的により正となる。第１図のVCO２０は幾分の時間遅延
の後、発振周波数を増し、それによってFVC３０はＣ３
を再充電し制御電圧ＶＣを静止レベルに戻す。
電圧ＶＣを補正するものである。高速化回路５０が付加
された該変形例は、ディジタルの入力語のビットの値の
変化によってＰ１からＰn までの中のいくつかの作動Ｐ
チャネルFETスイッチが同時に導通状態にされる場合に
有効である。第１図を参照すると、いくつかのＰチャネ
ルFETスイッチが同時に導通状態となることによってコ
ンデンサＣ３が放電されＶＣが減少する傾向となる。Ｖ
Ｃの過渡的な減少はＰチャネルFETＰ１０のオン抵抗を
増大させる正方向の電圧であり、その結果ノード１２の
電圧は相対的により負となり、ノード１４の電圧は相対
的により正となる。第１図のVCO２０は幾分の時間遅延
の後、発振周波数を増し、それによってFVC３０はＣ３
を再充電し制御電圧ＶＣを静止レベルに戻す。
変形VCO20′と協同動作する第２図の高速化回路５０
は、VCO２０により導入される遅延によって発生する電
圧ＶＣへの影響を減少させるように動作する。静止条件
下では、ノード１４の電圧によって反転回路Ｉ１１はノ
アゲート５２の入力に供給される高レベル出力を発生す
る。反転回路Ｉ１２，Ｉ１３およびＩ１４はノアゲート
５２の他方の入力に低レベル入力を供給し、ノアゲート
５２は低レベルの出力が発生する、ノアゲート５２から
の低レベル出力および反転回路Ｉ１５によって供給され
る相補の高レベル出力によってVCO20′のスイッチＳ１
およびＳ２はそれぞれ閉および開の状態となる。VCO2
0′の反転回路Ｉ３，Ｉ４およびＩ５はVCO２０の場合と
同様に直列に結合される。従って、VCO20′は静止状態
においてVCO２０と機能的に同一である。
は、VCO２０により導入される遅延によって発生する電
圧ＶＣへの影響を減少させるように動作する。静止条件
下では、ノード１４の電圧によって反転回路Ｉ１１はノ
アゲート５２の入力に供給される高レベル出力を発生す
る。反転回路Ｉ１２，Ｉ１３およびＩ１４はノアゲート
５２の他方の入力に低レベル入力を供給し、ノアゲート
５２は低レベルの出力が発生する、ノアゲート５２から
の低レベル出力および反転回路Ｉ１５によって供給され
る相補の高レベル出力によってVCO20′のスイッチＳ１
およびＳ２はそれぞれ閉および開の状態となる。VCO2
0′の反転回路Ｉ３，Ｉ４およびＩ５はVCO２０の場合と
同様に直列に結合される。従って、VCO20′は静止状態
においてVCO２０と機能的に同一である。
例えば、スイッチＳ１およびＳ２は、並列に結合された
チャネルを有し、それぞれのゲートに相補駆動信号を受
け取る各々一対のＰチャネルFETおよびＮチャネルFET、
Ｐ２９−Ｎ２９およびＰ−２８−Ｎ２８である。
チャネルを有し、それぞれのゲートに相補駆動信号を受
け取る各々一対のＰチャネルFETおよびＮチャネルFET、
Ｐ２９−Ｎ２９およびＰ−２８−Ｎ２８である。
過渡状態においてノード１４の電圧が相対的に正の方向
に変化すると、反転回路Ｉ１１の出力は低レベルにな
る。そうすると、少なくともある期間、ノアゲート５２
の両入力は低レベルとなり、ノアゲート５２は高レベル
出力となる。この高レベル出力は、Ｉ１１の低レベル出
力が反転回路Ｉ１２，Ｉ１３およびＩ１４を通り伝播し
ノアゲート５２の１つの入力に高レベルを供給するまで
持続する。その後、ノアゲート５２は低レベル出力とな
る。このように、過渡状態において、反転回路Ｉ１２−
Ｉ１４の伝播遅延時間によって定まる、約１２〜１５ナ
ノ秒の期間、ノオゲート５２から一時的な高レベル出力
（高速化パルス）が発生される。
に変化すると、反転回路Ｉ１１の出力は低レベルにな
る。そうすると、少なくともある期間、ノアゲート５２
の両入力は低レベルとなり、ノアゲート５２は高レベル
出力となる。この高レベル出力は、Ｉ１１の低レベル出
力が反転回路Ｉ１２，Ｉ１３およびＩ１４を通り伝播し
ノアゲート５２の１つの入力に高レベルを供給するまで
持続する。その後、ノアゲート５２は低レベル出力とな
る。このように、過渡状態において、反転回路Ｉ１２−
Ｉ１４の伝播遅延時間によって定まる、約１２〜１５ナ
ノ秒の期間、ノオゲート５２から一時的な高レベル出力
（高速化パルス）が発生される。
ノアゲート５２および反転回路Ｉ１５からの相補的出力
レベルにより、１２〜１５ナノ秒の伝播遅延時間の間、
Ｓ１およびＳ２はそれぞれ開および閉の状態になり、そ
の後、それぞれ閉および開の状態に戻る。VCO20′の反
転回路Ｉ４の入力および出力のレベルは相補的レベルで
あるから、Ｓ１およびＳ２のスイッチングにより反転回
路Ｉ５の入力は１２〜１５ナノ秒の高速化パルスの立上
りと立下りの各々でレベルの変動を受ける。これらの変
動はVCO20′の反転回路Ｉ５およびＩ６を介し、ノード
２２を介してFVC３０に伝播する。従って、FVC３０によ
りＣ１およびＣ２を介して結合される２つの逆位相の変
動が発生され、Ｃ３に幾分かの電荷が貯わえられ、その
結果ＶＣが増大される。
レベルにより、１２〜１５ナノ秒の伝播遅延時間の間、
Ｓ１およびＳ２はそれぞれ開および閉の状態になり、そ
の後、それぞれ閉および開の状態に戻る。VCO20′の反
転回路Ｉ４の入力および出力のレベルは相補的レベルで
あるから、Ｓ１およびＳ２のスイッチングにより反転回
路Ｉ５の入力は１２〜１５ナノ秒の高速化パルスの立上
りと立下りの各々でレベルの変動を受ける。これらの変
動はVCO20′の反転回路Ｉ５およびＩ６を介し、ノード
２２を介してFVC３０に伝播する。従って、FVC３０によ
りＣ１およびＣ２を介して結合される２つの逆位相の変
動が発生され、Ｃ３に幾分かの電荷が貯わえられ、その
結果ＶＣが増大される。
Ｐ１からＰn までのＰチャネルFETのゲートおよびＰＤ
−１からＰＤ−n までのドライバーによりコンデンサＣ
３から引出される電流が極度に少なく、その結果、VCO2
0′発振器がほとんど停止する程、非常に低い周波数の
時（第１図参照）、特にこの高速化回路５０は有効であ
る。その理由は、所定の周波数に達するまでのVCOの応
答時間は所定の周波数に達するのに必要な周波数変動量
が増大すればするほど増大するからである。
−１からＰＤ−n までのドライバーによりコンデンサＣ
３から引出される電流が極度に少なく、その結果、VCO2
0′発振器がほとんど停止する程、非常に低い周波数の
時（第１図参照）、特にこの高速化回路５０は有効であ
る。その理由は、所定の周波数に達するまでのVCOの応
答時間は所定の周波数に達するのに必要な周波数変動量
が増大すればするほど増大するからである。
特許請求の範囲によってのみ制限される本発明につい
て、いくつかの変形例が考えられる、例えば、適当な負
の動作電圧が利用できる場合、VCO２０およびFVC３０を
含むものとして説明した可変電圧発生器は、許容精度で
制御電圧ＶＣを維持するのに十分な高利得を有する増幅
器で置き換えることができる。
て、いくつかの変形例が考えられる、例えば、適当な負
の動作電圧が利用できる場合、VCO２０およびFVC３０を
含むものとして説明した可変電圧発生器は、許容精度で
制御電圧ＶＣを維持するのに十分な高利得を有する増幅
器で置き換えることができる。
この明細書で説明したストレート２進重み付け以外のデ
ィジタル的重み付け方法を使っても満足は結果が得られ
る。これは、当業者に周知にように、はしご形回路網４
０の抵抗比を適当に選ぶことによって実現される。さら
に、本発明の１つの特徴に従って、作動FETスイッチ対
は、ディジタル語のビット信号の重みにほぼ一致するオ
ン抵抗を呈するような大きさの寸法が作られる。
ィジタル的重み付け方法を使っても満足は結果が得られ
る。これは、当業者に周知にように、はしご形回路網４
０の抵抗比を適当に選ぶことによって実現される。さら
に、本発明の１つの特徴に従って、作動FETスイッチ対
は、ディジタル語のビット信号の重みにほぼ一致するオ
ン抵抗を呈するような大きさの寸法が作られる。
さらに、FETＰ１０およびＮ１０のドレイン−ソース間
の動作電圧は、結線１６および１８を取り去り、ダイオ
ード接続のFETＰ１２およびN12（破線で示される）で代
用することによって低減させることができる。
の動作電圧は、結線１６および１８を取り去り、ダイオ
ード接続のFETＰ１２およびN12（破線で示される）で代
用することによって低減させることができる。
第１図は本発明の一実施例を含んでいる装置の略図であ
り、第２図は第１図の変形例の略図である。 １０……ブリッジ回路、１２，１４……ノード、１６，
１８……結線、２０……電圧制御発振器(VCO)、２２…
…ノード、３０……周波数−電圧変換器(FVC)、３２…
…ノード、４０……はしご形回路網（利用手段）、５０
……高速化回路。
り、第２図は第１図の変形例の略図である。 １０……ブリッジ回路、１２，１４……ノード、１６，
１８……結線、２０……電圧制御発振器(VCO)、２２…
…ノード、３０……周波数−電圧変換器(FVC)、３２…
…ノード、４０……はしご形回路網（利用手段）、５０
……高速化回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビクター ザズウ アメリカ合衆国 ニュージャージ州モント ベール ハフ・テラス26
Claims (1)
- 【請求項１】第１の基準電圧を供給する第１の端子と、 第２の基準電圧を供給する第２の端子と、 第１の制御電圧を供給する手段と、 第２の制御電圧を供給する手段と、 入力端子を有し、該入力端子に供給される信号を利用す
る利用手段と、 ゲート電極を有し、該ゲート電極に供給される前記第１
の制御電圧により制御され、前記第１の基準電圧を前記
利用手段に選択的に供給する伝導チャネルを有する第１
の導電形の第１の電界効果トランジスタと、 ゲート電極を有し、該ゲート電極に供給される前記第２
の制御電圧により制御され、前記第２の基準電圧を前記
利用手段に選択的に供給する伝導チャネルを有する、第
１の導電形と相補的な関係にある第２の導電形の第２の
電界効果トランジスタと、 前記第２の制御電圧を発生する制御手段とを含んでお
り、 前記制御手段が、 前記第１の端子および第２の端子間に直列に接続され、
それぞれ第１および第２の導電形を有する第３および第
４の電界効果トランジスタを含んでいるブリッジ回路で
あって、前記第３の電界効果トランジスタのゲート電極
には前記第１の制御電圧が供給され、また前記第４の電
界効果トランジスタのゲート電極には前記第２の制御電
圧が供給され、以て前記第１および第２の電界効果トラ
ンジスタの各伝導チャネルの相対的な伝導度を示す信号
を発生する前記ブリッジ回路と、 前記ブリッジ回路により発生される信号に応答する可変
電圧発生手段であって、前記第２の制御電圧として使用
される可変電圧を発生して前記第２の電界効果トランジ
スタの伝導チャネルの伝導度を調整し、以て前記第１お
よび第２の電界効果トランジスタの各伝導チャネルの伝
導度間に所望の関係を与える前記可変電圧発生手段とを
含んでいる、電界効果トランジスタ・スイッチの相対伝
導度を制御するための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US460656 | 1983-01-24 | ||
| US06/460,656 US4553132A (en) | 1983-01-24 | 1983-01-24 | Apparatus for matching FET switches as for a video digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138121A JPS59138121A (ja) | 1984-08-08 |
| JPH0652874B2 true JPH0652874B2 (ja) | 1994-07-06 |
Family
ID=23829572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59008645A Expired - Lifetime JPH0652874B2 (ja) | 1983-01-24 | 1984-01-23 | 電界効果トランジスタ・スイッチの相対伝導度を制御するための装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4553132A (ja) |
| JP (1) | JPH0652874B2 (ja) |
| KR (1) | KR910008515B1 (ja) |
| DE (1) | DE3402319C2 (ja) |
| FR (1) | FR2539934B1 (ja) |
| GB (1) | GB2134342B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017919A (en) * | 1990-06-06 | 1991-05-21 | Western Digital Corporation | Digital-to-analog converter with bit weight segmented arrays |
| US5134400A (en) * | 1991-01-07 | 1992-07-28 | Harris Corporation | Microwave multiplying D/A converter |
| US5345195A (en) * | 1992-10-22 | 1994-09-06 | United Memories, Inc. | Low power Vcc and temperature independent oscillator |
| US6369734B2 (en) * | 1998-02-10 | 2002-04-09 | Intel Corporation | Method and apparatus for increasing linearity and reducing noise coupling in a digital to analog converter |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
| US7129878B1 (en) * | 2005-06-16 | 2006-10-31 | Beyond Innovation Technology Co., Ltd | Digital to analog converter |
| JP2007251463A (ja) * | 2006-03-15 | 2007-09-27 | Renesas Technology Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163914A (en) * | 1979-06-07 | 1980-12-20 | Nec Corp | Digital-analog converter |
Family Cites Families (15)
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| US3978473A (en) * | 1973-05-01 | 1976-08-31 | Analog Devices, Inc. | Integrated-circuit digital-to-analog converter |
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| US4079308A (en) * | 1977-01-31 | 1978-03-14 | Advanced Micro Devices, Inc. | Resistor ratio circuit construction |
| CH614837B (fr) * | 1977-07-08 | Ebauches Sa | Dispositif pour regler, a une valeur determinee, la tension de seuil de transistors igfet d'un circuit integre par polarisation du substrat d'integration. | |
| US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
| US4236199A (en) * | 1978-11-28 | 1980-11-25 | Rca Corporation | Regulated high voltage power supply |
| DE2914108C2 (de) * | 1979-04-07 | 1984-03-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schaltungsanordnung für einen Digital-Analog-Wandler |
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| US4297644A (en) * | 1979-11-23 | 1981-10-27 | Rca Corporation | Amplifier with cross-over current control |
| JPS56116326A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Conversion circuit |
| US4307333A (en) * | 1980-07-29 | 1981-12-22 | Sperry Corporation | Two way regulating circuit |
| EP0053193B1 (de) * | 1980-11-27 | 1985-04-17 | Deutsche ITT Industries GmbH | Monolithisch integrierbares R-2R-Netzwerk |
| US4492954A (en) * | 1981-12-24 | 1985-01-08 | Raytheon Company | Digital-to-analog converter |
-
1983
- 1983-01-24 US US06/460,656 patent/US4553132A/en not_active Expired - Lifetime
-
1984
- 1984-01-17 GB GB08401227A patent/GB2134342B/en not_active Expired
- 1984-01-23 KR KR1019840000277A patent/KR910008515B1/ko not_active IP Right Cessation
- 1984-01-23 JP JP59008645A patent/JPH0652874B2/ja not_active Expired - Lifetime
- 1984-01-23 FR FR8400996A patent/FR2539934B1/fr not_active Expired
- 1984-01-24 DE DE3402319A patent/DE3402319C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163914A (en) * | 1979-06-07 | 1980-12-20 | Nec Corp | Digital-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2539934B1 (fr) | 1988-10-14 |
| KR910008515B1 (ko) | 1991-10-18 |
| DE3402319A1 (de) | 1984-07-26 |
| US4553132A (en) | 1985-11-12 |
| GB2134342B (en) | 1987-02-11 |
| GB2134342A (en) | 1984-08-08 |
| JPS59138121A (ja) | 1984-08-08 |
| FR2539934A1 (fr) | 1984-07-27 |
| KR840007324A (ko) | 1984-12-06 |
| GB8401227D0 (en) | 1984-02-22 |
| DE3402319C2 (de) | 1994-03-10 |
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