JPS59138121A - 電界効果トランジスタ・スイッチを整合させるための装置 - Google Patents
電界効果トランジスタ・スイッチを整合させるための装置Info
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- JPS59138121A JPS59138121A JP59008645A JP864584A JPS59138121A JP S59138121 A JPS59138121 A JP S59138121A JP 59008645 A JP59008645 A JP 59008645A JP 864584 A JP864584 A JP 864584A JP S59138121 A JPS59138121 A JP S59138121A
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電界効果トランジスタ・スイッチを整合させ
るための装置に関し、特に、ディジタルアナログ変換器
における電界効果トランジスタ・スイッチを整合させる
ための装置に関する。
るための装置に関し、特に、ディジタルアナログ変換器
における電界効果トランジスタ・スイッチを整合させる
ための装置に関する。
ディノタル信号語を対応するアナログ信号レベルに変換
することは、該ディジタル語の各々のビット信号を抵抗
性はしご形回路網の個々の入力点に供給することによっ
て達成される。対応するアナログ信号レベルは抵抗性は
しご形回路網の出力点に発生される。変換スケーリング
および変換精度が該はしご形回路網を構成する抵抗性要
素の抵抗の比によって定められるように適当な抵抗性回
路網が構成される。精度が抵抗の絶対値の関数ではなく
て、抵抗値の比の関数であるような抵抗性回路網が好ま
しい。その理由は、集積回路および厚もしくは薄膜製造
技術において、精確な比の値は容易に得られるけれども
抵抗の絶対値を精確に定めることは極めて難しいからで
ある。
することは、該ディジタル語の各々のビット信号を抵抗
性はしご形回路網の個々の入力点に供給することによっ
て達成される。対応するアナログ信号レベルは抵抗性は
しご形回路網の出力点に発生される。変換スケーリング
および変換精度が該はしご形回路網を構成する抵抗性要
素の抵抗の比によって定められるように適当な抵抗性回
路網が構成される。精度が抵抗の絶対値の関数ではなく
て、抵抗値の比の関数であるような抵抗性回路網が好ま
しい。その理由は、集積回路および厚もしくは薄膜製造
技術において、精確な比の値は容易に得られるけれども
抵抗の絶対値を精確に定めることは極めて難しいからで
ある。
電解効果トランジスタ（以下、ＦＥＴという。）のよう
な固体スイッチング要素を使う場合、オン状態での抵抗
が零でないから得られる抵抗比に影響が及び、ＤＡ変換
のスケーリング精度が低下する傾向となる。この問題点
を最小にする１つの方法はＦＥＴのチャネルの物理的な
寸法を大きくしてオン抵抗を減少させることである。こ
の方法の欠点は集積回路によるＤＡ変換器の寸法が本質
的に大きくなシ、費用が上がり生産性が低下することで
ある。
な固体スイッチング要素を使う場合、オン状態での抵抗
が零でないから得られる抵抗比に影響が及び、ＤＡ変換
のスケーリング精度が低下する傾向となる。この問題点
を最小にする１つの方法はＦＥＴのチャネルの物理的な
寸法を大きくしてオン抵抗を減少させることである。こ
の方法の欠点は集積回路によるＤＡ変換器の寸法が本質
的に大きくなシ、費用が上がり生産性が低下することで
ある。
ディジタル・ビデオ信号処理を含んでいるテレビノヨン
受像機の場合のように、１０〜２０メガヘルツ（ＭＨｚ
）のデータ速度を有するディジタル化ビデオサンプル
をアナログ・ビデオ信号に変換する場合の如く、ＤＡ変
換器が高速に変換を実行しなければならない場合、抵抗
が比較的低い、絶対値、例えば数百オーム程度のはしご
形回路網を使う必要がある。オン抵抗がはしご形抵抗の
重要な部分とならないように、ＦＥＴスイッチの寸法を
十分に大きくするためには、実際的でない程大きなチャ
ネル幅を有するＦＥＴが必要となる。従って、ＦＥＴの
チャネル幅を実際的なものとするためには、オン抵抗を
整合させることが必要である。
受像機の場合のように、１０〜２０メガヘルツ（ＭＨｚ
）のデータ速度を有するディジタル化ビデオサンプル
をアナログ・ビデオ信号に変換する場合の如く、ＤＡ変
換器が高速に変換を実行しなければならない場合、抵抗
が比較的低い、絶対値、例えば数百オーム程度のはしご
形回路網を使う必要がある。オン抵抗がはしご形抵抗の
重要な部分とならないように、ＦＥＴスイッチの寸法を
十分に大きくするためには、実際的でない程大きなチャ
ネル幅を有するＦＥＴが必要となる。従って、ＦＥＴの
チャネル幅を実際的なものとするためには、オン抵抗を
整合させることが必要である。
さらに、異なる動作電圧の条件下でオン抵抗が十分に整
合のとれるＦＥＴスイスイを製造することは実際問題と
して難しい。この問題は、例えば、ＤＡ変換器のユーザ
がＦＥＴスイッチによる抵抗性はしご形回路網に供給さ
れる基準電圧の値を選択する場合に生ずる。正および負
の基準電圧を使うことができる場合、スイッチとしてＰ
チャネルＦＥＴおよびＮチャネルＦＥＴを使うことが望
ましい。
合のとれるＦＥＴスイスイを製造することは実際問題と
して難しい。この問題は、例えば、ＤＡ変換器のユーザ
がＦＥＴスイッチによる抵抗性はしご形回路網に供給さ
れる基準電圧の値を選択する場合に生ずる。正および負
の基準電圧を使うことができる場合、スイッチとしてＰ
チャネルＦＥＴおよびＮチャネルＦＥＴを使うことが望
ましい。
しかしながら、このことによってオン抵抗を整合させる
ことが更に難しくなる。というのは、一般にＰチャネル
ＦＥＴはＮチャネルＦＥＴに十分に整合しなく、同一集
積回路上に一緒に作る場合であっても、特に基準電圧が
予め分っていない場合には整合しない。
ことが更に難しくなる。というのは、一般にＰチャネル
ＦＥＴはＮチャネルＦＥＴに十分に整合しなく、同一集
積回路上に一緒に作る場合であっても、特に基準電圧が
予め分っていない場合には整合しない。
従って、ＮチャネルＦＥＴおよびＰチャネルＦＥＴ間の
適当な整合をとるための手段が必要となる。
適当な整合をとるための手段が必要となる。
この必要性は、ＦＥＴが種々の動作条件下で使われる場
合、またＦＥＴのオン抵抗が、それらに接続される装置
の抵抗に比べて小さくない場合に増大する。
合、またＦＥＴのオン抵抗が、それらに接続される装置
の抵抗に比べて小さくない場合に増大する。
本発明においては、第１の一対の相補導電形電界効果ト
ランジスタが制御信号に応答して、例えば、基準電位を
抵抗性回路網に選択的に結合させる場合のように、一対
の端子を利用装置に選択的に結合させる。制御装置は、
第２の一対の相補導電形電界効果トラン・ノスタを含ん
でおり、該トランジスタは、前記一対の端子間および前
記第１および第２の一対の相補導電形電界効果トランジ
スタの中の各々一方のトランジスタに供給される制御信
号を発生する可変電圧発生器に接続される。
ランジスタが制御信号に応答して、例えば、基準電位を
抵抗性回路網に選択的に結合させる場合のように、一対
の端子を利用装置に選択的に結合させる。制御装置は、
第２の一対の相補導電形電界効果トラン・ノスタを含ん
でおり、該トランジスタは、前記一対の端子間および前
記第１および第２の一対の相補導電形電界効果トランジ
スタの中の各々一方のトランジスタに供給される制御信
号を発生する可変電圧発生器に接続される。
第１図のディジタル・アナログ変換器（以下、ＤＡ変換
器という。）は、” Ｒ−２Ｒ”の抵抗性はしご形回路
網４０を含んでいる。” Ｒ−２Ｒ”と呼ばれるのは、
抵抗値がＲおよび２Ｒであって、その比率が１対２であ
るからである。ここで、Ｒは抵抗の選択値である。端子
ＴＩの正の基準電圧＋ＶＲはＰチャネルＦＥＴスイッチ
Ｐ１〜Ｐｎｉ介して抵抗２Ｒにそれぞれ選択的に供給さ
れる。ここで、ｎは変換されるディジタル語のビット数
である。端子Ｔ２の負の基準電圧−ＶＲはＮチャネルＦ
ＥＴスイッチＮ１〜Ｎｎを介して抵抗２Ｒにそれぞれ選
択的に供給される。ディジタル入力語の値に対応するア
ナログ信号レベルＶＡはＲ−２Ｒのはしご形回路網４０
の出力に発生される。アナログ信号ＶＡはＰチャネルＦ
ＥＴおよびＮチャネルＦＥでスイッチを介して回路網４
０に供給される＋ＶＲおよび−ＶＲなる基準電圧の組合
わせに比例する振幅を有する。
器という。）は、” Ｒ−２Ｒ”の抵抗性はしご形回路
網４０を含んでいる。” Ｒ−２Ｒ”と呼ばれるのは、
抵抗値がＲおよび２Ｒであって、その比率が１対２であ
るからである。ここで、Ｒは抵抗の選択値である。端子
ＴＩの正の基準電圧＋ＶＲはＰチャネルＦＥＴスイッチ
Ｐ１〜Ｐｎｉ介して抵抗２Ｒにそれぞれ選択的に供給さ
れる。ここで、ｎは変換されるディジタル語のビット数
である。端子Ｔ２の負の基準電圧−ＶＲはＮチャネルＦ
ＥＴスイッチＮ１〜Ｎｎを介して抵抗２Ｒにそれぞれ選
択的に供給される。ディジタル入力語の値に対応するア
ナログ信号レベルＶＡはＲ−２Ｒのはしご形回路網４０
の出力に発生される。アナログ信号ＶＡはＰチャネルＦ
ＥＴおよびＮチャネルＦＥでスイッチを介して回路網４
０に供給される＋ＶＲおよび−ＶＲなる基準電圧の組合
わせに比例する振幅を有する。
例えば、一対の相補導電形のＰＥＴを含む反転回路から
成るドライバーＮＤ−１を介して動作電圧子ＶＤがＦＥ
Ｔ Ｎ １のダートに供給されると、Ｆ’ＥＴＮ１は導
通し、オン抵抗の状態となる。ＮＤ−１を介して動作電
圧−ＶＳがＦＥＴ Ｎ １のダートに供給されると、Ｆ
ＥＴ Ｎ １は非導通となる。同様に、ドライ・ぐ−Ｐ
Ｄ−１を介して制御電圧ＶＣがＦＥＴＰｌのケ゛−トに
供給されると、ＦＥＴＰｌは導通し、オン抵抗の状態と
なり、またＰＤ−１を介して＋ＶＤがＦＥＴ Ｐ １の
ケゝ−トに供給されると、ＦＥＴＰｌは非導通となる。
成るドライバーＮＤ−１を介して動作電圧子ＶＤがＦＥ
Ｔ Ｎ １のダートに供給されると、Ｆ’ＥＴＮ１は導
通し、オン抵抗の状態となる。ＮＤ−１を介して動作電
圧−ＶＳがＦＥＴ Ｎ １のダートに供給されると、Ｆ
ＥＴ Ｎ １は非導通となる。同様に、ドライ・ぐ−Ｐ
Ｄ−１を介して制御電圧ＶＣがＦＥＴＰｌのケ゛−トに
供給されると、ＦＥＴＰｌは導通し、オン抵抗の状態と
なり、またＰＤ−１を介して＋ＶＤがＦＥＴ Ｐ １の
ケゝ−トに供給されると、ＦＥＴＰｌは非導通となる。
ドライバーＮＤ−１およびＰＤ−１は共にディジタル入
力語の２°の重みビ。
力語の２°の重みビ。
ト信号（最下位ビット）を受は取り、論理″１“もしく
は論理ＩＩ ＯＩＩである２のディノタル値にそれぞれ
応答してＦＥＴ Ｐ １もしくはＦＥＴ Ｎ ｌを導通
状態にする。
は論理ＩＩ ＯＩＩである２のディノタル値にそれぞれ
応答してＦＥＴ Ｐ １もしくはＦＥＴ Ｎ ｌを導通
状態にする。
２ｎ−１の重みビット信号（最上位ビット）に応答する
ＦＥＴ Ｐｎ ｙ ＮｎおよびドライバーＰＤ−ｎ、Ｎ
Ｄ−ｎの動作は、ＰＩ、Ｎｌに関連して先に説明したば
かりの動作と同じである。中間の重みビット信号２．２
、・・、２ についてのＦＥＴおよびドライバーは
同様のものであシ、伝達される情報量を増大させること
もなく、徒らに図の複雑さを増すだけであるので重複説
明を避けるために図示されていない。
ＦＥＴ Ｐｎ ｙ ＮｎおよびドライバーＰＤ−ｎ、Ｎ
Ｄ−ｎの動作は、ＰＩ、Ｎｌに関連して先に説明したば
かりの動作と同じである。中間の重みビット信号２．２
、・・、２ についてのＦＥＴおよびドライバーは
同様のものであシ、伝達される情報量を増大させること
もなく、徒らに図の複雑さを増すだけであるので重複説
明を避けるために図示されていない。
以上説明したＤＡ変換器が８ビツトのディジタル語（ｎ
＝８）を１０〜２０ＭＩ（ｚの変換速度で変換するため
に使われる場合、はしご形回路網４０のＲの値は約２０
０オームよシも大きくてはいけない。ＦＥＴ Ｐ １〜
Ｐｎ ％およびＦＥＴＮ１〜Ｎｎの各々は、そのオン抵
抗が変換スケーリングおよび精度に無視できない影響を
与えないように、約０．２オームもしくはそれ以下のオ
ン抵抗を示すものでなければならない。このようなオン
抵抗はＣＭＯ８処理技術によって製造されるＦＥＴの場
合、約ｓｏ、ｏｏｏミクロンのチャネル幅の寸法に対応
する。また、約２インチ（５ｃＴＬ）幅が実用的な寸法
でないことは明らかである。
＝８）を１０〜２０ＭＩ（ｚの変換速度で変換するため
に使われる場合、はしご形回路網４０のＲの値は約２０
０オームよシも大きくてはいけない。ＦＥＴ Ｐ １〜
Ｐｎ ％およびＦＥＴＮ１〜Ｎｎの各々は、そのオン抵
抗が変換スケーリングおよび精度に無視できない影響を
与えないように、約０．２オームもしくはそれ以下のオ
ン抵抗を示すものでなければならない。このようなオン
抵抗はＣＭＯ８処理技術によって製造されるＦＥＴの場
合、約ｓｏ、ｏｏｏミクロンのチャネル幅の寸法に対応
する。また、約２インチ（５ｃＴＬ）幅が実用的な寸法
でないことは明らかである。
余り小さくないオン抵抗を有するＦＥＴが使われる場合
、はしご形回路網４０の同一人力に接続されるＰチャネ
ルおよびＮチャネルＦＥＴスイッチは実質的に等しいオ
ン抵抗を有するように少なくとも公称上整合がとれてい
ることが望ましい。これは、ＰおよびＮチャネルＦＥＴ
を同一集積回路上に作る場合、チャネル長が等しいもの
と仮定し、それらのチャネル幅が所定の関係にあるよう
に設計することによって達成される。アールシーニー・
コーポレーション（ＲＣＡ Ｃｏｒｐｏｒａｔｉｏｎ
）によって使われているＣＭＯ８集積回路の処理方法の
場合、ＰチャネルＦＥＴのチャネル幅とＮチャネルＦＥ
Ｔのチャネル幅の比は約３＝２である。
、はしご形回路網４０の同一人力に接続されるＰチャネ
ルおよびＮチャネルＦＥＴスイッチは実質的に等しいオ
ン抵抗を有するように少なくとも公称上整合がとれてい
ることが望ましい。これは、ＰおよびＮチャネルＦＥＴ
を同一集積回路上に作る場合、チャネル長が等しいもの
と仮定し、それらのチャネル幅が所定の関係にあるよう
に設計することによって達成される。アールシーニー・
コーポレーション（ＲＣＡ Ｃｏｒｐｏｒａｔｉｏｎ
）によって使われているＣＭＯ８集積回路の処理方法の
場合、ＰチャネルＦＥＴのチャネル幅とＮチャネルＦＥ
Ｔのチャネル幅の比は約３＝２である。
さらに、ＦＥＴの余シ小さくないオン抵抗がＲ−２Ｒの
はしご形回路網４０の変換スケーリングに影響を与えな
いようにするために、ＰチャネルＦＥＴおよびＮチャネ
ルＦＥＴの相対的オン抵抗は各ＰチャネルＦｚｒ −Ｎ
チャネルＦＥＴ対を制御するビット信号の重みに従って
重み付けされる。従って、２ｉビット信号は関係付けら
れるＦＥＴスイッチのオン抵抗は２ ビット信号に関
係付けられるＦＥＴスイッチのオン抵抗の２倍であるこ
とが望ましい。
はしご形回路網４０の変換スケーリングに影響を与えな
いようにするために、ＰチャネルＦＥＴおよびＮチャネ
ルＦＥＴの相対的オン抵抗は各ＰチャネルＦｚｒ −Ｎ
チャネルＦＥＴ対を制御するビット信号の重みに従って
重み付けされる。従って、２ｉビット信号は関係付けら
れるＦＥＴスイッチのオン抵抗は２ ビット信号に関
係付けられるＦＥＴスイッチのオン抵抗の２倍であるこ
とが望ましい。
ここで、ｌは、０≦ｌ≦ｎ−２の整数である。例えば、
第１図の２進重み付けはしご形回路網４゜において、Ｆ
ＥＴＰｌおよびＮ１のオン抵抗がＲ１オームであるとす
ると、ＦＥＴＰ２およびＮ２（図示せず）のオン抵抗は
下であり、またＦＥＴＰｎおよびＮｎのオン抵抗はＲ１
／（２”）となる。
第１図の２進重み付けはしご形回路網４゜において、Ｆ
ＥＴＰｌおよびＮ１のオン抵抗がＲ１オームであるとす
ると、ＦＥＴＰ２およびＮ２（図示せず）のオン抵抗は
下であり、またＦＥＴＰｎおよびＮｎのオン抵抗はＲ１
／（２”）となる。
ＦＥＴスイッチに供給される基準電圧がＤＡ変換器のユ
ーザによって選択されるので、ＰチャネルＦＥＴおよび
ＮチャネルＦＥＴのチャネルの物理的寸法の選択だけで
は全ての動作条件下において、オン抵抗の必要とされる
整合が保証され得ない。例えば、０および＋５デルト間
の＋ＶＲおよび０および−３デルト間の−ＶＲが供給さ
れる集積回路の場合、例えば＋ＶＲ＝ ＋５デルト、−
ＶＲ＝０ボルトのように非対称の動作電圧が供給される
ことがある。さらに、通常、ＰチャネルＦＥＴおよびＮ
チャネルＦＥＴの処理の変動によって相当の不整合が発
生する。
ーザによって選択されるので、ＰチャネルＦＥＴおよび
ＮチャネルＦＥＴのチャネルの物理的寸法の選択だけで
は全ての動作条件下において、オン抵抗の必要とされる
整合が保証され得ない。例えば、０および＋５デルト間
の＋ＶＲおよび０および−３デルト間の−ＶＲが供給さ
れる集積回路の場合、例えば＋ＶＲ＝ ＋５デルト、−
ＶＲ＝０ボルトのように非対称の動作電圧が供給される
ことがある。さらに、通常、ＰチャネルＦＥＴおよびＮ
チャネルＦＥＴの処理の変動によって相当の不整合が発
生する。
しかしながら、本発明の特徴に従って制御電圧ＶＣを発
生する、ブリッ・ゾ回路１ｏ、電圧制御発振器２０およ
び電圧−周波数変換器３ｏを含んでいる第１図の制御装
置によって十分な整合が得られる。ブリッジ回路１ｏは
、基準電圧子ＶＲおよび−ＶＲ間に直列に結合されるＰ
チャネルＦＥＴ ＰｌｏおよびＮチャネルＦＥＴ Ｎ
１０を含んでいる。
生する、ブリッ・ゾ回路１ｏ、電圧制御発振器２０およ
び電圧−周波数変換器３ｏを含んでいる第１図の制御装
置によって十分な整合が得られる。ブリッジ回路１ｏは
、基準電圧子ＶＲおよび−ＶＲ間に直列に結合されるＰ
チャネルＦＥＴ ＰｌｏおよびＮチャネルＦＥＴ Ｎ
１０を含んでいる。
Ｎ１〜ＮｎのＮチャネルＦＥＴのダートに供給されてそ
れらを導通状態にし、Ｐ１〜ＰｎのＰチャネルＦＥＴ０
ケゝ−トに供給されてそれらを非導通状態にする電圧で
ある制御電圧＋ＶＤがＮＩＯのデートに供給される。ド
ライバーＰＤ−１〜ＰＤ−ｎを介してＰ１〜ＰｎのＰチ
ャネルＦＥＴ０ケゝ−トに供給され、それらを導通状態
にする電圧である制御電圧ＶＣがＰＩＯのｒ−）に供給
される。従って、ＰＩＯおよびＮＩＯはＦＥＴスイスイ
Ｐｌ−ＰｎおよびＮ１−Ｎｎとそれぞれ同じ電圧で作動
されることになる。ＰＬＯおよびＮＩＯのドレインは、
それぞれ結線１６および１８によってノード１２に結合
される。
れらを導通状態にし、Ｐ１〜ＰｎのＰチャネルＦＥＴ０
ケゝ−トに供給されてそれらを非導通状態にする電圧で
ある制御電圧＋ＶＤがＮＩＯのデートに供給される。ド
ライバーＰＤ−１〜ＰＤ−ｎを介してＰ１〜ＰｎのＰチ
ャネルＦＥＴ０ケゝ−トに供給され、それらを導通状態
にする電圧である制御電圧ＶＣがＰＩＯのｒ−）に供給
される。従って、ＰＩＯおよびＮＩＯはＦＥＴスイスイ
Ｐｌ−ＰｎおよびＮ１−Ｎｎとそれぞれ同じ電圧で作動
されることになる。ＰＬＯおよびＮＩＯのドレインは、
それぞれ結線１６および１８によってノード１２に結合
される。
相互接続ノード１２に発生する電圧は、作動ＦＥＴスイ
ッチのオン抵抗を表わすＰＬＯおよびＮ１０のオン抵抗
の相対値に応答する。その理由はこれらは全て各Ｐチャ
ネルＦＥＴ −ＮチャネルＦＥＴ対のＦＥＴのオン抵抗
と公称上整合するように選択ン されたチャネル寸法を有しておシ、また同様の学−スお
よびｒ−ト電圧、同様のドレイン電圧で作動されること
による。また、基準電圧＋ＶＲおよび−ＶＲ間に直列に
結合されるＦＥＴ反転回路対Ｐ１、４． 、 Ｎ １４
によって、ノード１２の信号が増幅され反転されてノー
ド１４に発生される。
ッチのオン抵抗を表わすＰＬＯおよびＮ１０のオン抵抗
の相対値に応答する。その理由はこれらは全て各Ｐチャ
ネルＦＥＴ −ＮチャネルＦＥＴ対のＦＥＴのオン抵抗
と公称上整合するように選択ン されたチャネル寸法を有しておシ、また同様の学−スお
よびｒ−ト電圧、同様のドレイン電圧で作動されること
による。また、基準電圧＋ＶＲおよび−ＶＲ間に直列に
結合されるＦＥＴ反転回路対Ｐ１、４． 、 Ｎ １４
によって、ノード１２の信号が増幅され反転されてノー
ド１４に発生される。
電圧制御発振器（以下、ｖＣＯという。）２０はノード
１４に生ずる増幅された電圧を受は取る。
１４に生ずる増幅された電圧を受は取る。
共通−−ス増幅器ＦＥＴ Ｎ ２０によって、ノード１
４の増幅された電圧に応答するドレイン電流が発生され
る。ＰチャネルＦＥＴＰ２Ｏ，Ｒ２２およびＲ２４は、
Ｒ２４によってＦＥＴ反転回路対Ｐ２６゜Ｎ２６の上端
へのＮ２０ドレイン電流に比例するドレイン電流が供給
される電流ミラー増幅器を構成する。ＮチャネルＦＥ’
ｌ’Ｎ ２２およびＮ２４は、Ｎ２２によ＃）Ｒ２２お
よびＮ２４からドレイン電流を受は取り、ＦＥＴ反転回
路対Ｐ２６ 、Ｎ２６の下端へのＮ２０ドレイン電流に
比例するドレイン電流が供給される電流ミラー増幅器を
構成する。
４の増幅された電圧に応答するドレイン電流が発生され
る。ＰチャネルＦＥＴＰ２Ｏ，Ｒ２２およびＲ２４は、
Ｒ２４によってＦＥＴ反転回路対Ｐ２６゜Ｎ２６の上端
へのＮ２０ドレイン電流に比例するドレイン電流が供給
される電流ミラー増幅器を構成する。ＮチャネルＦＥ’
ｌ’Ｎ ２２およびＮ２４は、Ｎ２２によ＃）Ｒ２２お
よびＮ２４からドレイン電流を受は取り、ＦＥＴ反転回
路対Ｐ２６ 、Ｎ２６の下端へのＮ２０ドレイン電流に
比例するドレイン電流が供給される電流ミラー増幅器を
構成する。
ＦＥＴによる反転回路対Ｐ２６ 、Ｎ２６および１１か
ら■６までの反転回路は、「入子振動ループを用いた電
圧制御発振器Ｊ （ＶＯＬＴＡ（Ｊ Ｃ０ＮＴＲ０ＬＬ
ＥＤＯ８ＣＩＬＬＡＴＯＲ（ＶＣＯ） ＥＭＰＬＯＹＩ
ＮＧ ＮＥＳＴＥＤ ０８ＣＩＩ、ＬＡＴＩＮＧＬＯＯ
ＰＳ ）という名称の米国特許第４，１０５，９５０号
明細書中に記載されているような電圧制御リング発振器
である。この発振器によって発生されるノード２２にお
ける発振信号の周波数は、先に説明したようにして発生
されるＲ２４およびＮ２４のドレイン電流によって制御
される。
ら■６までの反転回路は、「入子振動ループを用いた電
圧制御発振器Ｊ （ＶＯＬＴＡ（Ｊ Ｃ０ＮＴＲ０ＬＬ
ＥＤＯ８ＣＩＬＬＡＴＯＲ（ＶＣＯ） ＥＭＰＬＯＹＩ
ＮＧ ＮＥＳＴＥＤ ０８ＣＩＩ、ＬＡＴＩＮＧＬＯＯ
ＰＳ ）という名称の米国特許第４，１０５，９５０号
明細書中に記載されているような電圧制御リング発振器
である。この発振器によって発生されるノード２２にお
ける発振信号の周波数は、先に説明したようにして発生
されるＲ２４およびＮ２４のドレイン電流によって制御
される。
周波数−電圧変換器（以下、ＦｖＣという。）３０は、
反転回路■８およびＩＩＯによって、逆位相で実質的に
方形波の信号がコンデンサＣＩおよびＣ２にそれぞれ供
給されるように、ノード２２における発振信号を十分に
増幅する反転回路１７、Ｉ８，１９およびＩＩＯを含ん
でいる。
反転回路■８およびＩＩＯによって、逆位相で実質的に
方形波の信号がコンデンサＣＩおよびＣ２にそれぞれ供
給されるように、ノード２２における発振信号を十分に
増幅する反転回路１７、Ｉ８，１９およびＩＩＯを含ん
でいる。
Ｃ１およびＣ２によシ逆位相の方形波信号の交流結合が
、ＤｌからＤ４までのダイオードを含み相対的に負の電
圧ＶＣをノード３２に発生する全波整流回路網に与えら
れる。この相対的に負の電圧ＶＣはコンデンサＣ３によ
って低域濾波され、オン抵抗制御電圧ＶＣとして、Ｐチ
ャネルＦＥＴＰＩＯお・よびＰＤ−１からＰＤ−ｎまで
のドライバーを介してＰｌからＰｎまでの＋”−トに供
給される。
、ＤｌからＤ４までのダイオードを含み相対的に負の電
圧ＶＣをノード３２に発生する全波整流回路網に与えら
れる。この相対的に負の電圧ＶＣはコンデンサＣ３によ
って低域濾波され、オン抵抗制御電圧ＶＣとして、Ｐチ
ャネルＦＥＴＰＩＯお・よびＰＤ−１からＰＤ−ｎまで
のドライバーを介してＰｌからＰｎまでの＋”−トに供
給される。
第１図の１０，２０および３０を含む回路構成によって
縮退性帰還ループが形成され、ＰチャネルＦＥＴ０ケ゛
−ト電圧を能動的かつ自動的に調整し、作動Ｐチャネル
ＦＥＴおよびＮチャネルＦＥＴの各オン抵抗の整合を改
善するものである。この整合は次のようにして発生され
る。ブリ、ジ回路１０のＦＥＴ Ｐ １０のオン抵抗が
大きすぎて、相互接続ノード１２の電圧が負になシすぎ
、相互接続ノード１４の電圧が正になりすぎるものと仮
定する。このためＦＥＴ Ｎ ２０はよシ導通状態とな
シ、そのドレイン電流およびＦＥＴ Ｐ ２４とＮ２４
のドレイン電流が増加する。その結果、ＶＣＯ２０によ
ってノーｌ”２２に発生され、Ｆｖｃ３ｏに供給される
信号の周波数が増加する。このためＦＶＣ３０Ｋよって
ノード３２に発生される制御電圧ＶＣがより負となり、
ＦＢＴ Ｐ Ｉ Ｏのダートーーース電圧が増大する。
縮退性帰還ループが形成され、ＰチャネルＦＥＴ０ケ゛
−ト電圧を能動的かつ自動的に調整し、作動Ｐチャネル
ＦＥＴおよびＮチャネルＦＥＴの各オン抵抗の整合を改
善するものである。この整合は次のようにして発生され
る。ブリ、ジ回路１０のＦＥＴ Ｐ １０のオン抵抗が
大きすぎて、相互接続ノード１２の電圧が負になシすぎ
、相互接続ノード１４の電圧が正になりすぎるものと仮
定する。このためＦＥＴ Ｎ ２０はよシ導通状態とな
シ、そのドレイン電流およびＦＥＴ Ｐ ２４とＮ２４
のドレイン電流が増加する。その結果、ＶＣＯ２０によ
ってノーｌ”２２に発生され、Ｆｖｃ３ｏに供給される
信号の周波数が増加する。このためＦＶＣ３０Ｋよって
ノード３２に発生される制御電圧ＶＣがより負となり、
ＦＢＴ Ｐ Ｉ Ｏのダートーーース電圧が増大する。
このためＰ７１１がより導通状態となり、オン抵抗が減
少する。これはオン抵抗が大きすぎるという仮定に対し
て所望の補正となる。この補正プロセスによって所望の
整合がより正確に得られる。
少する。これはオン抵抗が大きすぎるという仮定に対し
て所望の補正となる。この補正プロセスによって所望の
整合がより正確に得られる。
この補正プロセスはＰＩＯのオン抵抗が小さすぎると仮
定した場合でも、補正の向きが反対であシ、ＶＣがよシ
負となシ、ＰＩＯがよシ導通状態でなくなることを除け
ば同じである。
定した場合でも、補正の向きが反対であシ、ＶＣがよシ
負となシ、ＰＩＯがよシ導通状態でなくなることを除け
ば同じである。
第１図のブリッジ回路］、 ０ＸＶＣＯ２０およびＦＶ
Ｃ３０の回路は比較的低電力レベルで動作し、従って集
積回路において大きな物理的寸法のＦＥＴを必要としな
いことに注目すべきである。従って、この回路として集
積回路上に必要とされる面積は、作動ＦＥＴスイッチの
物理的寸法を増大させることだけによって得られる同様
のディジタル・アナログ変換精度を得るために必要とさ
れる場合の面積よりも実質的に小さいものである。
Ｃ３０の回路は比較的低電力レベルで動作し、従って集
積回路において大きな物理的寸法のＦＥＴを必要としな
いことに注目すべきである。従って、この回路として集
積回路上に必要とされる面積は、作動ＦＥＴスイッチの
物理的寸法を増大させることだけによって得られる同様
のディジタル・アナログ変換精度を得るために必要とさ
れる場合の面積よりも実質的に小さいものである。
第２図は第１図の装置の変形例であり、より高速に制御
電圧ＶＣを補正するものである。高速化回路５０が付加
された該変形例は、ディジタルの入力語のビットの値の
変化によってＰｌからＰｎまでの中のいくつかの作動Ｐ
チャネルＦＥＴスイッチが同時に導通状態にされる場合
に有効である。
電圧ＶＣを補正するものである。高速化回路５０が付加
された該変形例は、ディジタルの入力語のビットの値の
変化によってＰｌからＰｎまでの中のいくつかの作動Ｐ
チャネルＦＥＴスイッチが同時に導通状態にされる場合
に有効である。
第１図を参照すると、いくつかのＰチャネルＦＥＴタイ
、チが同時に導通状態となることによってコンデンサＣ
３が放電されＶＣが減少する傾向となる。ＶＣの過渡的
な減少はＰチャネルＦＥＴ Ｐ １０のオン抵抗を増大
させる正方向の電圧であり、その結果ノード１２の電圧
は相対的によシ負となり、ノード１４の電圧は相対的に
よシ正となる。第１図のＶＣＯ２０は幾分の時間遅延の
後、発振周波数を増し、それによってＦＶＣ３０はＣ３
’ｚ再充電し制御電圧ＶＣを静止レベルに戻す。
、チが同時に導通状態となることによってコンデンサＣ
３が放電されＶＣが減少する傾向となる。ＶＣの過渡的
な減少はＰチャネルＦＥＴ Ｐ １０のオン抵抗を増大
させる正方向の電圧であり、その結果ノード１２の電圧
は相対的によシ負となり、ノード１４の電圧は相対的に
よシ正となる。第１図のＶＣＯ２０は幾分の時間遅延の
後、発振周波数を増し、それによってＦＶＣ３０はＣ３
’ｚ再充電し制御電圧ＶＣを静止レベルに戻す。
変形ＶＣＯ２０’ と協同動作する第２図の高速化回路
５０は、■Ｃ０２０によシ導入される遅延によって発生
する電圧ＶＣへの影＃を減少させるように動作する。静
止条件下では、ノード１４の電圧によって反転回路ＩＩ
Ｉはノアグー１５２０入力に供給される高レベル出力を
発生する。反転回路１１２ 、 Ｉ １．３および１１
４はノアゲート５２の他方の入力に低レベル入力を供給
し、ノアｒ−ト５２は低レベルの出力が発生する。ノア
ダート５２からの低レベル出力および反転回路１１５に
よって供給される相補の高レベル出力によってＶＣＯ２
０’のスイッチＳ１およびＮ２はそれぞれ閉および開の
状態となる。ＶＣＯ２０’の反転回路Ｉ３゜Ｉ４および
Ｉ５はＶＣＯ２０の場合と同様に直列に結合される。従
って、ＶＣＯ２０’は静止状態においてＶＣＯ２０と機
能的に同一である。
５０は、■Ｃ０２０によシ導入される遅延によって発生
する電圧ＶＣへの影＃を減少させるように動作する。静
止条件下では、ノード１４の電圧によって反転回路ＩＩ
Ｉはノアグー１５２０入力に供給される高レベル出力を
発生する。反転回路１１２ 、 Ｉ １．３および１１
４はノアゲート５２の他方の入力に低レベル入力を供給
し、ノアｒ−ト５２は低レベルの出力が発生する。ノア
ダート５２からの低レベル出力および反転回路１１５に
よって供給される相補の高レベル出力によってＶＣＯ２
０’のスイッチＳ１およびＮ２はそれぞれ閉および開の
状態となる。ＶＣＯ２０’の反転回路Ｉ３゜Ｉ４および
Ｉ５はＶＣＯ２０の場合と同様に直列に結合される。従
って、ＶＣＯ２０’は静止状態においてＶＣＯ２０と機
能的に同一である。
例えば、スイッチＳｌおよびＮ２は、並列に結合された
チャネルを有し、それぞれのタートに相補駆動信号を受
は取る各々一対のＰチャネルＦＥＴおよびＮチャネルｐ
ＥＴ、ｐｚｃ＋−Ｎ２９およびＰ２８−Ｎ２８である。
チャネルを有し、それぞれのタートに相補駆動信号を受
は取る各々一対のＰチャネルＦＥＴおよびＮチャネルｐ
ＥＴ、ｐｚｃ＋−Ｎ２９およびＰ２８−Ｎ２８である。
過渡状態においてノードエ４の電圧が相対的に正の方向
に変化すると、反転回路Ｉｌｌの出力は低レベルになる
。そうすると、少なくともある期間、ノアケ”−）５２
の両入力は低レベルとなり、ノアケゝ−ト５２は高レベ
ル出力となる。この高レベル出力は、■１１の低レベル
出力が反転回路１１２．１１３およびＩ １−４ ｅ通
り伝播しノアケ８−ト５２の１つの入力に高レベルを供
給する壕で持続する。その後、ノアケゝ−ト５２は低レ
ベル出力となる。このように、過渡状態において、反転
回路Ｉ １．２− Ｉ １４の伝播遅延時間によって定
まる、約１２〜１５ナノ秒の期間、ノアゲート５２から
一時的な高レベル出力（高速化７′Ｐルス）が発生され
る。
に変化すると、反転回路Ｉｌｌの出力は低レベルになる
。そうすると、少なくともある期間、ノアケ”−）５２
の両入力は低レベルとなり、ノアケゝ−ト５２は高レベ
ル出力となる。この高レベル出力は、■１１の低レベル
出力が反転回路１１２．１１３およびＩ １−４ ｅ通
り伝播しノアケ８−ト５２の１つの入力に高レベルを供
給する壕で持続する。その後、ノアケゝ−ト５２は低レ
ベル出力となる。このように、過渡状態において、反転
回路Ｉ １．２− Ｉ １４の伝播遅延時間によって定
まる、約１２〜１５ナノ秒の期間、ノアゲート５２から
一時的な高レベル出力（高速化７′Ｐルス）が発生され
る。
ノアゲート５２および反転回路１１５からの相補的出力
レベルにより、１２〜１５ナノ秒の伝播遅延時間の間、
ＳｌおよびＳ２はそれぞれ開および閉の状態になり、そ
の後、それぞれ閉および開の状態に戻る。ＶＣＯ２０’
の反転回路■４の入力および出力のレベルは相補的レベ
ルであるから、ＳｌおよびＳ２のスイッチングによシ反
転回路Ｉ５の入力は１２〜１５ナノ秒の高速化パルスの
立上シと立下シの各々でレベルの変動を受ける。
レベルにより、１２〜１５ナノ秒の伝播遅延時間の間、
ＳｌおよびＳ２はそれぞれ開および閉の状態になり、そ
の後、それぞれ閉および開の状態に戻る。ＶＣＯ２０’
の反転回路■４の入力および出力のレベルは相補的レベ
ルであるから、ＳｌおよびＳ２のスイッチングによシ反
転回路Ｉ５の入力は１２〜１５ナノ秒の高速化パルスの
立上シと立下シの各々でレベルの変動を受ける。
これらの変動はＶＣＯ２０’の反転回路Ｉ５および■６
を介し、ノード２２を介してＦＶＣ３０に伝播する。従
って、ＦｖＣ３０によりＣ１およびＣ２を介して結合さ
れる２つの逆位相の変動が発生され、Ｃ３に幾分かの電
荷が貯わえられ、その結果ＶＣが増大される。
を介し、ノード２２を介してＦＶＣ３０に伝播する。従
って、ＦｖＣ３０によりＣ１およびＣ２を介して結合さ
れる２つの逆位相の変動が発生され、Ｃ３に幾分かの電
荷が貯わえられ、その結果ＶＣが増大される。
ＰｌからＰｎまでのＰチャネルＦＥＴのケ９−トおよび
ＰＤ−１からＰＤ−ｎまでのドライバーによりコンデン
サＣ３から引出される電流が極度に少なく、その結果、
７００２０７発振器がほとんど停止する程、非常に低い
周波数の時（第１図参照）、特にこの高速化回路５０は
有効である。その理由は、所定の周波数に達するまでの
ＶＣＯの応答時間は所定の周波数に達するのに必要な周
波数変動量が増大すればするほど増大するからである。
ＰＤ−１からＰＤ−ｎまでのドライバーによりコンデン
サＣ３から引出される電流が極度に少なく、その結果、
７００２０７発振器がほとんど停止する程、非常に低い
周波数の時（第１図参照）、特にこの高速化回路５０は
有効である。その理由は、所定の周波数に達するまでの
ＶＣＯの応答時間は所定の周波数に達するのに必要な周
波数変動量が増大すればするほど増大するからである。
特許請求の範囲によってのみ制限される本発明について
、いくつかの変形例が考えられる。例えば、適当な負の
動作電圧が利用できる場合、ＶＣ０２０およびＦＶＣ３
０を含むものとして説明した可変電圧発生器は、許容精
度で制御電圧ＶＣを維持するのに十分な”高利得を有す
る増幅器で置き換えることができる。
、いくつかの変形例が考えられる。例えば、適当な負の
動作電圧が利用できる場合、ＶＣ０２０およびＦＶＣ３
０を含むものとして説明した可変電圧発生器は、許容精
度で制御電圧ＶＣを維持するのに十分な”高利得を有す
る増幅器で置き換えることができる。
この明細書で説明したストレート２進重み付は以外のデ
ィジタル的重み付は方法を使っても満足な結果が得られ
る。これは、当業者に周知のように、はしご形量路網４
０の抵抗比を適当に選ぶことによって実現される。さら
に、本発明の１つの特徴に従って、作動ＦＥＴスイッチ
対は、ディ・ツタ’Ａ −ｘ Ｍ。。□電Ｆｆ、ゆ、結
、１６およ。１８オウり去り、ダイオード接続のＦＥＴ
Ｐ １２およびＮ１２（破線で示される）で代用する
ことによって低減させることができる。
ィジタル的重み付は方法を使っても満足な結果が得られ
る。これは、当業者に周知のように、はしご形量路網４
０の抵抗比を適当に選ぶことによって実現される。さら
に、本発明の１つの特徴に従って、作動ＦＥＴスイッチ
対は、ディ・ツタ’Ａ −ｘ Ｍ。。□電Ｆｆ、ゆ、結
、１６およ。１８オウり去り、ダイオード接続のＦＥＴ
Ｐ １２およびＮ１２（破線で示される）で代用する
ことによって低減させることができる。
る。
１０・・・ブリッジ回路、１．２．１４・・・ノード、
１６．１８・・・結線、２０・・・電圧制御発振器（Ｖ
ＣＯ）、２２・・・ノード、３０・・・周波数−電圧変
換器（ＦＶＣ）、３２・・・ノード、４０・・・はしご
形量路網（利用手段）、５０・・・高速化回路。 特許出願人アールシーニー コーポレーション代理人
渡 辺 勝 徳
１６．１８・・・結線、２０・・・電圧制御発振器（Ｖ
ＣＯ）、２２・・・ノード、３０・・・周波数−電圧変
換器（ＦＶＣ）、３２・・・ノード、４０・・・はしご
形量路網（利用手段）、５０・・・高速化回路。 特許出願人アールシーニー コーポレーション代理人
渡 辺 勝 徳
Claims (1)
- （１） 第１および第２の端子と、 入力に供給される信号を利用するための利用手段と、 前記第１の端子を前記利用手段に選択的に結合するため
の、第１チヤネル形の第１の電界効果トラン・ゾスタお
よび前記第２の端子を前記利用手段に選択的に結合する
だめの、前記第１チヤネル形と相補的な関係にある第２
チヤネル形の第２の電界効果トランジスタであって、互
いに周知の関係のチャネル伝導を示し、それぞれダート
電極を有する前記第１および第２の電界効果トランジス
タと、 前記第１および第２の電界効果トランジスタのダート電
極にそれぞれ第１および第２の制御電位を供給し、それ
らのチャネル伝導を制御するための手段と、 前記第２の制御電位を発生するための制御手段とを含ん
でいる、電界効果トランジスタ・スイ。 チを整合させるための装置であって、 前記制御手段が、 それぞれ前記第１および第２チヤネル形の伝導チャネル
を有する第３および第４の電界効果トランジスタであっ
て、前記第３の電界効果トラン・ゾスタの伝導チャネル
は前記第１の端子をノードに結合させ、前記第４の電界
効果トランジスタの伝導チャネルは前記第２の端子をノ
ードに結合させ、前記周知の関係と同様なチャネル伝導
を示し、それぞれダート電極を有する前記第３および第
４の電界効果トランジスタと、 前記第３の電界効果トランジスタのダート電極に前記第
１の制御電位を供給し、そのチャネル伝導を制御するた
めの手段と、 前記ノードの電位によって制御される振幅を有する前記
第２の制御電位を発生するための可変電圧発生手段と、 前記第４の電界効果トランジスタのダート電極に前記第
２の制御電位を供給し、そのチャネル伝導を制御するた
めの手段とを含んでおり、前記第１および第２の電界効
果トランジスタのチャネル伝導が前記第３および第４の
電界効果トランジスタのチャネル伝導と同様に制御され
ることを特徴とする前記電界効果トランジスタ・スイッ
チを整合させるための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/460,656 US4553132A (en) | 1983-01-24 | 1983-01-24 | Apparatus for matching FET switches as for a video digital-to-analog converter |
| US460656 | 1983-01-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138121A true JPS59138121A (ja) | 1984-08-08 |
| JPH0652874B2 JPH0652874B2 (ja) | 1994-07-06 |
Family
ID=23829572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59008645A Expired - Lifetime JPH0652874B2 (ja) | 1983-01-24 | 1984-01-23 | 電界効果トランジスタ・スイッチの相対伝導度を制御するための装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4553132A (ja) |
| JP (1) | JPH0652874B2 (ja) |
| KR (1) | KR910008515B1 (ja) |
| DE (1) | DE3402319C2 (ja) |
| FR (1) | FR2539934B1 (ja) |
| GB (1) | GB2134342B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017919A (en) * | 1990-06-06 | 1991-05-21 | Western Digital Corporation | Digital-to-analog converter with bit weight segmented arrays |
| US5134400A (en) * | 1991-01-07 | 1992-07-28 | Harris Corporation | Microwave multiplying D/A converter |
| US5345195A (en) * | 1992-10-22 | 1994-09-06 | United Memories, Inc. | Low power Vcc and temperature independent oscillator |
| US6369734B2 (en) * | 1998-02-10 | 2002-04-09 | Intel Corporation | Method and apparatus for increasing linearity and reducing noise coupling in a digital to analog converter |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
| US7129878B1 (en) * | 2005-06-16 | 2006-10-31 | Beyond Innovation Technology Co., Ltd | Digital to analog converter |
| JP2007251463A (ja) * | 2006-03-15 | 2007-09-27 | Renesas Technology Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55163914A (en) * | 1979-06-07 | 1980-12-20 | Nec Corp | Digital-analog converter |
Family Cites Families (15)
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| DE3070532D1 (en) * | 1980-11-27 | 1985-05-23 | Itt Ind Gmbh Deutsche | Monolithic integratable r-2r network |
| US4492954A (en) * | 1981-12-24 | 1985-01-08 | Raytheon Company | Digital-to-analog converter |
-
1983
- 1983-01-24 US US06/460,656 patent/US4553132A/en not_active Expired - Lifetime
-
1984
- 1984-01-17 GB GB08401227A patent/GB2134342B/en not_active Expired
- 1984-01-23 FR FR8400996A patent/FR2539934B1/fr not_active Expired
- 1984-01-23 KR KR1019840000277A patent/KR910008515B1/ko not_active IP Right Cessation
- 1984-01-23 JP JP59008645A patent/JPH0652874B2/ja not_active Expired - Lifetime
- 1984-01-24 DE DE3402319A patent/DE3402319C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163914A (en) * | 1979-06-07 | 1980-12-20 | Nec Corp | Digital-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2539934A1 (fr) | 1984-07-27 |
| DE3402319C2 (de) | 1994-03-10 |
| GB2134342B (en) | 1987-02-11 |
| DE3402319A1 (de) | 1984-07-26 |
| FR2539934B1 (fr) | 1988-10-14 |
| GB2134342A (en) | 1984-08-08 |
| US4553132A (en) | 1985-11-12 |
| JPH0652874B2 (ja) | 1994-07-06 |
| KR910008515B1 (ko) | 1991-10-18 |
| GB8401227D0 (en) | 1984-02-22 |
| KR840007324A (ko) | 1984-12-06 |
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