JPS6013617B2 - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPS6013617B2 JPS6013617B2 JP54041145A JP4114579A JPS6013617B2 JP S6013617 B2 JPS6013617 B2 JP S6013617B2 JP 54041145 A JP54041145 A JP 54041145A JP 4114579 A JP4114579 A JP 4114579A JP S6013617 B2 JPS6013617 B2 JP S6013617B2
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- JP
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- series
- resistor
- parallel
- digital signal
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、抵抗値Ｒの直列抵抗と抵抗値波の並列抵抗と
を有するＲ−波チェーン回路網が設けられており、‘ａ
’Ｒ−恋チェーン回路網の一端にある並列抵抗とこの並
列抵抗に隣接する直列抵抗との接続点からこのＲ−波チ
ェーン回路網に定電流が供給され、‘ｂ’Ｒ−狐チェー
ン回路網の池端が、抵抗球の抵抗によって終端されてお
り、‘ｃー このＲ−狐チェーン回路網において並列抵
抗の数に相当する数のビットを含むディジタル信号を変
換するため、直列抵抗から離れた方の並列抵抗端子が、
ディジタル信号のビットに相応してそれぞれ直接電流源
の基点にか、または仮想的に同じ電位に維持され（仮想
アース）かつアナログ信号出力端子をなす和電流線に接
続可能であり、【ｄ｝ その際Ｒ−狐チェ−ン回路網の
すべての抵抗が、チップ上に集積した個々のまたは直列
接続された互いに同じＭＯＳトランジスタのソ−スドレ
ィン間によって形成されており、【ｅ｝ 直列接続され
たＭＯＳトランジスタ対の２対ずつのソースドレイン間
がＲ一２Ｒチェーン回路網の並列抵抗を形成しており、
これらの並列抵抗を形成するＭＯＳトランジスタ対が２
つの群に分けられており、｛ｆ’ ＭＯＳトランジスタ
対の一方の群に属する個々のＭＯＳトランジスタがそれ
ぞれＲ−狐チェーン回路網の直列抵抗および並列抵抗の
当該の接続点とディジタル信号によって決まる極性を有
する定電流を供給する定電流源の基点との間に接続され
ており、かつ鷹）ＭＯＳトランジスタ対の他方の群に属
する個々のＭＯＳトランジスタ対が、それぞれＲ‐球チ
ェーン回路網の直列抵抗および並列抵抗の当該の接続点
と和電流線との間に接続されている、所定数のビットを
含むディジタル信号例えばＰＣＭ信号をこれに相応する
アナログ信号に変換するための回路装置に関する。
を有するＲ−波チェーン回路網が設けられており、‘ａ
’Ｒ−恋チェーン回路網の一端にある並列抵抗とこの並
列抵抗に隣接する直列抵抗との接続点からこのＲ−波チ
ェーン回路網に定電流が供給され、‘ｂ’Ｒ−狐チェー
ン回路網の池端が、抵抗球の抵抗によって終端されてお
り、‘ｃー このＲ−狐チェーン回路網において並列抵
抗の数に相当する数のビットを含むディジタル信号を変
換するため、直列抵抗から離れた方の並列抵抗端子が、
ディジタル信号のビットに相応してそれぞれ直接電流源
の基点にか、または仮想的に同じ電位に維持され（仮想
アース）かつアナログ信号出力端子をなす和電流線に接
続可能であり、【ｄ｝ その際Ｒ−狐チェ−ン回路網の
すべての抵抗が、チップ上に集積した個々のまたは直列
接続された互いに同じＭＯＳトランジスタのソ−スドレ
ィン間によって形成されており、【ｅ｝ 直列接続され
たＭＯＳトランジスタ対の２対ずつのソースドレイン間
がＲ一２Ｒチェーン回路網の並列抵抗を形成しており、
これらの並列抵抗を形成するＭＯＳトランジスタ対が２
つの群に分けられており、｛ｆ’ ＭＯＳトランジスタ
対の一方の群に属する個々のＭＯＳトランジスタがそれ
ぞれＲ−狐チェーン回路網の直列抵抗および並列抵抗の
当該の接続点とディジタル信号によって決まる極性を有
する定電流を供給する定電流源の基点との間に接続され
ており、かつ鷹）ＭＯＳトランジスタ対の他方の群に属
する個々のＭＯＳトランジスタ対が、それぞれＲ‐球チ
ェーン回路網の直列抵抗および並列抵抗の当該の接続点
と和電流線との間に接続されている、所定数のビットを
含むディジタル信号例えばＰＣＭ信号をこれに相応する
アナログ信号に変換するための回路装置に関する。
このようなＲ‐球チェーン回路網は、すべての直列抵抗
およびチェーン回路網両端部に接続された分路（ないし
並列）抵抗がそれぞれ同一の抵抗値Ｒを有し、一方残り
のすべての分路（ないし並列）抵抗が２倍の抵抗値狐を
有するようにして機成でき（例えばドイツ連邦共和国特
許出願公告第２３１５弊６号明細書（ＶＰＡ７３／６０
５３）参照）、その際Ｒ一次チェーン回路網の一方の端
部がアナログ出力端子をなしており、その際それぞれ２
ｎ個の振幅ステップを有する２肌個の直線区間から成る
非直線折れ線特性により、それぞれｎ＋ｍ十１ビットを
含むディジタル信号をアナログ信号に変換するため、そ
れぞれ１つの分路抵抗および少なくとも１つの直列抵抗
のｎ個の隣接する接続点の群のそれぞれの接箱ら点に、
それぞれのディジタル信号のそれぞれ２進「１１によっ
て形成された重みの低い方からｎ個のビットに相応して
、ｎ個の定鰭流源の１つから選択的に一定電流が供聯合
可能であり、その際ｎ個の隣接する接続点の群の、アナ
ログ信号出力端子の方に近い接続点は、Ｒ−駅チェーン
回路網の当該の端部から、それぞれ２進「１１によって
形成されたそれぞれのディジタル信号のｍビットの値に
よって１ないし２ｍ‐１の接続点に相応して離れており
、またその際Ｒ−狐チェーン回路網の前記の織部への方
向においてこれに隣接する分磯抵抗および少なくとも１
つの直列抵抗の接続点に、それぞれのディジタル信号の
ｍビットのうち少なくとも１つが２進「１」によって形
成されている場合、別の定電流源から一定電流が供給さ
れる。
およびチェーン回路網両端部に接続された分路（ないし
並列）抵抗がそれぞれ同一の抵抗値Ｒを有し、一方残り
のすべての分路（ないし並列）抵抗が２倍の抵抗値狐を
有するようにして機成でき（例えばドイツ連邦共和国特
許出願公告第２３１５弊６号明細書（ＶＰＡ７３／６０
５３）参照）、その際Ｒ一次チェーン回路網の一方の端
部がアナログ出力端子をなしており、その際それぞれ２
ｎ個の振幅ステップを有する２肌個の直線区間から成る
非直線折れ線特性により、それぞれｎ＋ｍ十１ビットを
含むディジタル信号をアナログ信号に変換するため、そ
れぞれ１つの分路抵抗および少なくとも１つの直列抵抗
のｎ個の隣接する接続点の群のそれぞれの接箱ら点に、
それぞれのディジタル信号のそれぞれ２進「１１によっ
て形成された重みの低い方からｎ個のビットに相応して
、ｎ個の定鰭流源の１つから選択的に一定電流が供聯合
可能であり、その際ｎ個の隣接する接続点の群の、アナ
ログ信号出力端子の方に近い接続点は、Ｒ−駅チェーン
回路網の当該の端部から、それぞれ２進「１１によって
形成されたそれぞれのディジタル信号のｍビットの値に
よって１ないし２ｍ‐１の接続点に相応して離れており
、またその際Ｒ−狐チェーン回路網の前記の織部への方
向においてこれに隣接する分磯抵抗および少なくとも１
つの直列抵抗の接続点に、それぞれのディジタル信号の
ｍビットのうち少なくとも１つが２進「１」によって形
成されている場合、別の定電流源から一定電流が供給さ
れる。
しかしこのようなＲ−次チェーン回路網は、次のように
構成してもよい（例えばェレクトロニーク２１（１９７
２）２、３９、４０第３図；１９７８年ｍＥＥ、インタ
ナシヨナル・ソリツドステート・サーキツツ・コンフア
レンス、ダイジェスト・オブ・テクニカル・ペーパー、
１８０１８７、第２図上部参照）。
構成してもよい（例えばェレクトロニーク２１（１９７
２）２、３９、４０第３図；１９７８年ｍＥＥ、インタ
ナシヨナル・ソリツドステート・サーキツツ・コンフア
レンス、ダイジェスト・オブ・テクニカル・ペーパー、
１８０１８７、第２図上部参照）。
すなわちすべての直列抵抗が抵抗値Ｒを有し、かつすべ
ての分路抵抗が抵抗値駅を有し、その際Ｒ−恋チェーン
回路網の一方の端部がアナログ出力端子をなしており、
かつＲ−狐チェーン回路網の他方の織部が抵抗値弧の付
加的な抵抗によって終端されている。また分路抵抗の数
に相当する数のビットを含むディジタル信号を変換する
ため、直列抵抗から離れた方の分路抵抗の端子に、ディ
ジタル信号のビットに相当する２進電圧が接続可能であ
る。その際Ｒ−彼チェーン回路網は、次のようにして実
現できる（例えばドイツ蓬邦共和国特許出願公開第２４
２３１３０号明細書（ＶＰＡ７４／６０６９）：フラン
ス国特許第２０４３拠６号明細書参照）。
ての分路抵抗が抵抗値駅を有し、その際Ｒ−恋チェーン
回路網の一方の端部がアナログ出力端子をなしており、
かつＲ−狐チェーン回路網の他方の織部が抵抗値弧の付
加的な抵抗によって終端されている。また分路抵抗の数
に相当する数のビットを含むディジタル信号を変換する
ため、直列抵抗から離れた方の分路抵抗の端子に、ディ
ジタル信号のビットに相当する２進電圧が接続可能であ
る。その際Ｒ−彼チェーン回路網は、次のようにして実
現できる（例えばドイツ蓬邦共和国特許出願公開第２４
２３１３０号明細書（ＶＰＡ７４／６０６９）：フラン
ス国特許第２０４３拠６号明細書参照）。
すなわち抵抗値Ｒを有する直列抵抗は、ＭＯＳトランジ
スタのソースドレイン間によって形成されており、これ
らトランジスタは常に導適状態にあり、かつ抵抗値舵を
有する分磯抵抗は、それぞれ２つのＭＯＳトランジスタ
のソースドレイン間によって、または群毎に異つた電圧
を生じる給電電源に接続されたＭＯＳトランジスタの２
つの群の２対のトランジスタのソースドレィン間によっ
て形成されており、これらのＭＯＳトランジスタは、入
力側にそれぞれのディジタル信号のそれぞれ１つのどッ
トを供給可能であるそれぞれ１つの制御回路の交互に動
作する出力によって、直列抵抗を形成するＭＯＳトラン
ジスタの制御電極に加えられた同じ制御電位で制御電極
を制御して、交互に導通状態に制御可能であり、その際
アナログ信号出力端子から離れた方のチェーン回路網の
端部に接続されたＲ−狐チェーン回路網の分路抵抗を形
成する両方のＭＯＳトランジスタ（またはＭＯＳトラン
ジスタ対）のうち一方に対して並列に、常に導適状態に
ある付加的なＭＯＳトランジスタ（またはＭＯＳトラン
ジスタ対）が接続されている。Ｄ〜変換器を行う精度は
、このようなＲ‐汝チェーン回路網においてＭＯＳトラ
ンジスタの幾何学的公差を除外しても、かなりの程度ま
で導通したＭＯＳトランジスタの抵抗に関するそれぞれ
の制御電極ソース間電圧および制御電極ドレイン間電圧
の作用に依存しており、その結果個々のＭＯＳトランジ
スタの抵抗値は、種種の組合せのそれぞれのディジタル
信号のビット組合せに依存して理論的に均一な抵抗値Ｒ
から両方向にかなり大幅にはずれるので、Ｄ父変換は、
２０％までの誤差を含むことがある。最後にこのような
Ｒ−波チェーン回路網は次のように形成することもでき
る（例えばエレクトロニクス４５（１９７２）１２、８
３、８７、９０第５図：１９７乳ＥＥＥインターナショ
ナル・ソリッドステート・サーキット・コンフアレンス
、ダイジェスト・オブ・テクニカル・ペーパー１８０１
８７、第２図下部参照）。
スタのソースドレイン間によって形成されており、これ
らトランジスタは常に導適状態にあり、かつ抵抗値舵を
有する分磯抵抗は、それぞれ２つのＭＯＳトランジスタ
のソースドレイン間によって、または群毎に異つた電圧
を生じる給電電源に接続されたＭＯＳトランジスタの２
つの群の２対のトランジスタのソースドレィン間によっ
て形成されており、これらのＭＯＳトランジスタは、入
力側にそれぞれのディジタル信号のそれぞれ１つのどッ
トを供給可能であるそれぞれ１つの制御回路の交互に動
作する出力によって、直列抵抗を形成するＭＯＳトラン
ジスタの制御電極に加えられた同じ制御電位で制御電極
を制御して、交互に導通状態に制御可能であり、その際
アナログ信号出力端子から離れた方のチェーン回路網の
端部に接続されたＲ−狐チェーン回路網の分路抵抗を形
成する両方のＭＯＳトランジスタ（またはＭＯＳトラン
ジスタ対）のうち一方に対して並列に、常に導適状態に
ある付加的なＭＯＳトランジスタ（またはＭＯＳトラン
ジスタ対）が接続されている。Ｄ〜変換器を行う精度は
、このようなＲ‐汝チェーン回路網においてＭＯＳトラ
ンジスタの幾何学的公差を除外しても、かなりの程度ま
で導通したＭＯＳトランジスタの抵抗に関するそれぞれ
の制御電極ソース間電圧および制御電極ドレイン間電圧
の作用に依存しており、その結果個々のＭＯＳトランジ
スタの抵抗値は、種種の組合せのそれぞれのディジタル
信号のビット組合せに依存して理論的に均一な抵抗値Ｒ
から両方向にかなり大幅にはずれるので、Ｄ父変換は、
２０％までの誤差を含むことがある。最後にこのような
Ｒ−波チェーン回路網は次のように形成することもでき
る（例えばエレクトロニクス４５（１９７２）１２、８
３、８７、９０第５図：１９７乳ＥＥＥインターナショ
ナル・ソリッドステート・サーキット・コンフアレンス
、ダイジェスト・オブ・テクニカル・ペーパー１８０１
８７、第２図下部参照）。
すなわちここでもすべての直列抵抗は抵抗値Ｒを有し、
かつすべての分路抵抗は抵抗値派を有し、その際Ｒ‐球
チェーン回磯絹の一方の様部に接続された分路抵抗とこ
れに隣接する直列抵抗との鞍頚鷺点において一定電流が
供Ｖ給され、かつＲ−波チェーン回路網の他方の端部は
抵抗値球の付加的な抵抗によって終端されており、また
分路抵抗の数に相当する数のビットを含むディジタル信
号を変換するため、直列抵抗から離れた方の分路抵抗の
端部は、ディジタル信号のビットに応じて定電流源の逆
の端子に、または同じ電位に維持されかつアナログ信号
出力端子を形成する和電流線に接続可能である。本発明
は、Ｒ−球回路網の抵抗をＭＯＳトランジスタによって
形成した、前記のようなＲ−狐回路網を使用してＤＡ変
換を行う回路装置に関し、その際抵抗値波を有するすべ
てのＭＯＳトランジスタは、直列後続された同じ２つの
、抵抗値ＲのＭＯＳトランジスタを対にすることによっ
て形成してもよい。
かつすべての分路抵抗は抵抗値派を有し、その際Ｒ‐球
チェーン回磯絹の一方の様部に接続された分路抵抗とこ
れに隣接する直列抵抗との鞍頚鷺点において一定電流が
供Ｖ給され、かつＲ−波チェーン回路網の他方の端部は
抵抗値球の付加的な抵抗によって終端されており、また
分路抵抗の数に相当する数のビットを含むディジタル信
号を変換するため、直列抵抗から離れた方の分路抵抗の
端部は、ディジタル信号のビットに応じて定電流源の逆
の端子に、または同じ電位に維持されかつアナログ信号
出力端子を形成する和電流線に接続可能である。本発明
は、Ｒ−球回路網の抵抗をＭＯＳトランジスタによって
形成した、前記のようなＲ−狐回路網を使用してＤＡ変
換を行う回路装置に関し、その際抵抗値波を有するすべ
てのＭＯＳトランジスタは、直列後続された同じ２つの
、抵抗値ＲのＭＯＳトランジスタを対にすることによっ
て形成してもよい。
このようなＲ−水チェーン回絡網によれば、すべてのＭ
ＯＳトランジスタにおいて抵抗値を相応して正確に実現
した際、正確なＤ４変換が可能であり、それによりここ
でもＤＡ変換を行う精度は、ＭＯＳトランジスタの幾何
学的公差、および導通したＭＯＳトランジスタの抵抗に
関する制御電極ソース間の電圧および制御電極ドレィン
間の電圧の作用に依存する。それに対して本発明の課題
は、導通したＭＯＳトランジスタの抵抗に関する制御電
極ソース間電圧および制御電圧ドレィン間電圧の作用に
よってＤＡ変換の精度を害することをかなりの程度まで
防止することにある。この課題を解決するために本発明
によれば、冒頭に述べた形式のＤＡ変換器において、そ
れぞれ２対の両方のＭＯＳトランジスタ対が、入力側に
それぞれのディジタル信号のそれぞれ１つのビットを供
給可能なそれぞれ１つの制御回路により、ソ‐スドレィ
ン間によってＲ−波チェーン回路網の直列抵抗を形成し
かつ常に導適状機にあるＭＯＳトランジスタの制御電極
に加えられるのと同じ制御鰭位で前記トランジスタ対の
制御電極を制御することによって、交互に導適状態に制
御可能である構成を設ける。
ＯＳトランジスタにおいて抵抗値を相応して正確に実現
した際、正確なＤ４変換が可能であり、それによりここ
でもＤＡ変換を行う精度は、ＭＯＳトランジスタの幾何
学的公差、および導通したＭＯＳトランジスタの抵抗に
関する制御電極ソース間の電圧および制御電極ドレィン
間の電圧の作用に依存する。それに対して本発明の課題
は、導通したＭＯＳトランジスタの抵抗に関する制御電
極ソース間電圧および制御電圧ドレィン間電圧の作用に
よってＤＡ変換の精度を害することをかなりの程度まで
防止することにある。この課題を解決するために本発明
によれば、冒頭に述べた形式のＤＡ変換器において、そ
れぞれ２対の両方のＭＯＳトランジスタ対が、入力側に
それぞれのディジタル信号のそれぞれ１つのビットを供
給可能なそれぞれ１つの制御回路により、ソ‐スドレィ
ン間によってＲ−波チェーン回路網の直列抵抗を形成し
かつ常に導適状機にあるＭＯＳトランジスタの制御電極
に加えられるのと同じ制御鰭位で前記トランジスタ対の
制御電極を制御することによって、交互に導適状態に制
御可能である構成を設ける。
本発明によれば、いくらか残る種々の制御電極ソース間
電圧および制御電極ドレィン間亀皮にもかかわらず、従
って抵抗値Ｒまたは波を実現する際に残る不正確さにも
かかわらず、ＤＡ変換は、このような誤差原因によって
実際には結果として害を受けず、従ってＤＡ変換．を行
う精度は著しく高められる、という利点が得られる。
電圧および制御電極ドレィン間亀皮にもかかわらず、従
って抵抗値Ｒまたは波を実現する際に残る不正確さにも
かかわらず、ＤＡ変換は、このような誤差原因によって
実際には結果として害を受けず、従ってＤＡ変換．を行
う精度は著しく高められる、という利点が得られる。
本発明の実施例を以下図面によって説明する。
図には、それぞ〆所定の数のビットＡ，Ｂ，ち・…・・
Ｂｎを含むディジタル信号、例えばＰＣＭ信号をこれに
相応したアナログ信号に変換する回路装置を示しており
、この回路装置は、主要部品としてＲ−波チェーン回路
網を含み、この回路網は、１チップ上に集積可能な互い
に同じＭＯＳトランジスタによって実現されている。こ
のＲ−次チェーン回路網に、一方においてソースドレィ
ン間によってＲ−波チェーン回路網の直列抵抗を形成す
るＭＯＳトランジスタＴＩ０，Ｔ２０……が属しており
、これらＭＯＳトランジスタは、ヱンハンスメント型Ｎ
チャネルＭＯＳトランジスタによって形成でき、これら
ＭＯＳトランジスタの制御電極は、常に導適状機に維持
する、例えば十ＩＷの制御電圧ＵＧＧに接続されている
。
Ｂｎを含むディジタル信号、例えばＰＣＭ信号をこれに
相応したアナログ信号に変換する回路装置を示しており
、この回路装置は、主要部品としてＲ−波チェーン回路
網を含み、この回路網は、１チップ上に集積可能な互い
に同じＭＯＳトランジスタによって実現されている。こ
のＲ−次チェーン回路網に、一方においてソースドレィ
ン間によってＲ−波チェーン回路網の直列抵抗を形成す
るＭＯＳトランジスタＴＩ０，Ｔ２０……が属しており
、これらＭＯＳトランジスタは、ヱンハンスメント型Ｎ
チャネルＭＯＳトランジスタによって形成でき、これら
ＭＯＳトランジスタの制御電極は、常に導適状機に維持
する、例えば十ＩＷの制御電圧ＵＧＧに接続されている
。
他方においてＲ−波チェーン回路網に、ソースドレィン
間によってそれぞれ対にして直列接続してＲ−波チェー
ン回路網の分路抵抗を形成するＭＯＳトランジスタＴＩ
１一Ｔ１２，Ｔ１ ３−Ｔ１ ４；……；Ｔｎｌ一Ｔ
ｎ２，Ｔｎ３一Ｔｎ４が属し、これらＭＯＳトランジス
タは、同様にェンハンスメント型ＮチャネルＭＯＳトラ
ンジスタによって形成できる。
間によってそれぞれ対にして直列接続してＲ−波チェー
ン回路網の分路抵抗を形成するＭＯＳトランジスタＴＩ
１一Ｔ１２，Ｔ１ ３−Ｔ１ ４；……；Ｔｎｌ一Ｔ
ｎ２，Ｔｎ３一Ｔｎ４が属し、これらＭＯＳトランジス
タは、同様にェンハンスメント型ＮチャネルＭＯＳトラ
ンジスタによって形成できる。
ＭＯＳトランジスタ対ＴＩＩ−Ｔ１ ２．……，Ｔｎ３
一Ｔｎ４は、ＭＯＳトランジスタ対の２つの群ＴＩＩ−
Ｔ１２，Ｔ２１−Ｔ２２，．・．…Ｔｎｌ−Ｔｎ２：Ｔ
１３−Ｔ１４，Ｔ２３一Ｔ２４，…・・・Ｔｎ３一Ｔｎ
４に属するＭＯＳトランジスタ対によって、個有の制御
回路Ｓｔｌ・・・・・・Ｓｔｎに接続された対ＴＩＩ−
Ｔ１２，Ｔ１３−Ｔ１４：・…・・；Ｔｎｌ−Ｔｎ２，
Ｔｎ３−Ｔｎ４を形成する。その際例えばＭＯＳトラン
ジスタ対Ｔ２３−Ｔ２４のように、ＭＯＳトランジスタ
対の一方の群に属するそれぞれ１つのＭＯＳトランジス
タ対は、Ｒ−狐チェーン回路網の直列抵抗および分路抵
抗の当該の接続点２と定電流源ｌｏの逆端子（アース）
との間に接続されており、この定電嫁は、Ｒ‐次チェ‐
ン回欧網の一端にある分離抵抗およびこれに隣綾する直
列抵抗の接続点１において、それぞれ変換すべきディジ
タル信号の符号ビットＢｏによって決まる符号を有する
例えば２０叫Ａの定亀流を供給する。双極性定電流を生
じるこのような定電流線は、基本的にく例えばェレクト
ロニーク２１（１９７２）５、１６シ１６携帯１２図か
ら）公３母のように形成することができ、それ故にここ
ではこれ以上詳細に説明するには及ばない。定鷺流濠Ｌ
から離れた方の端部においてＲ−狐チェーン回隣網は、
駅抵抗を形成する直列接続されたＭＯＳトランジスタＴ
ａ３−Ｔａ４の対によって終端されており、これらＭＯ
Ｓトランジスタの制御電極は、常に前記の制御電圧に接
続されているので、ＭＯＳトランジスタ対Ｔａ３一Ｔａ
４は常に導適状機にある。例えばＭＯＳトランジスタ対
Ｔ２１一Ｔ２２のように、それぞれＭＯＳトランジスタ
対の別の群ＴＩ Ｉ−Ｔ１２，……Ｔｎｌ一Ｔｎ２に属
するＭＯＳトランジスタ対は、それぞれＲ−球チェーン
回路網の直列抵抗および分路抵抗の当該の接続点、例え
ば接続点２と和電流線Ｓによって形成されたアナログ信
号出力端子とのに接続されている。
一Ｔｎ４は、ＭＯＳトランジスタ対の２つの群ＴＩＩ−
Ｔ１２，Ｔ２１−Ｔ２２，．・．…Ｔｎｌ−Ｔｎ２：Ｔ
１３−Ｔ１４，Ｔ２３一Ｔ２４，…・・・Ｔｎ３一Ｔｎ
４に属するＭＯＳトランジスタ対によって、個有の制御
回路Ｓｔｌ・・・・・・Ｓｔｎに接続された対ＴＩＩ−
Ｔ１２，Ｔ１３−Ｔ１４：・…・・；Ｔｎｌ−Ｔｎ２，
Ｔｎ３−Ｔｎ４を形成する。その際例えばＭＯＳトラン
ジスタ対Ｔ２３−Ｔ２４のように、ＭＯＳトランジスタ
対の一方の群に属するそれぞれ１つのＭＯＳトランジス
タ対は、Ｒ−狐チェーン回路網の直列抵抗および分路抵
抗の当該の接続点２と定電流源ｌｏの逆端子（アース）
との間に接続されており、この定電嫁は、Ｒ‐次チェ‐
ン回欧網の一端にある分離抵抗およびこれに隣綾する直
列抵抗の接続点１において、それぞれ変換すべきディジ
タル信号の符号ビットＢｏによって決まる符号を有する
例えば２０叫Ａの定亀流を供給する。双極性定電流を生
じるこのような定電流線は、基本的にく例えばェレクト
ロニーク２１（１９７２）５、１６シ１６携帯１２図か
ら）公３母のように形成することができ、それ故にここ
ではこれ以上詳細に説明するには及ばない。定鷺流濠Ｌ
から離れた方の端部においてＲ−狐チェーン回隣網は、
駅抵抗を形成する直列接続されたＭＯＳトランジスタＴ
ａ３−Ｔａ４の対によって終端されており、これらＭＯ
Ｓトランジスタの制御電極は、常に前記の制御電圧に接
続されているので、ＭＯＳトランジスタ対Ｔａ３一Ｔａ
４は常に導適状機にある。例えばＭＯＳトランジスタ対
Ｔ２１一Ｔ２２のように、それぞれＭＯＳトランジスタ
対の別の群ＴＩ Ｉ−Ｔ１２，……Ｔｎｌ一Ｔｎ２に属
するＭＯＳトランジスタ対は、それぞれＲ−球チェーン
回路網の直列抵抗および分路抵抗の当該の接続点、例え
ば接続点２と和電流線Ｓによって形成されたアナログ信
号出力端子とのに接続されている。
この和電流線Ｓは、図示された回路装置において反転増
幅器として接続された演算増幅器の反転入力端子（−）
に接続されており、この演算増幅器の非反転入力端子（
十）には定電流損訂ｏの基点が接続されており、それに
より和鰭流Ｓは、定電流源Ｌの基点と常に同じ鰭泣ゆ表
想アース）に維持されている。ＭＯＢトランジスタ対Ｔ
Ｉ １一Ｔ１２，……Ｔｎ３一Ｔｎ４の個々の対ＴＩ１
一Ｔ１２，Ｔ１３−Ｔ１４；……；Ｔｎｌ一Ｔｎ２，Ｔ
ｎ３−Ｔｎ４の制御回路Ｓｔｌ，・・・…Ｓｔｎは、制
御回路Ｓｔ２に対して図に詳細に示すように、ＭＯＳト
ランジスタＮａ，Ｎｂによって実現されかつ縦続接続さ
れたそれぞれ２つのィンバータを有する。
幅器として接続された演算増幅器の反転入力端子（−）
に接続されており、この演算増幅器の非反転入力端子（
十）には定電流損訂ｏの基点が接続されており、それに
より和鰭流Ｓは、定電流源Ｌの基点と常に同じ鰭泣ゆ表
想アース）に維持されている。ＭＯＢトランジスタ対Ｔ
Ｉ １一Ｔ１２，……Ｔｎ３一Ｔｎ４の個々の対ＴＩ１
一Ｔ１２，Ｔ１３−Ｔ１４；……；Ｔｎｌ一Ｔｎ２，Ｔ
ｎ３−Ｔｎ４の制御回路Ｓｔｌ，・・・…Ｓｔｎは、制
御回路Ｓｔ２に対して図に詳細に示すように、ＭＯＳト
ランジスタＮａ，Ｎｂによって実現されかつ縦続接続さ
れたそれぞれ２つのィンバータを有する。
これらＭＯＳトランジスタＮａ，Ｎｂの一方の主電極は
、それぞれ定電流源の基点（アース）に接続されている
が、他方の主翼極は、同機にＭＯＳトランジスタＭａ，
ＬａまたはＭｂ，Ｌｂによって実現されたブートストラ
ップ回路にａ，い，ＭａまたはＣｂ，Ｌｂ，Ｍｂを介し
て、例えば十１２Ｖの前記の制御電圧ＵＧｃに通じる線
に接続されている。その際制御回路ＳｔのすべてのＭ０
６トランジスタは、ここでもエンハンスメント型Ｎチャ
ネルＭＯＳトランジス外こよって形成できる。ビット「
１」の供給中に例えば十ＩＷの電位をまたビット「０」
の供給中に例えばＯＶの電位をＭＯＳトランジスタＮａ
の制御蟹極に加えることによって、一方のィンバータを
形成するＭＯＳトランジスタＮａの制御電極に、それぞ
れ変換すべきディジタル信号内の桁に応じて問題となる
ビットＢ２が供孫貧される。
、それぞれ定電流源の基点（アース）に接続されている
が、他方の主翼極は、同機にＭＯＳトランジスタＭａ，
ＬａまたはＭｂ，Ｌｂによって実現されたブートストラ
ップ回路にａ，い，ＭａまたはＣｂ，Ｌｂ，Ｍｂを介し
て、例えば十１２Ｖの前記の制御電圧ＵＧｃに通じる線
に接続されている。その際制御回路ＳｔのすべてのＭ０
６トランジスタは、ここでもエンハンスメント型Ｎチャ
ネルＭＯＳトランジス外こよって形成できる。ビット「
１」の供給中に例えば十ＩＷの電位をまたビット「０」
の供給中に例えばＯＶの電位をＭＯＳトランジスタＮａ
の制御蟹極に加えることによって、一方のィンバータを
形成するＭＯＳトランジスタＮａの制御電極に、それぞ
れ変換すべきディジタル信号内の桁に応じて問題となる
ビットＢ２が供孫貧される。
それにより第１の場合、すなわちビットＴＩ」を供給し
た際、ＭＯＳトランジスタＮａは導適状糠になり、その
際回路ａにほぼＯＶの電位が生じ、同時にＭＯＳトラン
ジスタＭａが導通し、かつまず回路点Ｃにほぼ十１０Ｖ
の電位が生じるまでＭＯＳトランジスタＬａも導適する
。
た際、ＭＯＳトランジスタＮａは導適状糠になり、その
際回路ａにほぼＯＶの電位が生じ、同時にＭＯＳトラン
ジスタＭａが導通し、かつまず回路点Ｃにほぼ十１０Ｖ
の電位が生じるまでＭＯＳトランジスタＬａも導適する
。
同時にそれによりＭＯＳトランジスタＮｂがしや断状態
になり、その際回路点ｂに十１２Ｖの爵位が生じ、かつ
回路点ｄにほぼ十２０Ｖの電位が生じる。それにより制
御回路Ｓｔ２から、制御電極を回路点ｂに接続したＲ−
氷チェーン回路網のＭＯＳトランジスタＴ２１‐Ｔ２２
が導通状態に制御され、一方制御電極を回路点ａに接続
したＭＯＳトランジスタＴ２３−Ｔ２４がしや断状態に
制御される。第２の場合、すなわちビット「０」を供給
した際ＭＯＳトランジスタＮａはしや断状態にされ、そ
の際回路点Ｃにおいて電位はほぼ十２０Ｖにシフトし、
かつ回路点ａに十１２Ｖの電位が生じ、かつそれにより
同時にＭＯＳトランジスタＮｂは導適状態に制御され、
その際回路点ｂにほぼＯＶの電位が生じ、かつ回路点ｄ
にほぼ十１０Ｖの電位が生じ、この時制御回路Ｓｔ２か
らトランジスタ対Ｔ２３一Ｔ２４に導適状態に制御され
、一方ＭＯＳトランジスタ対Ｔ２１一Ｔ２２はしや断状
態になる。
になり、その際回路点ｂに十１２Ｖの爵位が生じ、かつ
回路点ｄにほぼ十２０Ｖの電位が生じる。それにより制
御回路Ｓｔ２から、制御電極を回路点ｂに接続したＲ−
氷チェーン回路網のＭＯＳトランジスタＴ２１‐Ｔ２２
が導通状態に制御され、一方制御電極を回路点ａに接続
したＭＯＳトランジスタＴ２３−Ｔ２４がしや断状態に
制御される。第２の場合、すなわちビット「０」を供給
した際ＭＯＳトランジスタＮａはしや断状態にされ、そ
の際回路点Ｃにおいて電位はほぼ十２０Ｖにシフトし、
かつ回路点ａに十１２Ｖの電位が生じ、かつそれにより
同時にＭＯＳトランジスタＮｂは導適状態に制御され、
その際回路点ｂにほぼＯＶの電位が生じ、かつ回路点ｄ
にほぼ十１０Ｖの電位が生じ、この時制御回路Ｓｔ２か
らトランジスタ対Ｔ２３一Ｔ２４に導適状態に制御され
、一方ＭＯＳトランジスタ対Ｔ２１一Ｔ２２はしや断状
態になる。
このことは図には詳細に示されていないが、その他の制
御回路Ｓｔｌ，…・・・Ｓｔｎも同様に構成でき、従っ
てＲ−波チェーン回路網の接続されたＭＯＳトランジス
タ対も同様に制御できる。それぞれブートストラップ回
路に接続されかつ縦続接続された２つのＭＯＳトランジ
スタインバータを有する図示された制御回路の構成にお
いてこのブートストラツプ回路は、それぞれ制御電圧Ｕ
ＧＧ全体を、その都度導適状態に制御すべきＲ−波チェ
ーン回路網のＭＯＳトランジスタ対の制御母極に接続す
るようにする。しかし場合によってはその代りに制御回
略は、図示された状態とは相違して次のように形成して
もよい。すなわちインバータを形成するＭＯＳトランジ
ス外ま、それぞれ負荷抵抗として使われるデプレツショ
ン型ＮチャネルＭＯＳトランジスタを介して、制御電圧
ＵＧＧを供給する線に接続されている。このような制御
回路は、基本的に公３敗であり（ドイツ連邦共和国特許
出願公開第２４２３１３０号賜細書（ＶＰＡ７４／６０
６９）から）、それ故にここでこれ以上説明する必要は
ない。こら，に制御回路として双安定マルチパイプレー
タを使用することもでき、これら双安定マルチパイプレ
ータは適当な負荷素子を有するので、ここでもちようど
制御電圧ＵＧｃ全体が、Ｒ‐滋チェーン回路網のそれぞ
れのＭＯＳトランジスタ対の制御磁極に接続される。こ
れについてもここでこれ以上説明する必要はない。従っ
て入力側に変換すべきディジタル信号の個々のビット８
・・・…Ｂｎを供給可能な制御回賂Ｓｔｌ，・・・…Ｓ
のから、当該の制御回路Ｓｔｉ（ｉ＝１・・・…ｎ）に
よって制御される両方のＭＯＳトランジスタ対Ｔｉｌ‐
Ｔｉ２，Ｔｉ３一Ｔｉ４のうちそれぞれ一方のＭＯＳト
ランジスタＴｉｌ−Ｔｉ２またはＴｉ３一Ｔｉ４は、制
御電極において同じ制御電圧ＵＧＧを受取り、この制御
電圧は、常に導通しているＭＯＳトランジスタＴＩ Ｏ
．Ｔ２０，……およびＴａ３−Ｔａ４の制御電極にも加
えられ、またそれぞれ当該の制御回路Ｓｔｉによって制
御される別のＭＯＳトランジスタ対のＭＯＳトランジス
タＴｉ３−Ｔｉ卓またはＴｉｌ一Ｔｉ２は、制御電極に
おいて、ＭＯＳ日ランジスタの閥値電圧以下の制御電圧
を受取る。
御回路Ｓｔｌ，…・・・Ｓｔｎも同様に構成でき、従っ
てＲ−波チェーン回路網の接続されたＭＯＳトランジス
タ対も同様に制御できる。それぞれブートストラップ回
路に接続されかつ縦続接続された２つのＭＯＳトランジ
スタインバータを有する図示された制御回路の構成にお
いてこのブートストラツプ回路は、それぞれ制御電圧Ｕ
ＧＧ全体を、その都度導適状態に制御すべきＲ−波チェ
ーン回路網のＭＯＳトランジスタ対の制御母極に接続す
るようにする。しかし場合によってはその代りに制御回
略は、図示された状態とは相違して次のように形成して
もよい。すなわちインバータを形成するＭＯＳトランジ
ス外ま、それぞれ負荷抵抗として使われるデプレツショ
ン型ＮチャネルＭＯＳトランジスタを介して、制御電圧
ＵＧＧを供給する線に接続されている。このような制御
回路は、基本的に公３敗であり（ドイツ連邦共和国特許
出願公開第２４２３１３０号賜細書（ＶＰＡ７４／６０
６９）から）、それ故にここでこれ以上説明する必要は
ない。こら，に制御回路として双安定マルチパイプレー
タを使用することもでき、これら双安定マルチパイプレ
ータは適当な負荷素子を有するので、ここでもちようど
制御電圧ＵＧｃ全体が、Ｒ‐滋チェーン回路網のそれぞ
れのＭＯＳトランジスタ対の制御磁極に接続される。こ
れについてもここでこれ以上説明する必要はない。従っ
て入力側に変換すべきディジタル信号の個々のビット８
・・・…Ｂｎを供給可能な制御回賂Ｓｔｌ，・・・…Ｓ
のから、当該の制御回路Ｓｔｉ（ｉ＝１・・・…ｎ）に
よって制御される両方のＭＯＳトランジスタ対Ｔｉｌ‐
Ｔｉ２，Ｔｉ３一Ｔｉ４のうちそれぞれ一方のＭＯＳト
ランジスタＴｉｌ−Ｔｉ２またはＴｉ３一Ｔｉ４は、制
御電極において同じ制御電圧ＵＧＧを受取り、この制御
電圧は、常に導通しているＭＯＳトランジスタＴＩ Ｏ
．Ｔ２０，……およびＴａ３−Ｔａ４の制御電極にも加
えられ、またそれぞれ当該の制御回路Ｓｔｉによって制
御される別のＭＯＳトランジスタ対のＭＯＳトランジス
タＴｉ３−Ｔｉ卓またはＴｉｌ一Ｔｉ２は、制御電極に
おいて、ＭＯＳ日ランジスタの閥値電圧以下の制御電圧
を受取る。
それにより当該の制御回路Ｓｔｉに供給される交換すべ
きディジタル信号のビットＢｉに応じて、両方のＭＯＳ
トランジスタ対のうちそれぞれ一方が導通し、すなわち
ビット「ｏｊの生じた際、定電流源らの逆犠牲端子に接
続されたＭＯＳトランジスタ対Ｔｉ３−Ｔｉ４が導通し
、かつビット「１」の生じた際（仮想的に）同電位に維
持されかつアナログ信号出力端子を形成する和電流線に
接続されたＭＯＳトランジスタ対Ｔｉｌ−Ｔｉ２が導適
する。その際前記の状態において定電流源ｌｏからＲ−
波チェーン回路網に供給される定電流の符号が正（負）
である際、Ｒ−２Ｒチェーン回路網の分路内にあるＭＯ
Ｓトランジスタ対のうちＲ‐狐チェーン回磯絹の直列路
の方にあるＭＯＢトランジスタＴｉｌまたはＴｉ３のそ
れぞれの抵抗が、Ｒ−狐チェーン回路網の直列路から離
れた方にある当該のＭＯＳトランジスタ対のＭＯＢトラ
ンジスタＴｉ２またはＴｉ４の抵抗値よりも大きい（小
さい）ことによって、種々の制御電極ソース間鰭圧およ
び制御電圧ドレィン間電圧の作用を受けて、個々のＭＯ
Ｓトランジスタの抵抗値は、すべてのＭＯＳトランジス
タに対して均一な抵抗値Ｒとは多かれ少なかれ大幅に相
違しており、しかしながらアナログ出力端子をなす和電
流線Ｓと定電流源Ｌの基点との（仮想的な）電位の一致
に関連して、同一の制御電圧ＵＧｃを、分賂抵抗をなし
その都度導適するＭＯＳトランジスタの制御電極とＲ一
如チェーン回路網の直列抵抗または終端抵抗を形成する
常に導したＭＯＳトランジスタの制御蟹極とに加えるこ
とによって、直列抵抗を形成するそれぞれのＭＯＳトラ
ンジスタＴｉ○の抵抗値は、当該の分路抵抗を形成する
ちようど導通したＭＯＳトランジスタ対Ｔｉｌ−Ｔｉ２
またはＴｉ３一Ｔｉ４に属しかつ電流源側に直接接続さ
れたＭＯＳトランジスタＴｉｌまたはＴｉ３の抵抗値に
ちようど等しくなり、一方このＭＯＳトランジスタ対の
それぞれ他方のＭＯＳトランジスタ対の抵抗値は、せい
ぜい無視できる程小さな偏差で、それぞれＲ−球チェー
ン回路網の電流源から離れた方の残りの部分の抵抗値に
等しくなる。
きディジタル信号のビットＢｉに応じて、両方のＭＯＳ
トランジスタ対のうちそれぞれ一方が導通し、すなわち
ビット「ｏｊの生じた際、定電流源らの逆犠牲端子に接
続されたＭＯＳトランジスタ対Ｔｉ３−Ｔｉ４が導通し
、かつビット「１」の生じた際（仮想的に）同電位に維
持されかつアナログ信号出力端子を形成する和電流線に
接続されたＭＯＳトランジスタ対Ｔｉｌ−Ｔｉ２が導適
する。その際前記の状態において定電流源ｌｏからＲ−
波チェーン回路網に供給される定電流の符号が正（負）
である際、Ｒ−２Ｒチェーン回路網の分路内にあるＭＯ
Ｓトランジスタ対のうちＲ‐狐チェーン回磯絹の直列路
の方にあるＭＯＢトランジスタＴｉｌまたはＴｉ３のそ
れぞれの抵抗が、Ｒ−狐チェーン回路網の直列路から離
れた方にある当該のＭＯＳトランジスタ対のＭＯＢトラ
ンジスタＴｉ２またはＴｉ４の抵抗値よりも大きい（小
さい）ことによって、種々の制御電極ソース間鰭圧およ
び制御電圧ドレィン間電圧の作用を受けて、個々のＭＯ
Ｓトランジスタの抵抗値は、すべてのＭＯＳトランジス
タに対して均一な抵抗値Ｒとは多かれ少なかれ大幅に相
違しており、しかしながらアナログ出力端子をなす和電
流線Ｓと定電流源Ｌの基点との（仮想的な）電位の一致
に関連して、同一の制御電圧ＵＧｃを、分賂抵抗をなし
その都度導適するＭＯＳトランジスタの制御電極とＲ一
如チェーン回路網の直列抵抗または終端抵抗を形成する
常に導したＭＯＳトランジスタの制御蟹極とに加えるこ
とによって、直列抵抗を形成するそれぞれのＭＯＳトラ
ンジスタＴｉ○の抵抗値は、当該の分路抵抗を形成する
ちようど導通したＭＯＳトランジスタ対Ｔｉｌ−Ｔｉ２
またはＴｉ３一Ｔｉ４に属しかつ電流源側に直接接続さ
れたＭＯＳトランジスタＴｉｌまたはＴｉ３の抵抗値に
ちようど等しくなり、一方このＭＯＳトランジスタ対の
それぞれ他方のＭＯＳトランジスタ対の抵抗値は、せい
ぜい無視できる程小さな偏差で、それぞれＲ−球チェー
ン回路網の電流源から離れた方の残りの部分の抵抗値に
等しくなる。
それにより和電流線Ｓ上に、変換すべきディジタル信号
Ｂ，Ｂ，Ｂ２・・・・・・Ｂｎについて和電流１＝ Ｚ
Ｂｉ・１。
Ｂ，Ｂ，Ｂ２・・・・・・Ｂｎについて和電流１＝ Ｚ
Ｂｉ・１。
／２１ｊｎ１
が生じ、この和電流は、正確にディジタル信号に対応す
るアナログ信号を表わしている。
るアナログ信号を表わしている。
技後になお次のことを述べておく。
すなわち前記の実施例は、ＮチャネルＭＯＢトランジス
タの使用を前提としているが、その代わりにェンハンス
メント型ＰチャネルＭＯＳトランジスタを使用してもよ
く、その際ＵＧＧ＝一１２Ｖの制御電圧が設けられる。
タの使用を前提としているが、その代わりにェンハンス
メント型ＰチャネルＭＯＳトランジスタを使用してもよ
く、その際ＵＧＧ＝一１２Ｖの制御電圧が設けられる。
図は、本発明の１実施例を示す回路図である。
Claims (1)
- １ 抵抗値Ｒの直列抵抗と抵抗値２Ｒの並列抵抗とを有
するＲ−２Ｒチエーン回路網が設けられており、（ａ）
Ｒ−２Ｒチエーン回路網の一端にある並列抵抗とこの
並列抵抗に隣接する直列抵抗との接続点からこのＲ−２
Ｒチエーン回路網に定電流が供給され、（ｂ） Ｒ−２
Ｒチエーン回路網の他端が、抵抗値２Ｒの抵抗によって
終端されており、（ｃ） このＲ−２Ｒチエーン回路網
において並列抵抗の数に相当する数のビツトを含むデイ
ジタル信号を変換するため、直列抵抗から離れた方の並
列抵抗端子が、デイジタル信号のビツトに相応してそれ
ぞれ直接定電流源の基点にか、または仮想的に同じ電位
に維持され（仮想アース）かつアナログ信号出力端子を
なす和電流線に接続可能であり、（ｄ） その際Ｒ−２
Ｒチエーン回路網のすべての抵抗が、チツプ上に集積し
た個々のまたは直列接続された互いに同じＭＯＳトラン
ジスタのソースドレイン間によって形成されており、（
ｅ） 直列接続されたＭＯＳトランジスタ対のそれぞれ
２対のソースドレイン間がＲ−２Ｒチエーン回路網の並
列抵抗を形成しており、これらの並列抵抗を形成するＭ
ＯＳトランジスタ対が２つの群に所属しており、（ｆ）
ＭＯＳトランジスタ対の一方の群に所属する個々のＭ
ＯＳトランジスタ対が、それぞれＲ−２Ｒチエーン回路
網の直列抵抗および並列抵抗の当該の接続点とデイジタ
ル信号によって決まる極性を有する定電流を供給する定
電流源の基点との間に接続されており、かつ（ｇ） Ｍ
ＯＳトランジスタ対の他方の群に属する個々のＭＯＳト
ランジスタ対が、それぞれＲ−２Ｒチエーン回路網の直
列抵抗および並列抵抗の当該の接続点と和電流線との間
に接続されている、所定数のビツトを含むデイジタル信
号をこれに相応するアナログ信号に変換するための回路
装置において、並列抵抗を形成するそれぞれ２対のＭＯ
Ｓトランジスタ対Ｔ１１−Ｔ１２，Ｔ１３−Ｔ１４；…
…；Ｔｎ１−Ｔｎ２，Ｔｎ３−Ｔｎ４が、入力側にそれ
ぞれのデイジタル信号のそれぞれ１つのビツトＢ＿１，
……，Ｂ＿ｎを供給可能なそれぞれ１つの制御回路Ｓｔ
１，……，Ｓｔｎにより、ソースドレン間によってＲ−
２Ｒチエーン回路網の直列抵抗を形成しかつ常に導通状
態にあるＭＯＳトランジスタＴ１０，Ｔ２０，……の制
御電極に加えられるのと同じ制御電位Ｕ＿Ｇ＿Ｇで前記
トランジスタ対の制御電極を制御することによって、交
互に導通状態に制御可能であることを特徴とする、ＤＡ
変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2838310A DE2838310C2 (de) | 1978-09-01 | 1978-09-01 | Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM- Signalen, in diesen entsprechende Analog- Signale, mit einem R-2R-Kettennetzwerk |
| DE2838310.0 | 1978-09-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5535596A JPS5535596A (en) | 1980-03-12 |
| JPS6013617B2 true JPS6013617B2 (ja) | 1985-04-08 |
Family
ID=6048518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54041145A Expired JPS6013617B2 (ja) | 1978-09-01 | 1979-04-06 | Ｄａ変換器 |
Country Status (16)
| Country | Link |
|---|---|
| US (1) | US4415883A (ja) |
| JP (1) | JPS6013617B2 (ja) |
| AR (1) | AR215221A1 (ja) |
| AT (1) | AT367939B (ja) |
| BE (1) | BE874829A (ja) |
| CH (1) | CH644233A5 (ja) |
| DE (1) | DE2838310C2 (ja) |
| FR (1) | FR2435162B1 (ja) |
| GB (1) | GB2029143B (ja) |
| GR (1) | GR73570B (ja) |
| IT (1) | IT1112183B (ja) |
| LU (1) | LU80870A1 (ja) |
| NL (1) | NL7901419A (ja) |
| SE (1) | SE428985B (ja) |
| SU (1) | SU1233820A3 (ja) |
| ZA (1) | ZA794643B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449423U (ja) * | 1990-09-03 | 1992-04-27 |
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| JPS5312370A (en) * | 1976-07-20 | 1978-02-03 | Toei Kogyo Kk | Device for automatically and contnuously measuring magnetization curve of magnetic substance |
| DE2939455C2 (de) * | 1979-09-28 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM-Signalen, in diesen entsprechende Analog-Signale, mit einem R-2R-Kettennetzwerk |
| JPH0115241Y2 (ja) * | 1981-03-20 | 1989-05-08 | ||
| JPS59125121A (ja) * | 1982-12-29 | 1984-07-19 | Fujitsu Ltd | Ｒ―２ｒラダーデジタル―アナログ変換回路 |
| JPS59163912A (ja) * | 1983-03-08 | 1984-09-17 | Toshiba Corp | Ｃ−ｒ型ｄａ変換器 |
| US4580131A (en) * | 1983-06-03 | 1986-04-01 | Harris Corporation | Binarily weighted D to a converter ladder with inherently reduced ladder switching noise |
| US4635038A (en) * | 1985-11-08 | 1987-01-06 | Advanced Micro Devices, Inc. | CMOS-transistor-based digital-to-analog converter |
| US5134400A (en) * | 1991-01-07 | 1992-07-28 | Harris Corporation | Microwave multiplying D/A converter |
| DE69306603T2 (de) * | 1992-02-11 | 1997-06-05 | Philips Electronics Nv | Stromteiler sowie integrierte Schaltung mit mehreren Stromteilern |
| JP3222783B2 (ja) * | 1996-09-30 | 2001-10-29 | 株式会社東芝 | Ｄ／ａコンバ−タ |
| CN1324320C (zh) * | 2004-04-07 | 2007-07-04 | 威盛电子股份有限公司 | 多组直流信号转换数字信号装置 |
| JP2007143069A (ja) * | 2005-11-22 | 2007-06-07 | Mitsubishi Electric Corp | 電力増幅器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2043946A5 (ja) * | 1969-05-02 | 1971-02-19 | Commissariat Energie Atomique | |
| DE2154654C3 (de) * | 1971-11-03 | 1982-04-15 | Siemens AG, 1000 Berlin und 8000 München | Spannungsteilerschaltungsanordnung und Verfahren zu deren Herstellung |
| DE2315986C3 (de) * | 1973-03-30 | 1978-12-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer |
| DE2423130A1 (de) * | 1974-05-13 | 1975-11-20 | Siemens Ag | Schaltungsanordnung zur umsetzung von digitalen siganlen, insbesondere pcm- signalen, in entsprechende analoge spannungen |
-
1978
- 1978-09-01 DE DE2838310A patent/DE2838310C2/de not_active Expired
-
1979
- 1979-02-02 LU LU80870A patent/LU80870A1/de unknown
- 1979-02-15 SE SE7901370A patent/SE428985B/sv not_active IP Right Cessation
- 1979-02-19 AT AT0124579A patent/AT367939B/de not_active IP Right Cessation
- 1979-02-22 NL NL7901419A patent/NL7901419A/nl not_active Application Discontinuation
- 1979-02-23 GR GR58456A patent/GR73570B/el unknown
- 1979-02-26 IT IT20518/79A patent/IT1112183B/it active
- 1979-02-28 FR FR7905189A patent/FR2435162B1/fr not_active Expired
- 1979-03-05 AR AR275700A patent/AR215221A1/es active
- 1979-03-14 BE BE0/194010A patent/BE874829A/xx not_active IP Right Cessation
- 1979-03-16 GB GB7909378A patent/GB2029143B/en not_active Expired
- 1979-03-20 CH CH259279A patent/CH644233A5/de not_active IP Right Cessation
- 1979-04-06 JP JP54041145A patent/JPS6013617B2/ja not_active Expired
- 1979-08-30 SU SU792807703A patent/SU1233820A3/ru active
- 1979-08-31 ZA ZA00794643A patent/ZA794643B/xx unknown
-
1981
- 1981-09-17 US US06/303,122 patent/US4415883A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH0449423U (ja) * | 1990-09-03 | 1992-04-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| AR215221A1 (es) | 1979-09-14 |
| IT1112183B (it) | 1986-01-13 |
| FR2435162A1 (fr) | 1980-03-28 |
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