JPH10224221A - Da変換器 - Google Patents
Da変換器Info
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- JPH10224221A JPH10224221A JP10004665A JP466598A JPH10224221A JP H10224221 A JPH10224221 A JP H10224221A JP 10004665 A JP10004665 A JP 10004665A JP 466598 A JP466598 A JP 466598A JP H10224221 A JPH10224221 A JP H10224221A
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- 210000002569 neuron Anatomy 0.000 claims abstract description 32
- 238000007667 floating Methods 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract 4
- 230000008878 coupling Effects 0.000 claims description 32
- 238000010168 coupling process Methods 0.000 claims description 32
- 238000005859 coupling reaction Methods 0.000 claims description 32
- 238000005516 engineering process Methods 0.000 abstract description 3
- 101001121714 Homo sapiens Protein NYNRIN Proteins 0.000 abstract 1
- 102100025467 Protein NYNRIN Human genes 0.000 abstract 1
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ニューロンMOSトランジスタT10、この
トランジスタのドレイン電位一定保持装置T20,V2
0、電流源I10を有するDA変換器を2ビットより大
きい入力語幅にも簡単で僅かな損失電力で使用可能に構
成する。 【解決手段】 入力側は結合容量がトランジスタT10
のフローティングゲートFGと、桁値iを有するそれぞ
れの変換器入力側が該フローティングゲートと、桁値i
=1を有する変換器入力側に属する最小の結合容量より
係数2i−1だけ大きい結合容量を介して接続されてい
るように容量結合され、変換器出力側は電流源に直接接
続され別の結合容量を介してフローティングゲートに容
量結合される。
トランジスタのドレイン電位一定保持装置T20,V2
0、電流源I10を有するDA変換器を2ビットより大
きい入力語幅にも簡単で僅かな損失電力で使用可能に構
成する。 【解決手段】 入力側は結合容量がトランジスタT10
のフローティングゲートFGと、桁値iを有するそれぞ
れの変換器入力側が該フローティングゲートと、桁値i
=1を有する変換器入力側に属する最小の結合容量より
係数2i−1だけ大きい結合容量を介して接続されてい
るように容量結合され、変換器出力側は電流源に直接接
続され別の結合容量を介してフローティングゲートに容
量結合される。
Description
【0001】
【発明の属する技術分野】本発明は、ニューロンMOS
トランジスタと該ニューロンMOSトランジスタのドレ
イン電位を一定に保持するための装置と電流源とを有し
ているDA変換器に関する。
トランジスタと該ニューロンMOSトランジスタのドレ
イン電位を一定に保持するための装置と電流源とを有し
ているDA変換器に関する。
【0002】
【従来の技術】IEEE Transactions on Electron Device
s, VOL. 39, No. 6, June 1992, page1444〜1455 か
ら、殊に第1453頁の第16図から、ニューロンMO
Sトランジスタに基づいた2ビットDA変換器が公知で
ある。これは、共通のフローティングゲートに重み1を
有する1つの入力側および重み2を有する1つの入力側
が作用する、2つの相補的なニューロンMOSトランジ
スタを有する非常に簡単なDA変換器である。しかしこ
の手法では、回路の非線形性のために、2ビットより大
きな入力語幅を有するDA変換器を実現することはでき
ない。
s, VOL. 39, No. 6, June 1992, page1444〜1455 か
ら、殊に第1453頁の第16図から、ニューロンMO
Sトランジスタに基づいた2ビットDA変換器が公知で
ある。これは、共通のフローティングゲートに重み1を
有する1つの入力側および重み2を有する1つの入力側
が作用する、2つの相補的なニューロンMOSトランジ
スタを有する非常に簡単なDA変換器である。しかしこ
の手法では、回路の非線形性のために、2ビットより大
きな入力語幅を有するDA変換器を実現することはでき
ない。
【0003】
【発明が解決しようとする課題】従って本発明の課題
は、2ビットより大きな入力語幅に対しても適しており
かつできるだけ僅かな回路技術負荷コストしか必要とし
ない、ニューロンMOSトランジスタに基づいたDA変
換器を提供することである。
は、2ビットより大きな入力語幅に対しても適しており
かつできるだけ僅かな回路技術負荷コストしか必要とし
ない、ニューロンMOSトランジスタに基づいたDA変
換器を提供することである。
【0004】
【課題を解決するための手段】この課題は、本発明によ
れば、デジタル入力語に対する変換器入力側は結合容量
がニューロンMOSトランジスタのフローティングゲー
トと、桁値iを有するそれぞれの変換器入力側が該フロ
ーティングゲートと、桁値i=1を有する変換器入力側
に属する最小の結合容量より係数2i−1だけ大きい結
合容量を介して接続されているように容量結合されてお
り、かつ変換器出力側は電流源に直接接続されておりか
つ別の結合容量を介して前記フローティングゲートに容
量結合されていることによって解決される。
れば、デジタル入力語に対する変換器入力側は結合容量
がニューロンMOSトランジスタのフローティングゲー
トと、桁値iを有するそれぞれの変換器入力側が該フロ
ーティングゲートと、桁値i=1を有する変換器入力側
に属する最小の結合容量より係数2i−1だけ大きい結
合容量を介して接続されているように容量結合されてお
り、かつ変換器出力側は電流源に直接接続されておりか
つ別の結合容量を介して前記フローティングゲートに容
量結合されていることによって解決される。
【0005】本発明の有利な実施例はその他の請求項に
記載されている。
記載されている。
【0006】
【実施例】次に本発明を図示の実施例に付き図面を用い
て詳細に説明する。
て詳細に説明する。
【0007】図1には、ニューロンMOSトランジスタ
T10,MOSトランジスタT20および電圧源V20
から成る、ニューロンMOSトランジスタのドレイン電
位を一定に保持するための装置および定電流源T10を
有する本発明のDA変換器が図示されており、ここでは
定電流源の第1の接続端子は給電電圧VDDに接続され
ておりかつ定電流源の第2の接続端子はトランジスタT
20の第1の接続端子に接続されており、このトランジ
スタの第2の接続端子はニューロンMOSトランジスタ
T10のドレイン−ソース間を介して別の給電電圧VS
Sに接続されている。大抵は電圧VDDおよびVSSは
DA変換器のアース電位GNDに対して対称に実現され
る。トランジスタT20のゲートは電圧源V20を介し
てアース電位に接続されておりかつ電流源に接続されて
いる、トランジスタT20の接続端子はニューロンMO
Sトランジスタの、アナログ出力側OUT並びに電極C
GOUT(結合ゲート)に接続されている。出力側OU
Tはオーミック抵抗的には負荷されておらず、従ってそ
れは例えば別の後置接続されているMOSトランジスタ
のゲート電極に接続されており、かつひいては安定化定
電流I10は専らトランジスタT20を介してニューロ
ンMOSトランジスタT10に流れるものと仮定する。
T10,MOSトランジスタT20および電圧源V20
から成る、ニューロンMOSトランジスタのドレイン電
位を一定に保持するための装置および定電流源T10を
有する本発明のDA変換器が図示されており、ここでは
定電流源の第1の接続端子は給電電圧VDDに接続され
ておりかつ定電流源の第2の接続端子はトランジスタT
20の第1の接続端子に接続されており、このトランジ
スタの第2の接続端子はニューロンMOSトランジスタ
T10のドレイン−ソース間を介して別の給電電圧VS
Sに接続されている。大抵は電圧VDDおよびVSSは
DA変換器のアース電位GNDに対して対称に実現され
る。トランジスタT20のゲートは電圧源V20を介し
てアース電位に接続されておりかつ電流源に接続されて
いる、トランジスタT20の接続端子はニューロンMO
Sトランジスタの、アナログ出力側OUT並びに電極C
GOUT(結合ゲート)に接続されている。出力側OU
Tはオーミック抵抗的には負荷されておらず、従ってそ
れは例えば別の後置接続されているMOSトランジスタ
のゲート電極に接続されており、かつひいては安定化定
電流I10は専らトランジスタT20を介してニューロ
ンMOSトランジスタT10に流れるものと仮定する。
【0008】トランジスタT10のドレイン電位の一定
保持は次のように作用する:トランジスタT20は規定
の作動状態において飽和状態で動作するので、トランジ
スタT20には一定のゲート−ソース電圧が生じる。ト
ランジスタT20のゲート電位も電圧源V20を介して
予め定められているので、トランジスタT20のソース
電位も、ニューロンMOSトランジスタT10のドレイ
ン電位も一定である。定電圧源V20の電圧が相応に選
択されていれば、線形の伝送特性を有する広範な出力制
御領域が生じる。
保持は次のように作用する:トランジスタT20は規定
の作動状態において飽和状態で動作するので、トランジ
スタT20には一定のゲート−ソース電圧が生じる。ト
ランジスタT20のゲート電位も電圧源V20を介して
予め定められているので、トランジスタT20のソース
電位も、ニューロンMOSトランジスタT10のドレイ
ン電位も一定である。定電圧源V20の電圧が相応に選
択されていれば、線形の伝送特性を有する広範な出力制
御領域が生じる。
【0009】DA変換器は並列なデジタル変換器入力側
IN1…INnを有している。これら入力側は、ニュー
ロンMOSトランジスタT10の相応の電極CG
IN,1…CGIN,nに接続されており、これらの電
極はニューロンMOSトランジスタT10のフローティ
ングゲートFGとともに結合容量CCG−FG,1…
CCG−FG,1nを形成している。入力語における桁
値iを有する変換器入力側INiは、桁値i=1を有す
る変換器入力側IN1に属する最小の結合容量C
CG−FG,1より係数2i−1だけ大きい結合容量C
CG−FG,iを介して接続されている。電極CG
OUTおよびフローティングゲートFGから形成されて
いる容量CCG−FG,OUTは例えば、入力側に接続
されているすべての結合容量の和と同じ大きさとするこ
とができる。
IN1…INnを有している。これら入力側は、ニュー
ロンMOSトランジスタT10の相応の電極CG
IN,1…CGIN,nに接続されており、これらの電
極はニューロンMOSトランジスタT10のフローティ
ングゲートFGとともに結合容量CCG−FG,1…
CCG−FG,1nを形成している。入力語における桁
値iを有する変換器入力側INiは、桁値i=1を有す
る変換器入力側IN1に属する最小の結合容量C
CG−FG,1より係数2i−1だけ大きい結合容量C
CG−FG,iを介して接続されている。電極CG
OUTおよびフローティングゲートFGから形成されて
いる容量CCG−FG,OUTは例えば、入力側に接続
されているすべての結合容量の和と同じ大きさとするこ
とができる。
【0010】結合容量は有利には電極面によって調整設
定される。その理由は、結合容量は電極面に比例してお
りかつ電極面は比誘電率および電極間隔の変化に比べて
最も簡単にかつ最も再現可能に調整設定することができ
るからである。
定される。その理由は、結合容量は電極面に比例してお
りかつ電極面は比誘電率および電極間隔の変化に比べて
最も簡単にかつ最も再現可能に調整設定することができ
るからである。
【0011】回路の出力側OUTは次の出力電圧を供給
する:
する:
【0012】
【数1】
【0013】ただしCgesは、一方の電極がフローテ
ィングゲートであるすべての容量の和であり、それは次
のように計算される:
ィングゲートであるすべての容量の和であり、それは次
のように計算される:
【0014】
【数2】
【0015】ただし容量CCH−FGはチャネルおよび
ニューロントランジスタT10のフローティングゲート
によって形成される。
ニューロントランジスタT10のフローティングゲート
によって形成される。
【0016】電圧V0はトランジスタT10の調整設定
された動作点の関数である。更に、フローティングゲー
トのプロセスに規定されて場合により生じる荷電も役割
を演じる。例えば定電流I10の適当な選択および/ま
たは調整電圧に接続されている付加的な結合ゲートによ
って、電圧V0は0Vに調整することができる。この仮
定に基づいて出力電圧に対して、本発明のDA変換器の
次の伝達関数が生じる:
された動作点の関数である。更に、フローティングゲー
トのプロセスに規定されて場合により生じる荷電も役割
を演じる。例えば定電流I10の適当な選択および/ま
たは調整電圧に接続されている付加的な結合ゲートによ
って、電圧V0は0Vに調整することができる。この仮
定に基づいて出力電圧に対して、本発明のDA変換器の
次の伝達関数が生じる:
【0017】
【数3】
【0018】対称的な給電電圧、即ちVDD=−VSS
と設定されかつ入力ビットbi(ただしi=1…n)を
有するデジタル入力語が、入力ビットbiが論理1であ
る場合はVIN,i=VDDでありかつ入力ビットbi
が論理0である場合はVIN,i=VSSであるように
定義されているとき、出力電圧VOUTは入力ビットb
iに依存して次のように計算することができる:
と設定されかつ入力ビットbi(ただしi=1…n)を
有するデジタル入力語が、入力ビットbiが論理1であ
る場合はVIN,i=VDDでありかつ入力ビットbi
が論理0である場合はVIN,i=VSSであるように
定義されているとき、出力電圧VOUTは入力ビットb
iに依存して次のように計算することができる:
【0019】
【数4】
【0020】線形な出力制御領域は回路の具体的な設計
に依存しておりかつ電流源I10の実際の回路の特性に
依存しておりかつ2つの給電電圧VDDおよびVSSの
約60%と96%との間を移動する。
に依存しておりかつ電流源I10の実際の回路の特性に
依存しておりかつ2つの給電電圧VDDおよびVSSの
約60%と96%との間を移動する。
【0021】数多くの用途において、アナログ信号に対
する出力制御領域を可変に実現すると有利である場合が
ある。この場合アナログ信号に対する出力制御領域の限
界値は変換器の回路に外部から印加される電圧によって
調整設定される。図2にはDA変換器の相応の実施例が
示されており、ここでは結合ゲートCGIN,iは入力
側IN1…INnに直接接続されておらず、入力信号V
IN,iの緩衝のためのインバータBUF1…BUFn
を介して接続されている。その際これらインバータのn
MOSトランジスタのソースノードが電圧VSSBUF
に接続されかつpMOSトランジスタのソースノードが
電圧VDDBUFに接続される。電圧VSSBUFおよ
び電圧VDDBUFは、それらが図1の変換器の伝達関
数の線形領域内にあるように選択されなければならな
い。出力結合ゲートに対して
する出力制御領域を可変に実現すると有利である場合が
ある。この場合アナログ信号に対する出力制御領域の限
界値は変換器の回路に外部から印加される電圧によって
調整設定される。図2にはDA変換器の相応の実施例が
示されており、ここでは結合ゲートCGIN,iは入力
側IN1…INnに直接接続されておらず、入力信号V
IN,iの緩衝のためのインバータBUF1…BUFn
を介して接続されている。その際これらインバータのn
MOSトランジスタのソースノードが電圧VSSBUF
に接続されかつpMOSトランジスタのソースノードが
電圧VDDBUFに接続される。電圧VSSBUFおよ
び電圧VDDBUFは、それらが図1の変換器の伝達関
数の線形領域内にあるように選択されなければならな
い。出力結合ゲートに対して
【0022】
【数5】
【0023】が成り立つような選定が行われていると
き、出力側OUTに−VDDBUFの最小の電圧および
|VSSBUF|の最大の電圧が生じるようにすること
ができる。この場合伝達関数は次の通りである:
き、出力側OUTに−VDDBUFの最小の電圧および
|VSSBUF|の最大の電圧が生じるようにすること
ができる。この場合伝達関数は次の通りである:
【0024】
【数6】
【0025】図1および2に示されているDA変換器の
入力結合ゲートの容量比は、2を底とするべき関数を充
足する。設定された重みがその回路ないしレイアウト技
術変換においてできるだけ申し分なく維持されることを
保証するために、十分大きな数の部分電極ないし単位結
合ゲートを有するニューロンMOSトランジスタT10
を使用すると有利である。その際ニューロントランジス
タT10の制御のために使用される信号に所望の重み付
けを行うために、これらの部分電極を相応数だけ並列に
接続しなければならない。更に、最小の重みを有する信
号IN1が導かれる単位結合ゲートCGIN,1はその
他のすべての単位結合ゲートの真ん中に配置しかつ比較
的高い重みを有する信号が印加される単位結合ゲートC
Gはこの第1の単位結合ゲートに対して対称的に両側に
位置することが提案される。
入力結合ゲートの容量比は、2を底とするべき関数を充
足する。設定された重みがその回路ないしレイアウト技
術変換においてできるだけ申し分なく維持されることを
保証するために、十分大きな数の部分電極ないし単位結
合ゲートを有するニューロンMOSトランジスタT10
を使用すると有利である。その際ニューロントランジス
タT10の制御のために使用される信号に所望の重み付
けを行うために、これらの部分電極を相応数だけ並列に
接続しなければならない。更に、最小の重みを有する信
号IN1が導かれる単位結合ゲートCGIN,1はその
他のすべての単位結合ゲートの真ん中に配置しかつ比較
的高い重みを有する信号が印加される単位結合ゲートC
Gはこの第1の単位結合ゲートに対して対称的に両側に
位置することが提案される。
【0026】図3および図4には、例えば5つの入力ビ
ットに対するこの種のニューロントランジスタT10の
2つの実施例が図示されている。両方の場合において、
チャネル領域Kにおいて酸化ゲートGOXによってかつ
その他の領域においては酸化フィールドによってサブス
トレートSUBとは隔離されているフローティングゲー
トFGが示されている。単に部分電極1から成る最小の
重みを有するCGIN,1から成る結合ゲートがありか
つ真ん中に配設されているこの部分電極の隣にこれに対
して対称的に、より重みの大きい結合ゲートを表してい
るすべての他の部分電極が配設されている。
ットに対するこの種のニューロントランジスタT10の
2つの実施例が図示されている。両方の場合において、
チャネル領域Kにおいて酸化ゲートGOXによってかつ
その他の領域においては酸化フィールドによってサブス
トレートSUBとは隔離されているフローティングゲー
トFGが示されている。単に部分電極1から成る最小の
重みを有するCGIN,1から成る結合ゲートがありか
つ真ん中に配設されているこの部分電極の隣にこれに対
して対称的に、より重みの大きい結合ゲートを表してい
るすべての他の部分電極が配設されている。
【0027】図3では例えば、結合ゲートCGOUTの
部分を表している部分電極OUT1およびOUT2が部
分電極1の隣に直接対称的に配設されておりかつ一緒に
結合ゲートCGin,2を形成する2つの部分電極21
および22が続いている。
部分を表している部分電極OUT1およびOUT2が部
分電極1の隣に直接対称的に配設されておりかつ一緒に
結合ゲートCGin,2を形成する2つの部分電極21
および22が続いている。
【0028】図4のニューロンMOSトランジスタが図
3の図示の例とは部分電極の順序の点でのみ相違してい
る。即ち図4では例えば2つの部分電極21および22
がそれぞれ、電極1に対して対称的に配設されている2
つの電極領域のほぼ真ん中に位置していることである。
3の図示の例とは部分電極の順序の点でのみ相違してい
る。即ち図4では例えば2つの部分電極21および22
がそれぞれ、電極1に対して対称的に配設されている2
つの電極領域のほぼ真ん中に位置していることである。
【0029】図3でも図4でも、電極1に対して対称的
な電極領域の外側の縁領域において所謂ダミー部分電極
が設けられている。これらは、ニューロンMOSトラン
ジスタT10の信号を導くすべての結合ゲートがその直
接的な隣接領域のトポロジーに関して類似した状況をと
るようにするものであり、そうすれば面積比によって調
整設定される容量値と実際の容量値との同一性が改善さ
れるようになる。
な電極領域の外側の縁領域において所謂ダミー部分電極
が設けられている。これらは、ニューロンMOSトラン
ジスタT10の信号を導くすべての結合ゲートがその直
接的な隣接領域のトポロジーに関して類似した状況をと
るようにするものであり、そうすれば面積比によって調
整設定される容量値と実際の容量値との同一性が改善さ
れるようになる。
【0030】ここまでの説明から明らかであるように、
結合ゲートの数は、入力信号の語幅、即ち処理すべきビ
ットのかず、ひいては要求される分解能に従って指数関
数的に増大する。8ビットの変換の場合にニューロント
ランジスタには、入力信号に対する28−1個の部分電
極および出力信号に対する28−1個の部分電極並びに
必要に応じて若干のダミー部分電極が必要ということに
なり、合計で約29=512個の単位結合ゲートが必要
ということになる。
結合ゲートの数は、入力信号の語幅、即ち処理すべきビ
ットのかず、ひいては要求される分解能に従って指数関
数的に増大する。8ビットの変換の場合にニューロント
ランジスタには、入力信号に対する28−1個の部分電
極および出力信号に対する28−1個の部分電極並びに
必要に応じて若干のダミー部分電極が必要ということに
なり、合計で約29=512個の単位結合ゲートが必要
ということになる。
【0031】図5には、本発明の変換器の1実施例が示
されているが、この実施例では上述したようなコストが
低減される、換言すればこの形式の大きなニューロンM
OSトランジスタの使用が回避される。この場合8ビッ
トのカスケード接続変換器は基本的に、図1および図2
に示されているものと同じである2つの変換器から成っ
ている。ここに示されている例では、比較的低い値の4
つの入力側IN1…IN4はインバータBUF1…BU
F4を介して図1の変換器DAC1に接続されておりか
つ比較的高い値の4つの入力側IN5…IN8はインバ
ータBUF5…BUF8を介して図1の別の変換器DA
C2に接続されている。変換器DAC1の出力側E1は
加算増幅器Vにおいて重み2−4によって加算されかつ
変換器DAC2の出力側E2は重み1によって加算され
る。一般に、kが変換器DAC1の最大の重みを表して
いるとき、出力側E1は係数2−kによって重み付けら
れる。その際増幅器Vは有利には2つの変換器DAC1
およびDAC2と類似に構成することができる。
されているが、この実施例では上述したようなコストが
低減される、換言すればこの形式の大きなニューロンM
OSトランジスタの使用が回避される。この場合8ビッ
トのカスケード接続変換器は基本的に、図1および図2
に示されているものと同じである2つの変換器から成っ
ている。ここに示されている例では、比較的低い値の4
つの入力側IN1…IN4はインバータBUF1…BU
F4を介して図1の変換器DAC1に接続されておりか
つ比較的高い値の4つの入力側IN5…IN8はインバ
ータBUF5…BUF8を介して図1の別の変換器DA
C2に接続されている。変換器DAC1の出力側E1は
加算増幅器Vにおいて重み2−4によって加算されかつ
変換器DAC2の出力側E2は重み1によって加算され
る。一般に、kが変換器DAC1の最大の重みを表して
いるとき、出力側E1は係数2−kによって重み付けら
れる。その際増幅器Vは有利には2つの変換器DAC1
およびDAC2と類似に構成することができる。
【0032】勿論、すべての図示されている回路を図示
の実施例に対して相補的に構成することもできる。この
場合、接続端子VDDおよびVSSは交換されなければ
ならずかつすべてのnチャネルトランジスタはpチャネ
ルトランジスタと交換されなければならないしまたはそ
の逆も当てはまる。
の実施例に対して相補的に構成することもできる。この
場合、接続端子VDDおよびVSSは交換されなければ
ならずかつすべてのnチャネルトランジスタはpチャネ
ルトランジスタと交換されなければならないしまたはそ
の逆も当てはまる。
【図1】本発明のDA変換器の基本構成を示す略図であ
る。
る。
【図2】調整設定可能な出力制御領域を有する本発明の
DA変換器の基本構成を示す略図である。
DA変換器の基本構成を示す略図である。
【図3】本発明のDA変換器のニューロンMOSトラン
ジスタの有利な構成を説明するための断面略図である。
ジスタの有利な構成を説明するための断面略図である。
【図4】本発明のDA変換器のニューロンMOSトラン
ジスタの別の有利な構成を説明するための断面略図であ
る。
ジスタの別の有利な構成を説明するための断面略図であ
る。
【図5】図1ないし図4に相応する2つの本発明のDA
変換器に基づいて構成されている本発明の高分解能のD
A変換器の略図である。
変換器に基づいて構成されている本発明の高分解能のD
A変換器の略図である。
DAC DA変換器、 T10 ニューロンMOSトラ
ンジスタ、 I10電流源、 VDD,VSS 給電電
圧、 FG フローティングゲート、 BUF 入力イ
ンバータ段、 1,21,22 部分電極
ンジスタ、 I10電流源、 VDD,VSS 給電電
圧、 FG フローティングゲート、 BUF 入力イ
ンバータ段、 1,21,22 部分電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H03M 1/74 (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19 (72)発明者 ヴェルナー ヴェーバー ドイツ連邦共和国 ミュンヘン フランツ −マルク−シュトラーセ 6/3
Claims (7)
- 【請求項1】 ニューロンMOSトランジスタ(T1
0)と該ニューロンMOSトランジスタのドレイン電位
を一定に保持するための装置(T20,V20)と電流
源(I10)とが直列に接続されており、該電流源は第
1の給電電圧(VDD)に接続されておりかつ前記ニュ
ーロンMOSトランジスタは第2の給電電圧(VSS)
に接続されており、デジタル入力語に対する変換器入力
側(IN1…INn)は結合容量(CCG−FG,1…
CCG−FG,n)が前記ニューロンMOSトランジ
スタのフローティングゲート(FG)と、桁値iを有す
るそれぞれの変換器入力側が該フローティングゲート
(FG)と、桁値i=1を有する変換器入力側(I
N1)に属する最小の結合容量(CCG−FG,1)よ
り係数2i−1だけ大きい結合容量
(CCG−FG,i)を介して接続されているように容
量結合されており、かつ変換器出力側(OUT)は前記
電流源(I10)に直接接続されておりかつ別の結合容
量(CCG−FG,OUT)を介して前記フローティン
グゲート(FG)に容量結合されていることを特徴とす
るDA変換器。 - 【請求項2】 前記ニューロンMOSトランジスタのド
レイン電位を一定に保持するための装置は1つのMOS
トランジスタ(T20)を含んでおり、該MOSトラン
ジスタの第1の接続端子は前記電流源に接続されてお
り、第2の接続端子は前記ニューロンMOSトランジス
タ(T10)のドレイン接続端子に接続されておりかつ
該ゲート接続端子は電圧源(V20)を介して基準電位
(GND)に接続されている請求項1記載のDA変換
器。 - 【請求項3】 前記変換器入力側と前記結合容量との間
に、入力側インバータ段(BUF1…BUFn)が設け
られており、該入力側インバータ段の給電電圧(VDD
BUF,VSSBUF)の大きさは前記第1および第2
の給電電圧(VDD,VSS)より小さい請求項1また
は2記載のDA変換器。 - 【請求項4】 前記変換器入力側に直接または間接的に
接続されている、前記結合容量の電極(CGIN,1…
GIN,n)および/または前記変換器出力側(OU
T)に接続されている前記別の結合容量(C
CG−FG,OUT)の電極(CGOUT)が多数の部
分電極に分割されており、この場合それぞれ隣接する部
分電極(1,21;1,OUT1)は相互に異なってい
る複数の入力側(IN1,IN2)または1つの入力側
(IN1)および1つの出力側(OUT)に接続されて
いる請求項1から3までのいずれか1項記載のDA変換
器。 - 【請求項5】 桁値iの変換器入力側(INi)に接続
されている電極(CGIN,2)はi個の同じ大きさの
部分電極(21,22)から成っている請求項4記載の
DA変換器。 - 【請求項6】 部分電極(OUT3,OUT4)が縁領
域において、変換器入力側にも変換器出力側にも接続さ
れていない隣接する部分電極(D)を有している請求項
4または5記載のDA変換器。 - 【請求項7】 低い桁値を有するk個の変換器入力側
(IN1…IN4)を有しかつ出力側が加算増幅器
(V)の2−k倍重み付けられた入力側(E1)に接続
されており、該加算増幅器(V)の1だけ重み付けられ
た入力側(E2)は別のDA変換器(DAC2)の出力
側に接続されており、該別のDA変換器は高い桁値を有
する別の変換器入力側(IN5…IN8)を有している
請求項1から6までのいずれか1項記載のDA変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19700983A DE19700983C2 (de) | 1997-01-14 | 1997-01-14 | Digital/Analog-Umsetzer |
DE19700983.2 | 1997-01-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10224221A true JPH10224221A (ja) | 1998-08-21 |
Family
ID=7817327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10004665A Ceased JPH10224221A (ja) | 1997-01-14 | 1998-01-13 | Da変換器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6037885A (ja) |
EP (1) | EP0854580A3 (ja) |
JP (1) | JPH10224221A (ja) |
DE (1) | DE19700983C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2002364712A1 (en) * | 2001-11-30 | 2003-06-17 | Second Sight, Llc | Floating gate digital-to-analog converter |
US6545619B1 (en) * | 2001-12-28 | 2003-04-08 | Intel Corporation | Switched current source |
KR20060017819A (ko) | 2003-05-27 | 2006-02-27 | 조지아 테크 리서치 코오포레이션 | 부동 게이트 기준 회로 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1186476B (it) * | 1985-12-19 | 1987-11-26 | Sgs Microelettronica Spa | Apparecchio e metodo per la correzione della tensione di offset in un convertitore analogico-digitale |
JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
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-
1997
- 1997-01-14 DE DE19700983A patent/DE19700983C2/de not_active Expired - Fee Related
- 1997-12-19 EP EP97122580A patent/EP0854580A3/de not_active Withdrawn
-
1998
- 1998-01-13 JP JP10004665A patent/JPH10224221A/ja not_active Ceased
- 1998-01-14 US US09/007,252 patent/US6037885A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
Also Published As
Publication number | Publication date |
---|---|
US6037885A (en) | 2000-03-14 |
EP0854580A3 (de) | 2001-09-19 |
DE19700983A1 (de) | 1998-09-03 |
EP0854580A2 (de) | 1998-07-22 |
DE19700983C2 (de) | 1998-12-03 |
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