JPH10224221A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPH10224221A JPH10224221A JP10004665A JP466598A JPH10224221A JP H10224221 A JPH10224221 A JP H10224221A JP 10004665 A JP10004665 A JP 10004665A JP 466598 A JP466598 A JP 466598A JP H10224221 A JPH10224221 A JP H10224221A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ニューロンＭＯＳトランジスタＴ１０、この
トランジスタのドレイン電位一定保持装置Ｔ２０，Ｖ２
０、電流源Ｉ１０を有するＤＡ変換器を２ビットより大
きい入力語幅にも簡単で僅かな損失電力で使用可能に構
成する。 【解決手段】 入力側は結合容量がトランジスタＴ１０
のフローティングゲートＦＧと、桁値ｉを有するそれぞ
れの変換器入力側が該フローティングゲートと、桁値ｉ
＝１を有する変換器入力側に属する最小の結合容量より
係数２ｉ−１だけ大きい結合容量を介して接続されてい
るように容量結合され、変換器出力側は電流源に直接接
続され別の結合容量を介してフローティングゲートに容
量結合される。
トランジスタのドレイン電位一定保持装置Ｔ２０，Ｖ２
０、電流源Ｉ１０を有するＤＡ変換器を２ビットより大
きい入力語幅にも簡単で僅かな損失電力で使用可能に構
成する。 【解決手段】 入力側は結合容量がトランジスタＴ１０
のフローティングゲートＦＧと、桁値ｉを有するそれぞ
れの変換器入力側が該フローティングゲートと、桁値ｉ
＝１を有する変換器入力側に属する最小の結合容量より
係数２ｉ−１だけ大きい結合容量を介して接続されてい
るように容量結合され、変換器出力側は電流源に直接接
続され別の結合容量を介してフローティングゲートに容
量結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、ニューロンＭＯＳ
トランジスタと該ニューロンＭＯＳトランジスタのドレ
イン電位を一定に保持するための装置と電流源とを有し
ているＤＡ変換器に関する。
トランジスタと該ニューロンＭＯＳトランジスタのドレ
イン電位を一定に保持するための装置と電流源とを有し
ているＤＡ変換器に関する。
【０００２】
【従来の技術】IEEE Transactions on Electron Device
s, VOL. 39, No. 6, June 1992, page1444〜1455 か
ら、殊に第１４５３頁の第１６図から、ニューロンＭＯ
Ｓトランジスタに基づいた２ビットＤＡ変換器が公知で
ある。これは、共通のフローティングゲートに重み１を
有する１つの入力側および重み２を有する１つの入力側
が作用する、２つの相補的なニューロンＭＯＳトランジ
スタを有する非常に簡単なＤＡ変換器である。しかしこ
の手法では、回路の非線形性のために、２ビットより大
きな入力語幅を有するＤＡ変換器を実現することはでき
ない。
s, VOL. 39, No. 6, June 1992, page1444〜1455 か
ら、殊に第１４５３頁の第１６図から、ニューロンＭＯ
Ｓトランジスタに基づいた２ビットＤＡ変換器が公知で
ある。これは、共通のフローティングゲートに重み１を
有する１つの入力側および重み２を有する１つの入力側
が作用する、２つの相補的なニューロンＭＯＳトランジ
スタを有する非常に簡単なＤＡ変換器である。しかしこ
の手法では、回路の非線形性のために、２ビットより大
きな入力語幅を有するＤＡ変換器を実現することはでき
ない。
【０００３】
【発明が解決しようとする課題】従って本発明の課題
は、２ビットより大きな入力語幅に対しても適しており
かつできるだけ僅かな回路技術負荷コストしか必要とし
ない、ニューロンＭＯＳトランジスタに基づいたＤＡ変
換器を提供することである。
は、２ビットより大きな入力語幅に対しても適しており
かつできるだけ僅かな回路技術負荷コストしか必要とし
ない、ニューロンＭＯＳトランジスタに基づいたＤＡ変
換器を提供することである。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、デジタル入力語に対する変換器入力側は結合容量
がニューロンＭＯＳトランジスタのフローティングゲー
トと、桁値ｉを有するそれぞれの変換器入力側が該フロ
ーティングゲートと、桁値ｉ＝１を有する変換器入力側
に属する最小の結合容量より係数２ｉ−１だけ大きい結
合容量を介して接続されているように容量結合されてお
り、かつ変換器出力側は電流源に直接接続されておりか
つ別の結合容量を介して前記フローティングゲートに容
量結合されていることによって解決される。
れば、デジタル入力語に対する変換器入力側は結合容量
がニューロンＭＯＳトランジスタのフローティングゲー
トと、桁値ｉを有するそれぞれの変換器入力側が該フロ
ーティングゲートと、桁値ｉ＝１を有する変換器入力側
に属する最小の結合容量より係数２ｉ−１だけ大きい結
合容量を介して接続されているように容量結合されてお
り、かつ変換器出力側は電流源に直接接続されておりか
つ別の結合容量を介して前記フローティングゲートに容
量結合されていることによって解決される。
【０００５】本発明の有利な実施例はその他の請求項に
記載されている。
記載されている。
【０００６】
【実施例】次に本発明を図示の実施例に付き図面を用い
て詳細に説明する。
て詳細に説明する。
【０００７】図１には、ニューロンＭＯＳトランジスタ
Ｔ１０，ＭＯＳトランジスタＴ２０および電圧源Ｖ２０
から成る、ニューロンＭＯＳトランジスタのドレイン電
位を一定に保持するための装置および定電流源Ｔ１０を
有する本発明のＤＡ変換器が図示されており、ここでは
定電流源の第１の接続端子は給電電圧ＶＤＤに接続され
ておりかつ定電流源の第２の接続端子はトランジスタＴ
２０の第１の接続端子に接続されており、このトランジ
スタの第２の接続端子はニューロンＭＯＳトランジスタ
Ｔ１０のドレイン−ソース間を介して別の給電電圧ＶＳ
Ｓに接続されている。大抵は電圧ＶＤＤおよびＶＳＳは
ＤＡ変換器のアース電位ＧＮＤに対して対称に実現され
る。トランジスタＴ２０のゲートは電圧源Ｖ２０を介し
てアース電位に接続されておりかつ電流源に接続されて
いる、トランジスタＴ２０の接続端子はニューロンＭＯ
Ｓトランジスタの、アナログ出力側ＯＵＴ並びに電極Ｃ
ＧＯＵＴ（結合ゲート）に接続されている。出力側ＯＵ
Ｔはオーミック抵抗的には負荷されておらず、従ってそ
れは例えば別の後置接続されているＭＯＳトランジスタ
のゲート電極に接続されており、かつひいては安定化定
電流Ｉ１０は専らトランジスタＴ２０を介してニューロ
ンＭＯＳトランジスタＴ１０に流れるものと仮定する。
Ｔ１０，ＭＯＳトランジスタＴ２０および電圧源Ｖ２０
から成る、ニューロンＭＯＳトランジスタのドレイン電
位を一定に保持するための装置および定電流源Ｔ１０を
有する本発明のＤＡ変換器が図示されており、ここでは
定電流源の第１の接続端子は給電電圧ＶＤＤに接続され
ておりかつ定電流源の第２の接続端子はトランジスタＴ
２０の第１の接続端子に接続されており、このトランジ
スタの第２の接続端子はニューロンＭＯＳトランジスタ
Ｔ１０のドレイン−ソース間を介して別の給電電圧ＶＳ
Ｓに接続されている。大抵は電圧ＶＤＤおよびＶＳＳは
ＤＡ変換器のアース電位ＧＮＤに対して対称に実現され
る。トランジスタＴ２０のゲートは電圧源Ｖ２０を介し
てアース電位に接続されておりかつ電流源に接続されて
いる、トランジスタＴ２０の接続端子はニューロンＭＯ
Ｓトランジスタの、アナログ出力側ＯＵＴ並びに電極Ｃ
ＧＯＵＴ（結合ゲート）に接続されている。出力側ＯＵ
Ｔはオーミック抵抗的には負荷されておらず、従ってそ
れは例えば別の後置接続されているＭＯＳトランジスタ
のゲート電極に接続されており、かつひいては安定化定
電流Ｉ１０は専らトランジスタＴ２０を介してニューロ
ンＭＯＳトランジスタＴ１０に流れるものと仮定する。
【０００８】トランジスタＴ１０のドレイン電位の一定
保持は次のように作用する：トランジスタＴ２０は規定
の作動状態において飽和状態で動作するので、トランジ
スタＴ２０には一定のゲート−ソース電圧が生じる。ト
ランジスタＴ２０のゲート電位も電圧源Ｖ２０を介して
予め定められているので、トランジスタＴ２０のソース
電位も、ニューロンＭＯＳトランジスタＴ１０のドレイ
ン電位も一定である。定電圧源Ｖ２０の電圧が相応に選
択されていれば、線形の伝送特性を有する広範な出力制
御領域が生じる。
保持は次のように作用する：トランジスタＴ２０は規定
の作動状態において飽和状態で動作するので、トランジ
スタＴ２０には一定のゲート−ソース電圧が生じる。ト
ランジスタＴ２０のゲート電位も電圧源Ｖ２０を介して
予め定められているので、トランジスタＴ２０のソース
電位も、ニューロンＭＯＳトランジスタＴ１０のドレイ
ン電位も一定である。定電圧源Ｖ２０の電圧が相応に選
択されていれば、線形の伝送特性を有する広範な出力制
御領域が生じる。
【０００９】ＤＡ変換器は並列なデジタル変換器入力側
ＩＮ１…ＩＮｎを有している。これら入力側は、ニュー
ロンＭＯＳトランジスタＴ１０の相応の電極ＣＧ
ＩＮ，１…ＣＧＩＮ，ｎに接続されており、これらの電
極はニューロンＭＯＳトランジスタＴ１０のフローティ
ングゲートＦＧとともに結合容量ＣＣＧ−ＦＧ，１…
ＣＣＧ−ＦＧ，１ｎを形成している。入力語における桁
値ｉを有する変換器入力側ＩＮｉは、桁値ｉ＝１を有す
る変換器入力側ＩＮ１に属する最小の結合容量Ｃ
ＣＧ−ＦＧ，１より係数２ｉ−１だけ大きい結合容量Ｃ
ＣＧ−ＦＧ，ｉを介して接続されている。電極ＣＧ
ＯＵＴおよびフローティングゲートＦＧから形成されて
いる容量ＣＣＧ−ＦＧ，ＯＵＴは例えば、入力側に接続
されているすべての結合容量の和と同じ大きさとするこ
とができる。
ＩＮ１…ＩＮｎを有している。これら入力側は、ニュー
ロンＭＯＳトランジスタＴ１０の相応の電極ＣＧ
ＩＮ，１…ＣＧＩＮ，ｎに接続されており、これらの電
極はニューロンＭＯＳトランジスタＴ１０のフローティ
ングゲートＦＧとともに結合容量ＣＣＧ−ＦＧ，１…
ＣＣＧ−ＦＧ，１ｎを形成している。入力語における桁
値ｉを有する変換器入力側ＩＮｉは、桁値ｉ＝１を有す
る変換器入力側ＩＮ１に属する最小の結合容量Ｃ
ＣＧ−ＦＧ，１より係数２ｉ−１だけ大きい結合容量Ｃ
ＣＧ−ＦＧ，ｉを介して接続されている。電極ＣＧ
ＯＵＴおよびフローティングゲートＦＧから形成されて
いる容量ＣＣＧ−ＦＧ，ＯＵＴは例えば、入力側に接続
されているすべての結合容量の和と同じ大きさとするこ
とができる。
【００１０】結合容量は有利には電極面によって調整設
定される。その理由は、結合容量は電極面に比例してお
りかつ電極面は比誘電率および電極間隔の変化に比べて
最も簡単にかつ最も再現可能に調整設定することができ
るからである。
定される。その理由は、結合容量は電極面に比例してお
りかつ電極面は比誘電率および電極間隔の変化に比べて
最も簡単にかつ最も再現可能に調整設定することができ
るからである。
【００１１】回路の出力側ＯＵＴは次の出力電圧を供給
する：
する：
【００１２】
【数１】
【００１３】ただしＣｇｅｓは、一方の電極がフローテ
ィングゲートであるすべての容量の和であり、それは次
のように計算される：
ィングゲートであるすべての容量の和であり、それは次
のように計算される：
【００１４】
【数２】
【００１５】ただし容量ＣＣＨ−ＦＧはチャネルおよび
ニューロントランジスタＴ１０のフローティングゲート
によって形成される。
ニューロントランジスタＴ１０のフローティングゲート
によって形成される。
【００１６】電圧Ｖ０はトランジスタＴ１０の調整設定
された動作点の関数である。更に、フローティングゲー
トのプロセスに規定されて場合により生じる荷電も役割
を演じる。例えば定電流Ｉ１０の適当な選択および／ま
たは調整電圧に接続されている付加的な結合ゲートによ
って、電圧Ｖ０は０Ｖに調整することができる。この仮
定に基づいて出力電圧に対して、本発明のＤＡ変換器の
次の伝達関数が生じる：
された動作点の関数である。更に、フローティングゲー
トのプロセスに規定されて場合により生じる荷電も役割
を演じる。例えば定電流Ｉ１０の適当な選択および／ま
たは調整電圧に接続されている付加的な結合ゲートによ
って、電圧Ｖ０は０Ｖに調整することができる。この仮
定に基づいて出力電圧に対して、本発明のＤＡ変換器の
次の伝達関数が生じる：
【００１７】
【数３】
【００１８】対称的な給電電圧、即ちＶＤＤ＝−ＶＳＳ
と設定されかつ入力ビットｂｉ（ただしｉ＝１…ｎ）を
有するデジタル入力語が、入力ビットｂｉが論理１であ
る場合はＶＩＮ，ｉ＝ＶＤＤでありかつ入力ビットｂｉ
が論理０である場合はＶＩＮ，ｉ＝ＶＳＳであるように
定義されているとき、出力電圧ＶＯＵＴは入力ビットｂ
ｉに依存して次のように計算することができる：
と設定されかつ入力ビットｂｉ（ただしｉ＝１…ｎ）を
有するデジタル入力語が、入力ビットｂｉが論理１であ
る場合はＶＩＮ，ｉ＝ＶＤＤでありかつ入力ビットｂｉ
が論理０である場合はＶＩＮ，ｉ＝ＶＳＳであるように
定義されているとき、出力電圧ＶＯＵＴは入力ビットｂ
ｉに依存して次のように計算することができる：
【００１９】
【数４】
【００２０】線形な出力制御領域は回路の具体的な設計
に依存しておりかつ電流源Ｉ１０の実際の回路の特性に
依存しておりかつ２つの給電電圧ＶＤＤおよびＶＳＳの
約６０％と９６％との間を移動する。
に依存しておりかつ電流源Ｉ１０の実際の回路の特性に
依存しておりかつ２つの給電電圧ＶＤＤおよびＶＳＳの
約６０％と９６％との間を移動する。
【００２１】数多くの用途において、アナログ信号に対
する出力制御領域を可変に実現すると有利である場合が
ある。この場合アナログ信号に対する出力制御領域の限
界値は変換器の回路に外部から印加される電圧によって
調整設定される。図２にはＤＡ変換器の相応の実施例が
示されており、ここでは結合ゲートＣＧＩＮ，ｉは入力
側ＩＮ１…ＩＮｎに直接接続されておらず、入力信号Ｖ
ＩＮ，ｉの緩衝のためのインバータＢＵＦ１…ＢＵＦｎ
を介して接続されている。その際これらインバータのｎ
ＭＯＳトランジスタのソースノードが電圧ＶＳＳＢＵＦ
に接続されかつｐＭＯＳトランジスタのソースノードが
電圧ＶＤＤＢＵＦに接続される。電圧ＶＳＳＢＵＦおよ
び電圧ＶＤＤＢＵＦは、それらが図１の変換器の伝達関
数の線形領域内にあるように選択されなければならな
い。出力結合ゲートに対して
する出力制御領域を可変に実現すると有利である場合が
ある。この場合アナログ信号に対する出力制御領域の限
界値は変換器の回路に外部から印加される電圧によって
調整設定される。図２にはＤＡ変換器の相応の実施例が
示されており、ここでは結合ゲートＣＧＩＮ，ｉは入力
側ＩＮ１…ＩＮｎに直接接続されておらず、入力信号Ｖ
ＩＮ，ｉの緩衝のためのインバータＢＵＦ１…ＢＵＦｎ
を介して接続されている。その際これらインバータのｎ
ＭＯＳトランジスタのソースノードが電圧ＶＳＳＢＵＦ
に接続されかつｐＭＯＳトランジスタのソースノードが
電圧ＶＤＤＢＵＦに接続される。電圧ＶＳＳＢＵＦおよ
び電圧ＶＤＤＢＵＦは、それらが図１の変換器の伝達関
数の線形領域内にあるように選択されなければならな
い。出力結合ゲートに対して
【００２２】
【数５】
【００２３】が成り立つような選定が行われていると
き、出力側ＯＵＴに−ＶＤＤＢＵＦの最小の電圧および
｜ＶＳＳＢＵＦ｜の最大の電圧が生じるようにすること
ができる。この場合伝達関数は次の通りである：
き、出力側ＯＵＴに−ＶＤＤＢＵＦの最小の電圧および
｜ＶＳＳＢＵＦ｜の最大の電圧が生じるようにすること
ができる。この場合伝達関数は次の通りである：
【００２４】
【数６】
【００２５】図１および２に示されているＤＡ変換器の
入力結合ゲートの容量比は、２を底とするべき関数を充
足する。設定された重みがその回路ないしレイアウト技
術変換においてできるだけ申し分なく維持されることを
保証するために、十分大きな数の部分電極ないし単位結
合ゲートを有するニューロンＭＯＳトランジスタＴ１０
を使用すると有利である。その際ニューロントランジス
タＴ１０の制御のために使用される信号に所望の重み付
けを行うために、これらの部分電極を相応数だけ並列に
接続しなければならない。更に、最小の重みを有する信
号ＩＮ１が導かれる単位結合ゲートＣＧＩＮ，１はその
他のすべての単位結合ゲートの真ん中に配置しかつ比較
的高い重みを有する信号が印加される単位結合ゲートＣ
Ｇはこの第１の単位結合ゲートに対して対称的に両側に
位置することが提案される。
入力結合ゲートの容量比は、２を底とするべき関数を充
足する。設定された重みがその回路ないしレイアウト技
術変換においてできるだけ申し分なく維持されることを
保証するために、十分大きな数の部分電極ないし単位結
合ゲートを有するニューロンＭＯＳトランジスタＴ１０
を使用すると有利である。その際ニューロントランジス
タＴ１０の制御のために使用される信号に所望の重み付
けを行うために、これらの部分電極を相応数だけ並列に
接続しなければならない。更に、最小の重みを有する信
号ＩＮ１が導かれる単位結合ゲートＣＧＩＮ，１はその
他のすべての単位結合ゲートの真ん中に配置しかつ比較
的高い重みを有する信号が印加される単位結合ゲートＣ
Ｇはこの第１の単位結合ゲートに対して対称的に両側に
位置することが提案される。
【００２６】図３および図４には、例えば５つの入力ビ
ットに対するこの種のニューロントランジスタＴ１０の
２つの実施例が図示されている。両方の場合において、
チャネル領域Ｋにおいて酸化ゲートＧＯＸによってかつ
その他の領域においては酸化フィールドによってサブス
トレートＳＵＢとは隔離されているフローティングゲー
トＦＧが示されている。単に部分電極１から成る最小の
重みを有するＣＧＩＮ，１から成る結合ゲートがありか
つ真ん中に配設されているこの部分電極の隣にこれに対
して対称的に、より重みの大きい結合ゲートを表してい
るすべての他の部分電極が配設されている。
ットに対するこの種のニューロントランジスタＴ１０の
２つの実施例が図示されている。両方の場合において、
チャネル領域Ｋにおいて酸化ゲートＧＯＸによってかつ
その他の領域においては酸化フィールドによってサブス
トレートＳＵＢとは隔離されているフローティングゲー
トＦＧが示されている。単に部分電極１から成る最小の
重みを有するＣＧＩＮ，１から成る結合ゲートがありか
つ真ん中に配設されているこの部分電極の隣にこれに対
して対称的に、より重みの大きい結合ゲートを表してい
るすべての他の部分電極が配設されている。
【００２７】図３では例えば、結合ゲートＣＧＯＵＴの
部分を表している部分電極ＯＵＴ１およびＯＵＴ２が部
分電極１の隣に直接対称的に配設されておりかつ一緒に
結合ゲートＣＧｉｎ，２を形成する２つの部分電極２１
および２２が続いている。
部分を表している部分電極ＯＵＴ１およびＯＵＴ２が部
分電極１の隣に直接対称的に配設されておりかつ一緒に
結合ゲートＣＧｉｎ，２を形成する２つの部分電極２１
および２２が続いている。
【００２８】図４のニューロンＭＯＳトランジスタが図
３の図示の例とは部分電極の順序の点でのみ相違してい
る。即ち図４では例えば２つの部分電極２１および２２
がそれぞれ、電極１に対して対称的に配設されている２
つの電極領域のほぼ真ん中に位置していることである。
３の図示の例とは部分電極の順序の点でのみ相違してい
る。即ち図４では例えば２つの部分電極２１および２２
がそれぞれ、電極１に対して対称的に配設されている２
つの電極領域のほぼ真ん中に位置していることである。
【００２９】図３でも図４でも、電極１に対して対称的
な電極領域の外側の縁領域において所謂ダミー部分電極
が設けられている。これらは、ニューロンＭＯＳトラン
ジスタＴ１０の信号を導くすべての結合ゲートがその直
接的な隣接領域のトポロジーに関して類似した状況をと
るようにするものであり、そうすれば面積比によって調
整設定される容量値と実際の容量値との同一性が改善さ
れるようになる。
な電極領域の外側の縁領域において所謂ダミー部分電極
が設けられている。これらは、ニューロンＭＯＳトラン
ジスタＴ１０の信号を導くすべての結合ゲートがその直
接的な隣接領域のトポロジーに関して類似した状況をと
るようにするものであり、そうすれば面積比によって調
整設定される容量値と実際の容量値との同一性が改善さ
れるようになる。
【００３０】ここまでの説明から明らかであるように、
結合ゲートの数は、入力信号の語幅、即ち処理すべきビ
ットのかず、ひいては要求される分解能に従って指数関
数的に増大する。８ビットの変換の場合にニューロント
ランジスタには、入力信号に対する２８−１個の部分電
極および出力信号に対する２８−１個の部分電極並びに
必要に応じて若干のダミー部分電極が必要ということに
なり、合計で約２９＝５１２個の単位結合ゲートが必要
ということになる。
結合ゲートの数は、入力信号の語幅、即ち処理すべきビ
ットのかず、ひいては要求される分解能に従って指数関
数的に増大する。８ビットの変換の場合にニューロント
ランジスタには、入力信号に対する２８−１個の部分電
極および出力信号に対する２８−１個の部分電極並びに
必要に応じて若干のダミー部分電極が必要ということに
なり、合計で約２９＝５１２個の単位結合ゲートが必要
ということになる。
【００３１】図５には、本発明の変換器の１実施例が示
されているが、この実施例では上述したようなコストが
低減される、換言すればこの形式の大きなニューロンＭ
ＯＳトランジスタの使用が回避される。この場合８ビッ
トのカスケード接続変換器は基本的に、図１および図２
に示されているものと同じである２つの変換器から成っ
ている。ここに示されている例では、比較的低い値の４
つの入力側ＩＮ１…ＩＮ４はインバータＢＵＦ１…ＢＵ
Ｆ４を介して図１の変換器ＤＡＣ１に接続されておりか
つ比較的高い値の４つの入力側ＩＮ５…ＩＮ８はインバ
ータＢＵＦ５…ＢＵＦ８を介して図１の別の変換器ＤＡ
Ｃ２に接続されている。変換器ＤＡＣ１の出力側Ｅ１は
加算増幅器Ｖにおいて重み２−４によって加算されかつ
変換器ＤＡＣ２の出力側Ｅ２は重み１によって加算され
る。一般に、ｋが変換器ＤＡＣ１の最大の重みを表して
いるとき、出力側Ｅ１は係数２−ｋによって重み付けら
れる。その際増幅器Ｖは有利には２つの変換器ＤＡＣ１
およびＤＡＣ２と類似に構成することができる。
されているが、この実施例では上述したようなコストが
低減される、換言すればこの形式の大きなニューロンＭ
ＯＳトランジスタの使用が回避される。この場合８ビッ
トのカスケード接続変換器は基本的に、図１および図２
に示されているものと同じである２つの変換器から成っ
ている。ここに示されている例では、比較的低い値の４
つの入力側ＩＮ１…ＩＮ４はインバータＢＵＦ１…ＢＵ
Ｆ４を介して図１の変換器ＤＡＣ１に接続されておりか
つ比較的高い値の４つの入力側ＩＮ５…ＩＮ８はインバ
ータＢＵＦ５…ＢＵＦ８を介して図１の別の変換器ＤＡ
Ｃ２に接続されている。変換器ＤＡＣ１の出力側Ｅ１は
加算増幅器Ｖにおいて重み２−４によって加算されかつ
変換器ＤＡＣ２の出力側Ｅ２は重み１によって加算され
る。一般に、ｋが変換器ＤＡＣ１の最大の重みを表して
いるとき、出力側Ｅ１は係数２−ｋによって重み付けら
れる。その際増幅器Ｖは有利には２つの変換器ＤＡＣ１
およびＤＡＣ２と類似に構成することができる。
【００３２】勿論、すべての図示されている回路を図示
の実施例に対して相補的に構成することもできる。この
場合、接続端子ＶＤＤおよびＶＳＳは交換されなければ
ならずかつすべてのｎチャネルトランジスタはｐチャネ
ルトランジスタと交換されなければならないしまたはそ
の逆も当てはまる。
の実施例に対して相補的に構成することもできる。この
場合、接続端子ＶＤＤおよびＶＳＳは交換されなければ
ならずかつすべてのｎチャネルトランジスタはｐチャネ
ルトランジスタと交換されなければならないしまたはそ
の逆も当てはまる。
【図１】本発明のＤＡ変換器の基本構成を示す略図であ
る。
る。
【図２】調整設定可能な出力制御領域を有する本発明の
ＤＡ変換器の基本構成を示す略図である。
ＤＡ変換器の基本構成を示す略図である。
【図３】本発明のＤＡ変換器のニューロンＭＯＳトラン
ジスタの有利な構成を説明するための断面略図である。
ジスタの有利な構成を説明するための断面略図である。
【図４】本発明のＤＡ変換器のニューロンＭＯＳトラン
ジスタの別の有利な構成を説明するための断面略図であ
る。
ジスタの別の有利な構成を説明するための断面略図であ
る。
【図５】図１ないし図４に相応する２つの本発明のＤＡ
変換器に基づいて構成されている本発明の高分解能のＤ
Ａ変換器の略図である。
変換器に基づいて構成されている本発明の高分解能のＤ
Ａ変換器の略図である。
ＤＡＣ ＤＡ変換器、 Ｔ１０ ニューロンＭＯＳトラ
ンジスタ、 Ｉ１０電流源、 ＶＤＤ，ＶＳＳ 給電電
圧、 ＦＧ フローティングゲート、 ＢＵＦ 入力イ
ンバータ段、 １，２１，２２ 部分電極
ンジスタ、 Ｉ１０電流源、 ＶＤＤ，ＶＳＳ 給電電
圧、 ＦＧ フローティングゲート、 ＢＵＦ 入力イ
ンバータ段、 １，２１，２２ 部分電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｍ 1/74 (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19 (72)発明者 ヴェルナー ヴェーバー ドイツ連邦共和国 ミュンヘン フランツ −マルク−シュトラーセ ６／３
Claims (7)
- 【請求項１】 ニューロンＭＯＳトランジスタ（Ｔ１
０）と該ニューロンＭＯＳトランジスタのドレイン電位
を一定に保持するための装置（Ｔ２０，Ｖ２０）と電流
源（Ｉ１０）とが直列に接続されており、該電流源は第
１の給電電圧（ＶＤＤ）に接続されておりかつ前記ニュ
ーロンＭＯＳトランジスタは第２の給電電圧（ＶＳＳ）
に接続されており、デジタル入力語に対する変換器入力
側（ＩＮ１…ＩＮｎ）は結合容量（ＣＣＧ−ＦＧ，１…
ＣＣＧ−ＦＧ，ｎ）が前記ニューロンＭＯＳトランジ
スタのフローティングゲート（ＦＧ）と、桁値ｉを有す
るそれぞれの変換器入力側が該フローティングゲート
（ＦＧ）と、桁値ｉ＝１を有する変換器入力側（Ｉ
Ｎ１）に属する最小の結合容量（ＣＣＧ−ＦＧ，１）よ
り係数２ｉ−１だけ大きい結合容量
（ＣＣＧ−ＦＧ，ｉ）を介して接続されているように容
量結合されており、かつ変換器出力側（ＯＵＴ）は前記
電流源（Ｉ１０）に直接接続されておりかつ別の結合容
量（ＣＣＧ−ＦＧ，ＯＵＴ）を介して前記フローティン
グゲート（ＦＧ）に容量結合されていることを特徴とす
るＤＡ変換器。 - 【請求項２】 前記ニューロンＭＯＳトランジスタのド
レイン電位を一定に保持するための装置は１つのＭＯＳ
トランジスタ（Ｔ２０）を含んでおり、該ＭＯＳトラン
ジスタの第１の接続端子は前記電流源に接続されてお
り、第２の接続端子は前記ニューロンＭＯＳトランジス
タ（Ｔ１０）のドレイン接続端子に接続されておりかつ
該ゲート接続端子は電圧源（Ｖ２０）を介して基準電位
（ＧＮＤ）に接続されている請求項１記載のＤＡ変換
器。 - 【請求項３】 前記変換器入力側と前記結合容量との間
に、入力側インバータ段（ＢＵＦ１…ＢＵＦｎ）が設け
られており、該入力側インバータ段の給電電圧（ＶＤＤ
ＢＵＦ，ＶＳＳＢＵＦ）の大きさは前記第１および第２
の給電電圧（ＶＤＤ，ＶＳＳ）より小さい請求項１また
は２記載のＤＡ変換器。 - 【請求項４】 前記変換器入力側に直接または間接的に
接続されている、前記結合容量の電極（ＣＧＩＮ，１…
ＧＩＮ，ｎ）および／または前記変換器出力側（ＯＵ
Ｔ）に接続されている前記別の結合容量（Ｃ
ＣＧ−ＦＧ，ＯＵＴ）の電極（ＣＧＯＵＴ）が多数の部
分電極に分割されており、この場合それぞれ隣接する部
分電極（１，２１；１，ＯＵＴ１）は相互に異なってい
る複数の入力側（ＩＮ１，ＩＮ２）または１つの入力側
（ＩＮ１）および１つの出力側（ＯＵＴ）に接続されて
いる請求項１から３までのいずれか１項記載のＤＡ変換
器。 - 【請求項５】 桁値ｉの変換器入力側（ＩＮｉ）に接続
されている電極（ＣＧＩＮ，２）はｉ個の同じ大きさの
部分電極（２１，２２）から成っている請求項４記載の
ＤＡ変換器。 - 【請求項６】 部分電極（ＯＵＴ３，ＯＵＴ４）が縁領
域において、変換器入力側にも変換器出力側にも接続さ
れていない隣接する部分電極（Ｄ）を有している請求項
４または５記載のＤＡ変換器。 - 【請求項７】 低い桁値を有するｋ個の変換器入力側
（ＩＮ１…ＩＮ４）を有しかつ出力側が加算増幅器
（Ｖ）の２−ｋ倍重み付けられた入力側（Ｅ１）に接続
されており、該加算増幅器（Ｖ）の１だけ重み付けられ
た入力側（Ｅ２）は別のＤＡ変換器（ＤＡＣ２）の出力
側に接続されており、該別のＤＡ変換器は高い桁値を有
する別の変換器入力側（ＩＮ５…ＩＮ８）を有している
請求項１から６までのいずれか１項記載のＤＡ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19700983A DE19700983C2 (de) | 1997-01-14 | 1997-01-14 | Digital/Analog-Umsetzer |
| DE19700983.2 | 1997-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224221A true JPH10224221A (ja) | 1998-08-21 |
Family
ID=7817327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10004665A Ceased JPH10224221A (ja) | 1997-01-14 | 1998-01-13 | Ｄａ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6037885A (ja) |
| EP (1) | EP0854580A3 (ja) |
| JP (1) | JPH10224221A (ja) |
| DE (1) | DE19700983C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
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|---|---|---|---|---|
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| US6545619B1 (en) * | 2001-12-28 | 2003-04-08 | Intel Corporation | Switched current source |
| KR20060017819A (ko) | 2003-05-27 | 2006-02-27 | 조지아 테크 리서치 코오포레이션 | 부동 게이트 기준 회로 |
Family Cites Families (7)
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|---|---|---|---|---|
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| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5343555A (en) * | 1992-07-06 | 1994-08-30 | The Regents Of The University Of California | Artificial neuron with switched-capacitor synapses using analog storage of synaptic weights |
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| US5875126A (en) * | 1995-09-29 | 1999-02-23 | California Institute Of Technology | Autozeroing floating gate amplifier |
-
1997
- 1997-01-14 DE DE19700983A patent/DE19700983C2/de not_active Expired - Fee Related
- 1997-12-19 EP EP97122580A patent/EP0854580A3/de not_active Withdrawn
-
1998
- 1998-01-13 JP JP10004665A patent/JPH10224221A/ja not_active Ceased
- 1998-01-14 US US09/007,252 patent/US6037885A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6037885A (en) | 2000-03-14 |
| EP0854580A3 (de) | 2001-09-19 |
| DE19700983A1 (de) | 1998-09-03 |
| EP0854580A2 (de) | 1998-07-22 |
| DE19700983C2 (de) | 1998-12-03 |
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