JP2662559B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に係わり、特に神経回路コンピ
ュータや多値論理集積回路等の高機能半導体集積回路装
置を提供するものである。
［従来の技術と発明が解決しようとする課題］ 半導体集積回路技術の進展は実に驚くべき速度で進ん
でおり、例えばダイナミック・メモリを例にとるなら、
１メガビットから４メガビットがすでに量産体制にあ
り、16メガビット、64メガビットといった超々高密度メ
モリも研究レベルでは実現されつつある。64メガビット
メモリは、せいぜい1cm四方のシリコンチップ上に実に
約１億2000万個ものMOSトランジスタが集積されてい
る。このような超高集積化技術はメモリ回路ばかりでな
く論理回路にも応用され、32ビットから64ビットのCPU
をはじめとする、様々な高機能論理集積回路が開発され
ている。
しかし、これらの論理回路はデジタル信号、即ち
「１」と「０」という２値の信号を用いて演算を行う方
式を採用しており、例えばコンピュータを構成する場合
は、ノイマン方式といって、あらかじめ決められたプロ
グラムに従って１つ１つ命令を実行していく方式であ
る。このような方式では、単純な数値計算に対しては非
常に高速な演算が可能であるが、パタン認識や画像の処
理といった演算には膨大な時間を要する。さらに、連
想、記憶、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究開発が行われているが、はかばかし
い成果は得られていないのが現状である。
そこで、これらの困難を一挙に解決するため、生物の
脳の機能を研究し、その機能を模倣した演算処理の行え
るコンピュータ、即ち神経回路コンピュータ（ニューロ
コンピュータ）を開発しようというまた別の流れの研究
がある。このような研究は、1940年代より始まっている
が、ここ数年非常に活発に研究が展開されるようになっ
た。それはLSI技術の進歩にともない、このようなニュ
ーロコンピュータのハードウェア化が可能となったこと
による。
しかしながら、現状の半導体LSI技術ではまだまだ大
きな壁があり、実用化のメドはほとんどたっていない状
況である。もう少し具体的に説明するなら、例えば人間
の神経細胞（ニューロン）１個の機能をハードウェア化
するためには、多数の半導体素子を組合わせて回路を構
成する必要があり、半導体チップ上に実用的な数のニュ
ーロンを集積することが非常に困難だからである。そこ
で本発明の主眼点は、たった１つのMOS型半導体素子に
よって、１個のニューロンの機能を実現することのでき
る半導体装置を提供するものである。本発明の詳細な説
明に移る前に、まず１つのニューロンに要求される機能
は何であるかを、また、これを現状技術で実現しようと
すればどのような困難が生じるかについて次に説明す
る。
第19図は、１つの神経細胞、即ち１個のニューロンの
機能を説明する図面であり、1943年にMcCullockとPitts
（Bull.Math.Biophys.Vol.5,p.115（1943））により数
学的モデルとして提案されたものである。現在もこのモ
デルを半導体回路で実現し、ニューロコンピュータを構
成する研究が盛んに進められている。V1、V2、V3、…、
Vnは、例えば電圧の大きさとして定義されるｎ個の入力
信号であり、他のニューロンから伝達された信号に相等
している。W1、W2、W3、…、Wnはニューロン同士の結合
の強さを表す係数で、生物学的にはシナプス結合と呼ば
れるものである。このニューロンの機能は単純であり、
各入力Viに重みWi（ｉ＝１〜ｎ）をかけて線形加算した
値Ｚが、ある所定の閾値VTH ＊より大となったときに
「１」を出力し、また閾値より小のときに「０」を出力
するという動作である。これを数式で表せば、 として、 となる。
第19図（ｂ）は、ＺとVoutの関係を表したものであ
り、ＺがVTH ＊より十分大きいときは１、十分小さいと
きは０を出力している。
さて、このような機能を従来の半導体技術で実現した
場合の回路の一例を第20図に示す。図において102−
１、102−２、102−３は演算増幅器（オペアンプ）であ
る。第20図（ａ）は、入力信号Vi（ｉ＝１〜ｎ）に重み
Wiをかけて加算しＺを求める回路である。Riに流れる電
流をIiとすると、Ii＝Vi/Riとなるから、 となり、オペアンプ102−１の出力電圧Vaは、 となる。Ibは、−Va/Rで与えられるから、IaとIbは大き
さが等しく（Ia＝Ib）、流れの方向が逆となる。従っ
て、 ここで、式（１）、（４）を比較すると、重み係数Wiは
Wi＝R/Riとなり、抵抗の大きさによって決められること
になる。つまり、第20図（ａ）の回路は、電流の加算に
より、入力信号の線形加算した電圧を発生する回路であ
る。次に、第20図（ｂ）は、Ｚの値をVoutに変換するた
めの回路の一例であり、オペアンプ102−３の非反転入
力端子に接続されている。オペアンプは、電圧増幅率
（ゲイン）の非常に大きなアンプだから、Ｚ＞E0で、V
out＝V+、Ｚ＜E0ではVout＝V-となり、第20図（ｃ）の
ような特性を示す。ここで、V+、V-はそれぞれオペアン
プに供給されている電源電圧によって決まる出力の最大
値及び最小値である。反転入力端に印加する電圧E0の値
を変化させることにより、VTH ＊を変化させることが可
能である。
第20図（ａ）、（ｂ）の回路の問題点の１つは、１つ
のニューロンを構成するのに数多くの半導体素子を必要
とすることである。図の回路では３個のオペアンプが使
用されているが、通常１個のオペアンプを構成するに
は、トランジスタが少なくとも10個程度が必要であり、
図の回路では全部で30個もトランジスタを使用すること
になる。また、電流を基本として加算演算を行うため、
常に大量の電流が流れ消費電力が大きくなる。つまり、
１つのニューロンはチップ上に大きな面積を占めるばか
りでなく、大きなパワーを消費するのである。従って、
高積化が困難なばかりでなく、たとえトランジスタ１個
１個を微細化して高集化できたとしても、消費電力密度
が大きくなり、実用的な集積回路を構成することは、ほ
とんど不可能である。
そこで本発明は、このような問題点を解決するために
なされたものであり、単一の素子でニューロン１個の機
能が実現でき、高集積度、低消費電力のニューロン・コ
ンピュータチップを実現することのできる半導体装置を
提供するものである。
［課題を解決するための手段］ 本発明の半導体装置は、第１導電型の第１の半導体領
域と第２導電型の第２の半導体領域を有し、該第１の半
導体領域内には第２導電型の第１のソース及びドレイン
領域と、該第１のソース及びドレイン領域を隔てる領域
上に絶縁膜を介して第１のフローティングゲート電極と
が設けられ、前記第２の半導体領域内には第１導電型を
有する第２のソース及びドレイン領域と、該第２のソー
ス及びドレイン領域を隔てる領域上に絶縁膜を介して前
記第１のフローティングゲート電極と電気的に接続され
た第２のフローティングゲート電極とが設けられ、且つ
該第１及び／または第２のフローティングゲート電極と
容量結合する少なくとも２個以上の入力ゲート電極を有
する半導体装置であって、 前記第１の半導体領域がｐ型の場合には、前記入力ゲ
ート電極の各々に印加した電圧に所定の重みをかけて線
形加算した値が所定の閾値より大となった場合にのみ前
記第１のフローティングゲート電極下に反転層が形成さ
れ、あるいは前記第１の半導体領域がｎ型の場合には、
前記線形加算した値が所定の閾値より小となった場合に
のみ前記第１のフローティングゲート電極下に反転層が
形成され、前記第１のソース及びドレイン領域間が電気
的に接続されるように構成されたことを特徴とする。
本発明の半導体装置は、第１導電型の第１の半導体領
域を有し、該第１の半導体領域内には、第２導電型で接
地ラインに接続された第１のソース領域及び負荷素子を
介して電源ラインと接続されたドレイン領域と、該第１
のソース及びドレイン領域を隔てる領域上に絶縁膜を介
して第１のフローティングゲート電極とが設けられ、且
つ該第１のフローティングゲート電極と容量結合する少
なくとも２個以上の入力ゲート電極を有する半導体装置
であって、 前記第１の半導体領域がｐ型の場合には、前記入力ゲ
ート電極の各々に印加した電圧に所定の重みをかけて線
形加算した値が所定の閾値より大となった場合にのみ前
記第１のフローティングゲート電極下に反転層が形成さ
れ、あるいは前記第１の半導体領域がｎ型の場合には、
前記線形加算した値が所定の閾値より小となった場合に
のみ前記第１のフローティングゲート電極下に反転層が
形成され、前記第１のソース及びドレイン領域間が電気
的に接続されるように構成されたことを特徴とする。
本発明の半導体装置は、第１導電型の第１の半導体領
域を有し、該第１の半導体領域内に、第２導電型で負荷
素子を介して接地ラインに接続された第１のソース領域
及び電源ラインに接続された第１のドレイン領域と、該
第１のソース及びドレイン領域を隔てる領域上に絶縁膜
を介して第１のフローティングゲート電極とが設けら
れ、且つ該第１のフローティングゲート電極と容量結合
する少なくとも２個以上の入力ゲート電極を有する半導
体装置であって、 前記第１の半導体領域がｐ型の場合には、前記入力ゲ
ート電極の各々に印加した電圧に所定の重みをかけて線
形加算した値が所定の閾値より大となった場合にのみ前
記第１のフローティングゲート電極下に反転層が形成さ
れ、あるいは前記第１の半導体領域がｎ型の場合には、
前記線形加算した値が所定の閾値より小となった場合に
のみ前記第１のフローティングゲート電極下に反転層が
形成され、前記第１のソース及びドレイン領域間が電気
的に接続されるように構成されたことを特徴とする半導
体装置。
更に本発明の半導体装置は、少なくとも４個の主要電
極を有する半導体装置において、第１及び第２の主要電
極間に流れる電流の大きさを制御する機能をもった第３
の主要電極と、前記第３の主要電極による前記第１及び
第２の主要電極間に流れる電流の制御の仕方そのものを
制御する機能をもった第４の主要電極とを少なくとも１
つ備えたことを特徴とする。
［作用］ 本半導体装置は、１個の素子によってニューロンの機
能を実現することができるため、ニューロン素子の超高
集積化が可能である。
さらに、消費電力を従来技術に比較して大幅に減少可
能となったため、初めてニューロン回路が実用的なレベ
ルで実現できるようになったのである。
［実施例］ （第１実施例） 第１図は、本発明の第１実施例を示す半導体装置の断
面図である。
Ｐ型Si基板101上にゲート酸化膜102を介して、例えば
N+のポリシリコンで形成されたゲート電極103が設けら
れている。このゲート電極はまわりを完全にSiO2等の絶
縁膜104で覆われているため、電気的にはフローティン
グ状態にある。
105−１〜105−４は、例えばN+ポリシリコンで形成さ
れた入力ゲート電極であり、フローティングゲート103
とは、例えば、SiO2等の絶縁膜106で隔てられている。
これらの入力ゲート電極の電位はAl配線106−１〜106−
４によって供給される電圧により決定されるようになっ
ている。
107、108はそれぞれ、例えばAsイオンを注入すること
により形成されたソース及びドレインであり、109、110
は、それぞれソース及びドレインに接続されたAl配線で
ある。この本発明による半導体装置は、ゲート電極105
−１〜105−４に加えられた電圧V1、V2、V3、V4に所定
の重みをかけた線形加算値がある閾値を越えた時に、Si
基板表面111に反転層、即ちチャネルが形成され、ソー
スとドレインが導通状態になる機能を有している。この
デバイスが以上に述べたような電圧の線形加算機能を有
することを次に詳しく説明する。
今、第１図（ａ）のデバイスを第１図（ｂ）のように
一般化したモデルで考える。201はフローティングゲー
トを表し、第１図（ａ）の103に相等する。202−１、20
2−２、202−３、…、202−ｎは第１図（ａ）の４個の
コントロールゲート105−１、105−２、105−３、105−
４がｎ個ある場合に一般化して表したものであり、C1、
C2、C3、…、Cnは各ゲートとフローティングゲート201
の間の容量結合係数（キャパシタンス）を表したもので
ある。C0はフローティングゲートと基板101との間の容
量である。今、フローティングゲートの電位をVF、入力
ゲートに印加される電圧をV1、V2、V3、…、Vn、基板の
電位をV0とする。また、C0、C1、C2、…、Cn等のキャパ
シタンスに蓄えられる電荷をそれぞれQ0、Q1、Q2、…、
Qnとすると、Q0＝C0（V0−VF）、Q1＝C1（V1−VF）、Q2
＝C2（V2−VF）、…、Qn＝Cn（Vn−VF）となる。
ここで、フローティングゲート内の全電荷量をQFとす
ると、 となる。
従って、VFは次式で求められる。
ここで、 である。ここで第１図（ａ）のデバイスを、フローティ
ングゲート103をゲート電極とするMOSFETとみなしたと
きの閾電圧をVTHとする。つまり、ゲート103がVTHボル
トとなったときに、基板表面111にチャネルが形成され
るとする。（１）式においてVF＞VTHとおくと、 が得られる。ここで、 である。（２）式は、ゲート202−１、202−２、202−
３、…、202−ｎへの入力電圧に各々重みW1、W2、…、W
nを掛けて加算した値を意味し、この値が、 で与えられるVTH ＊より大となったときに第１図（ａ）
のデバイスはオンしてソース・ドレインが導通するので
ある。通常基板はアースするのでV0＝０でありフローテ
ィングゲート中に存在する電荷の総和は０であるから、 VTH ＊＝VTH …（４） である。
以上のように、本発明による半導体装置は、入力に重
みをかけて線形加算を行い、その結果を閾値VTHと比較
して、MOSトランジスタのオン、オフ状態を制御する機
能を有していることが分る。つまり、単体素子のレベル
で高度な演算機能を持つ全く新しいトランジスタであ
り、これはこれから示すようにニューロン・コンピュー
タ構成に非常に適した素子であるため、ニューロMOSト
ランジスタ、略してν（ニュー）MOSと呼んでいる。
第１図（ｃ）は、νMOSを表す略記号であり、Ｓはソ
ース、Ｄはドレイン、G1、G2、G3、G4はそれぞれ入力ゲ
ートを表している。
今、第１図（ｃ）の記号を用いて表したニューロ素子
の構成を第１図（ｄ）に示す。これは本実施例の変形例
である。νMOSのドレイン121が負荷素子122を介して電
源ライン（VDD）に接続されている。この回路では、Ｚ
＝W1V1＋W2V2＋W3V3＋W4V4としたとき、Vout1とＺの関
係は第１図（ｅ）に破線で示したようになる。また、V
out1を一般のインバータ123を通すと、出力Vout2は同図
に実線で示したようになる。つまり、この簡単な回路に
よって、第19図（ａ）に示したニューロン１個の機能が
実現されているのである。第１図（ｄ）の回路を、従来
例を示す第20図（ａ）、（ｂ）と比較すれば本発明の絶
大な効果は明らかである。即ち、従来例では、１個のニ
ューロンを構成するのに少なくとも30個程度のバイポー
ラトランジスタを必要としたのに対し、本発明ではたっ
た２個のMOSトランジスタで実現されていることであ
る。チップ上に占める面積を１ケタ以上小さくすること
が可能であり、超高集積化がはじめて可能となったので
ある。さらに従来例では、電流の加算性を利用して電圧
の加算を行っており、電流の大量に流れるバイポーラト
ランジスタを用いて回路を構成していたため消費電力が
非常に大きかった。しかるに本発明では、たった２個の
MOSトランジスタで構成されているため、ほとんど電力
を消費しない。MOSは、そもそも電圧制御型デバイスで
あり、わずかな電荷量によって、そのオン・オフ状態の
制御ができるため消費電力が少ない。加えて、電圧入力
をそのまま加算できる機能を有したνMOSを用いている
ため、第20図（ａ）で行ったように電圧を一度電流に変
換して加算する必要が全くない回路構成になっており、
本質的に低消費電力動作が可能なニューロンである。以
上に述べた高集積性、低消費電力という２つの特徴によ
り、はじめてニューロコンピュータ用回路が実用的なレ
ベルで実現可能となったのである。
第１図（ｆ）は、第１図（ａ）に示した本発明の第１
実施例であるνMOSの平面図であり、図中の番号は第１
図（ａ）の番号と対応している。107、108はソース及び
ドレイン、105−１〜105−４は４個の入力ゲート、103
はフローティングゲートであり、Ｘ−Ｘ′での断面は第
１図（ａ）に相当している。ただしここでは、図面を見
易くするため絶縁膜104、アルミニウム配線109、110、1
06−１〜106−４等は省略してある。これらは適宜必要
な場所に設ければよい。
第１図（ｇ）は、第１図（ｆ）のＹ−Ｙ′断面を示す
図で、やはり図面に付した番号は共通である。ここで11
2は素子間分離のフィールド酸化膜である。
さて、ここで具体的な素子の設け方の例について述べ
ておく。例えば、第１図（ａ）、（ｆ）、（ｇ）の実施
例では、Ｐ型基板として（100）面で抵抗値0.5Ω・cmの
ものを用い、ゲート酸化膜（SiO2）の厚さを500Å、フ
ローティングゲートと入力ゲート間の絶縁膜（SiO2）の
厚さを500Å、フローティングゲートとチャネル形成量
領域の重なり部分を３μｍ×3.5μｍ、フローティング
ゲート103と入力ゲート105−１、105−２、105−３、10
5−４とのそれぞれの重なり部分の大きさを、４μｍ×
0.75μｍ、４μｍ×1.0μｍ、４μｍ×0.5μｍ、４μｍ
×0.75μｍとして設計されている。フィールド酸化膜11
2は約１μｍと厚いので、フィールド酸化膜を間にはさ
んだ部分でのフローティングゲート103と基板101、ある
いはコントロールゲート105と基板101の間の容量は小さ
く無視することができる。以上のデータをもとに計算す
るとC0:C1:C2:C3:C4＝10.5:3:4:2:3となり、 Ｚ＝0.13V1＋0.18V2＋0.089V3＋0.13V4 …（５） と表される。VS＝０で、且つ、フローティングゲート内
に電荷の注入はないとすると（４）式よりVTH ＊は約1.0
Vとなり、例えば入力がV1＝0V、V2＝5V、V3＝5V、V4＝5
Vの場合は、Ｚ＝2.0Vとなり、第１図（ｄ）のVout2は5V
となる。また、V1＝0V、V2＝0V、V3＝5V、V4＝0Vのとき
はＺ＝0.45Vとなり、Vout2は、約0V（低レベル）とな
る。ここでは例として、入力として0V又は5Vの場合のみ
について説明したが、入力が0Vと5Vの中間の値、あるい
は負の値であってもよいことはもちろん言うまでもな
い。また、Vout2をこのニューロンの出力として用いる
場合について説明したが、例えばその反転出力Vout1を
そのまま出力として用いてもよい。
（第２実施例） 第１図（ａ）、（ｆ）、（ｇ）に示した本発明の第１
実施例は、第１図（ｆ）より明らかなように入力ゲート
をチャネル方向（Ｘ−Ｘ′の方向）に並べているため、
必然的にνMOSのチャネル長が長くなってしまう。この
ことは、高速動作を実現する上では、不利である。そこ
で第２図に基づき、νMOSのショートチャネル化を可能
にした本発明の第２実施例を説明する。第２図（ａ）は
平面図であり第２図（ｂ）、（ｃ）はそれぞれＸ−Ｘ′
及びＹ−Ｙ′における断面構造を模式的に表したもので
ある。第２図（ａ）では簡単のため、Al配線及びAl配線
下の層間絶縁膜は省略されている。図において201は、
例えばＰ型Si基板、207、208はそれぞれソース及びドレ
イン、202はゲート酸化膜、203はフローティングゲー
ト、205−１〜205−４はそれぞれ入力ゲート、206−１
〜206−４は入力ゲートに接続されたAl配線、209、210
はそれぞれソース及びドレインに接続されたAl配線、20
6はフローティングゲートと入力ゲート間の絶縁膜、204
はAl配線下の絶縁膜である。さて、このνMOSで、例え
ばフローティングゲートとチャネル形成領域の重なり部
分の面積を１μｍ×４μｍ、フローティングゲートと入
力ゲート205−１、205−２、205−３、205−４との重な
り部分の面積をそれぞれ１μｍ×0.75μｍ、１μｍ×１
μｍ、１μｍ×0.5μｍ、１μｍ×0.75μｍと設計し、
その他のパラメータは第１図（ａ）と同様とすると、 Ｚ＝0.107V1＋0.143V2＋0.071V3＋0.107V4 …（６） となる。ここでV1、V2、V3、V4はそれぞれ入力ゲート20
5−１、205−２、205−３、205−４に加えられる入力電
圧を表している。例えば、このトランジスタを用いて第
１図（ｄ）のような回路を構成したとすると、V1＝5V、
V2＝５、V3＝0V、V4＝5Vの場合は、Ｚ＝1.78となり、V
out2は、5Vが出力され、また、V1＝０、V2＝０、V3＝5
V、V4＝５のときには、Ｚ＝099Vとなり、Vout2には約0V
が出力され、ニューロン動作を行い得ることは明らかで
ある。
上記第１及び第２実施例では、入力電圧に乗じる重み
が、入力ゲートとフローティングゲートの重なり部分の
容量Ci（ｉ＝１〜４）と全容量、 との比で決められている。つまり入力ゲートとフローテ
ィングゲートの重なり面積を変化することで重みを自由
にかえることが可能である。あるいは、入力ゲート、フ
ローティングゲート間の絶縁物の種類をかえ、その誘電
率の違いによって容量をかえてもよい。例えば絶縁物と
して、SiO2、Si3N4、Al2O3等を用いると、重なり部分の
面積を同一としても、その容量の大きさの比は、約1:2:
2.3となる。もちろん重なり部分の面積を同時に変化さ
せることにより、さらに大きな比を実現することができ
る。特に小さな重なり面積で大きな容量結合係数を得た
い場合、即ち、入力ゲートとの結合を表す重み係数W
i（ｉ＝１〜４）を特に大きくしたい場合は、高誘電率
材料、例えばTa2O5等を用いればよい。この場合、SiO2
を用いた場合に比較して、同じ面積で約５倍の大きさの
重みが実現できる。さらに、これら絶縁膜の膜厚を変え
ることによっても容量、すなわち重み係数を変えること
ができる。
（第３実施例） 以上述べた本発明の第１、第２実施例では、入力にか
ける重み係数（W1〜W4）は、νMOSの構造で決まり、素
子形成後には変更することができない。これらの重み係
数を自由に変更できるようにしたニューロンが、第３図
にブロック図で示されており、これが本発明の第３実施
例である。301は１つのニューロン素子であり、例えば
第１図（ｄ）のような構成を用いた回路で構成されてい
る。もちろんこのニューロン素子は、後の第４図、第５
図、第６図、第８図等で説明する本発明のその他の実施
例で実現されるニューロン素子を用いてもよい。302−
１、302−２、…、302−ｎはそれぞれ入力信号電圧V1、
V2、…、Vnに、重みW1、W2、W3、…、Wnを掛け算した値
を出力する回路である。例えば、302−１を例にとって
説明すると、この回路は少なくとも３つの端子303、30
4、305を有しており、303は信号電圧の入力端子であ
る。304は出力端子であり、入力電圧V1に重みW1を掛け
算した結果W1V1を出力する。第３の端子305は、制御信
号X1の入力端子であり、このX1の大きさによって重みW1
の大きさを変化できるようになっている。すなわち、こ
の回路構成によってニューロン素子301への入力信号に
かかる重みは、自由に変化させることができるのであ
る。これは、ニューロンコンピュータを実現する上で非
常に重要である。なぜなら、実際の生体で行われている
情報処理では、この重み係数を刻々変化させることによ
り演算を行っているのである。つまり演算結果に基づい
て、この重みを順次変化させることにより、認識、連
想、学習といった高度な情報処理を生体は実現している
のである。即ち、第３図の構成は、ニューロコンピュー
タ構成の最も基本となるものである。なお、302−１、3
02−２、…、302−ｎ等の重み掛け算回路の具体的な構
成については後程詳しく説明する。
第３図の構成では、入力信号への重みづけは重み掛け
算回路で行われるため、301のデバイスでは、例えば第
１図、第２図に示したように入力ゲートとフローティン
グゲートの重なり面積を変化させて重みをかえる必要が
ない。つまり、すべて同じ重なり面積でデバイスを設計
することが可能であり、デバイスの汎用性が大きくな
る。もちろん、面積、あるいは間にはさむ絶縁膜の種類
や膜厚等をかえて、重み掛け算回路と両方で信号にかか
る重み係数を決定してもよい。
第４図〜第６図は、重なり面積を一定とした様々なν
MOSの構造を示した本発明の第４〜第６実施例を説明す
る図面である。
（第４実施例、第５実施例） 第４図の実施例は、第２実施例（第２図）において、
入力ゲート205−１〜205−４相互の間隔を小さく、より
素子の微細化を可能とした例である。即ち、第２図
（ｃ）において、各入力ゲート間の間隔は、リソグラフ
ィー工程の解像力の限界によて規定されるが、第４図の
実施例では各入力ゲートは互いに重ね合わせて設置され
ており、隣接する入力ゲートの間隔は絶縁膜402の厚さ
に等しい。この構造を実現するには、例えばフローティ
ングゲート403形成後、その表面に熱酸化膜404等の絶縁
薄膜を形成し、その上にまず入力ゲート401−１、401−
３、401−５を形成する。次いで、これらの入力ゲート
表面に絶縁膜を形成した後、再び入力ゲート401−２、4
01−４を形成するのである。なお、図において405、40
6、407はそれぞれＰ型Si基板、フィールド酸化膜及びAl
配線である。
第５図は本発明の第５実施例を示す図であり、（ａ）
はその平面図、（ｂ）はＸ−Ｘ′における断面図であ
る。501はフィールド酸化膜の領域、502、503はソース
及びドレイン領域であり、この図においてAl配線の簡単
化のため省略されている。本実施例の特徴は、フローテ
ィングゲート504と、入力ゲート505の結合がフィールド
酸化膜上で行われている点である。この構成では、フロ
ーティングゲートとシリコン基板との重なり面積とは関
係なく、各入力ゲートとフローティングゲート間のオー
バラップ面積が決定できる。つまり、MOSトランジスタ
部分とフローティングゲートと入力ゲートの結合部分を
分離独立して設計できるため素子設計の自由度が非常に
大きくなる。例えば、 C1＋C2＋C3＋C4≫C0 と設計してやれば、 CTOT≒C1＋C2＋C3＋C4 となり、 W1＋W2＋W3＋W4≒１ …（７） とできる。第１、第２の実施例では、W1＋W2＋W3＋W4の
値は、それぞれ0.529及び0.428であり、１よりは小さ
い。つまり、本実施例では、各重み係数の値を大きくす
ることができるのである。
また、式（３）より式（４）を導くに際し、基板の電
位Vsを0Vと仮定した。これは、近似的には正しいが厳密
な意味では正しくない。その理由は、例えば第１図
（ａ）で半導体基板表面111にチャネルが形成される
と、チャネルの電位はソース端で0Vとなり、ドレイン10
8に向うに従ってドレイン電位に徐々に近づいて行く。
もちろん、大きな電位変化はドレイン近傍でのみ生じる
のでチャネル電位を全体として略々0Vと仮定してもよか
ったのである。しかし、トランジスタがショートチャネ
ル化されれば、やはり誤差が生じる。また、シリコン表
面111にチャネルが形成されている場合には、C0（フロ
ーティングゲートと基板Si間の容量結合係数）はC
0X（ゲート酸化膜の容量でC0X＝εo εr S/toxとなる。
ここで、εｏは真空の誘電率、εｒはSiO2の比誘電率、
Ｓはチャネルの面積である）とほぼ等しい。しかし、チ
ャネルが消失している場合にはシリコン表面には空乏層
が形成されており、C0はC0Xと空乏層容量CDの値より接
続したもの、即ちC0＝（1/C0X＋1/CD）-1に等しい。こ
こで、CD＝εo εｒ′S/Wであり、εｒ′はSiの比誘電
率、Ｗは空乏層の厚さである。Ｗはフローティングゲー
トと基板間の電位差により変化するためC0も変化するこ
とになる。従って（３）式におけるC0V0は一定値をとる
のではなく、デバイスの動作条件によって変化し得る値
である。つまり、（３）式で与えられる閾値VTH ＊はこ
れに従って変化するのである。通常この変化は、VTH ＊
の大きさにくらべて小さいため、余り大きな問題とはな
らないが、デバイス動作により高い精度を要求するなら
ば、VTH ＊は変動しないことが望ましい。しかるに、本
発明第５実施例で、C0≪CTOTとできるため、（３）式の
第２項は、十分小さな値とすることが可能であり、この
VTHの変動の問題は解決することができるのである。
（第６実施例） 第６図は本発明の第６実施例を示す断面図であり、60
1は例えばＰ型Si基板、602はフィールド酸化膜、603は
フローティングゲート、604は４つの入力ゲートであ
る。この実施例の特徴は、さらにもう１つの制御ゲート
605を設けたところにあり、制御ゲートはフローティン
グゲートの下部に絶縁膜606を介して設置されている。
今、フローティングゲートと制御ゲート605の間の容量
結合係数をCCと表し、CTOT＝C1＋C2＋C3＋C4＋CC（C1〜
C4は４つの入力ゲートとフローティングゲート間の容量
結合係数）は、C0にくらべて十分大きく、C0/CTOT≒０
とみなせるとする。そうすると（３）式は となる。ここで、VCはコントロールゲートの電位であ
り、QF＝０と仮定した。（８）式は、VTH ＊の値をVCの
値でコントロールできることを示している。即ち、本発
明の第６実施例である、第６図のνMOSを用いて第１図
（ｄ）のような回路を構成すると、その入力に対してV
out2がOVからVDDに変化する際の閾値の値VTH ＊が制御ゲ
ートへの入力電圧によって可変となるのである。即ち、
ニューロン動作の閾値を可変とでき、ニューロン・コン
ピュータ構成がよりフレキシブルに行えるようになるの
である。しかしこのような閾値可変の機能は、第６図の
構造に限ったことではない。第１図、第２図、第４図、
第５図のいずれの場合においても、入力ゲートの１つを
制御ゲートとみなしてやれば同様の機能が実現できるの
である。
（３）式において、QF≠０の場合は（８）式は、 となる。VC＝０として、このデバイスを働かせるとする
と、 となる。今、QF＝０の状態にあると仮定しよう。そうす
れば当然VTH ＊＝VTHである。次に、例えばVC＝０の状態
で、入力ゲート604のすべてに＋20Vを印加したとする
（V1＝V2＝V3＝V4＝20V）。ここで例えば、（C1＋C2＋C
3＋C4）:CC＝4:1と設計されていたとすると、VF＝16Vと
なる。チャネル部のゲート酸化膜607の膜厚を、例えば1
00Åとすると、ゲート酸化膜には16Vの電圧がかかるこ
とになり、この電圧によって酸化膜中を電子が流れてフ
ローティングゲート中への電子の注入がおこる。その結
果、QF＜０となり、（10）式によりVTH ＊＝VTH＋|QF|/C
TOTとなり、電子注入前にくらべて|QF|/CTOTだけVTH ＊
が大きくなる。この時、各入力ゲートに加える電圧をコ
ントロールすることによりVTH ＊の変化量をコントロー
ルできる。例えば、V1＝V2＝V3＝V4にして20Vから変化
させてもよいし、各々違う値をとってもよい。また逆
に、V1＝V2＝V3＝V4＝−20Vとしてやれば、電子が放出
され、QF＞０となる。このときは、 となって注入前よりも、閾値が低くなる。電子の放出
は、例えばV1＝V2＝V3＝V4＝0VとしてVC＝−20Vとして
も同様に行うことができる。
以上述べたように、νMOSにおいてはフローティング
ゲート603の電位をコントロールし、絶縁膜を通しての
電子の注入・放出等を行うことにより、フローティング
ゲート内の電荷量を制御し、（10）式に従って、ニュー
ロン素子の閾値を変化させることができるのである。こ
の方式によりVTH ＊を制御してやれば、その値は次の注
入・放出を行うまでは不変である。つまり、回路の電源
を切ってもVTH ＊の値は記憶されるのである。
第６図で説明した例では、ゲート酸化膜を通して電子
の注入・放出を行う場合について述べたが、これは他の
部分で行わせてもよい。例えば、フローティングゲート
と制御ゲート605の間の酸化膜606、あるいはフローティ
ングゲートと入力ゲート604の間の酸化膜608のいずれか
で行わせてもよい。あるいは、これらの酸化膜607、60
6、608の一部のみに膜厚の薄い部分を形成し、その部分
で注入・放出を行わせてもよい。また、第６図では制御
電極605と入力ゲート604に、それぞれ異る値の電圧を加
えてることで注入・放出を制御したが、これは入力ゲー
ト同士に異る値の電圧を加えて行ってもよい。即ち、60
5の如き特別な制御ゲートは不要であり、例えば第１
図、第２図、第４図、第５図に示した例で、各々の入力
ゲートに加える電圧を制御して行ってもよいことは明白
である。いずれにせよ、通常のスイッチング動作では注
入・放出が生じてはならないので、注入・放出動作時に
はスイッチング動作時より高い電圧が必要となる。
本発明のνMOSを用いたニューロン素子は、例えば第
１図（ｄ）のような回路構成で実現できる。ここではν
MOS124に接続する負荷素子として、抵抗122を用いてい
るが、これは抵抗以外の素子でもよい。その例を第７図
（ａ）、（ｂ）に示す。
第７図（ａ）は、ＮチャネルディプレションモードMO
Sトランジスタ701を用いたものであり、同図（ｂ）は、
Ｎチャネルエンハンスメントモードトランジスタ702を
それぞれ負荷として用いた例である。第１図、第２図、
第４図、第５図、第６図、第７図等は、Ｐ型基板上にＮ
チャネルのνMOSを形成する場合について説明したが、
Ｎ型基板上にＰチャネルのνMOSを形成する場合も全く
同様の機能が実現されることはいうまでもない。
（第７実施例） 以上、本発明のνMOSを用いたニューロン素子の形成
方法として、第１図（ｄ）及び第７図（ａ）、（ｂ）等
の構成について説明したが、これらの構成の１つの問題
は、νMOS124、703、704が導通状態となったとき、VDD
からアースに直流電流が流れることである。特に、同図
のようにNMOSのインバータと組合わせた場合には、V
out2のHIGH、LOWのいずれの状態に対しても、必ずどち
らかのパスに貫通電流が流れることとなり、消費電力低
減の観点からは望ましくない結果となる。また、Ｚ＞V
TH ＊のときは、Vout1には、low levelがでる訳である
が、これは完全な0Vではなく、VDD×RON/（RON＋RL）と
なる。ここで、RONはνMOSのON抵抗、RLは負荷素子の抵
抗値である。通常、RON≪RLと設計するため、ほぼ出力
電圧は０に近くなるが、望ましくは完全に0Vの力される
のがよい。以上の要請に答えられるようにしたのが本発
明の第７実施例である。
第８図（ａ）は、本発明の第７実施例を示す平面図で
あり、第８図（ｂ）は第８図（ａ）のＸ−Ｘ′における
断面図である。
801はＰ型基板803上に形成したＮチャネル型のνMOS
であり、802はＮ型基板804上に形成したＰチャネル型の
νMOSである。805は、フローティングゲートであり、Ｐ
型基板803及びＮ型基板各々の上にゲート絶縁膜806、80
7を介して設けられている。808−１、808−２、808−
３、808−４は各々４つの入力ゲートである。809、810
はそれぞれN+のソース及びドレイン、811、812はそれぞ
れP+のソース及びドレインである。813、814、815はAl
配線であり、813はVSS（アース）電位に、814はVDD（正
の電源電圧、例えば5V）に接続されている。なお、81
5′はフィールド酸化膜であり、816はAl配線下の絶縁膜
であり、817、817′、817″、817は絶縁膜816に開口
されたコンタクトホールである。
さてここで、例えば、NMOS、PMOSのゲート長は１μ
ｍ、ゲート幅は３μｍ、ゲート酸化膜200Åとなってい
る。また、入力ゲートとフローティングゲートの重なり
面積はすべて同一で、4.5（μｍ）２となっており、ま
た両者の間の絶縁膜818はSiO2で、厚さは100Åとなって
いる。このときフローティングゲート805の電位をＺと
すると、 Ｚ＝0.214（V1＋V2＋V3＋V4） …（11） となる。ここで、V1、V2、V3、V4は、４つの入力ゲート
への入力電圧である。今、フローティングゲートからみ
たＮチャネルνMOS801の閾値VTn ＊を1V、ＰチャネルνM
OS802の閾値VTp ＊を−1Vと設計したとする。Ｚに対する
815の電位Vout1を求めると、第８図（ｃ）の実線のよう
になる。Ｚ＜1Vのときは、ＮチャネルνMOS810がOFF、
ＰチャネルνMOS802がONとなって、Vout1は5Vとなる。
Ｚ＞４のときは、ＰチャネルνMOS802がONとなり、Ｎチ
ャネルνMOS801がOFFとなり、Vout1は0Vとなる。このよ
うに、低レベルが正確に出力されるだけでなく、低レベ
ル出力時にも貫通電流の流れることがなく、極めて低消
費電力のニューロン素子が形成できる。第８図（ｃ）の
破線で示したのは、VTn＝2V、VTp＝−2Vの場合のVout1
とＺの関係であり、5Vから0Vへの特性変化が急峻であ
る。このように閾値VTn、VTpの組合わせにより、特性を
コントロールすることができる。本発明の第７実施例
は、低消費電力という優れた特性をもったνMOSであ
り、ＮチャネルνMOSとＰチャネルνMOSが１つのフロー
ティングゲートを共有し、お互いに相補的にON、OFFを
行っているため、Complementary νMOS、略してＣ−νM
OSと呼ぶ。
以上バルクSiウエハー上でνMOSをつくる場合につい
てのみ述べたが、たとえばSOI基板、つまり絶縁膜上に
形成されたSi層内に本発明のディバイスをつくってもよ
い。
（第８実施例） 第９図は、Ｃ−νMOSを用いたニューロン素子の構成
例であり、本発明の第８実施例を示している。901は、
４つの入力ゲートを持ったＣ−νMOSを表す記号であ
り、902はCMOSのインバータである。903、904、905、90
6は、４つの入力電圧V1、V2、V3、V4に、それぞれX1、X
2、X3、X4の制御電圧で決定される重み係数W1、W2、
W3、W4をかけて出力し、Ｃ−νMOSの入力ゲートに信号
を供給する回路である。Vout2は、Vout1はHIGHレベルの
ときにLOW、Vout1がLOWレベルのときにHIGHレベルを出
力する。Vout2のHIGH、LOWのいずれの場合にも、Ｃ−ν
MOS901、CMOSインバータ902には、どちらも貫通電流が
流れていない。
第８図、第９図の例では、808−１〜808−４はすべて
入力ゲートとしたが、このうちの少なくとも１本を第６
図で述べた制御ゲート605の如く用いてもよい。例え
ば、808−１に固定電位を与え、これにより、VTn、VTp
をコントロールてもよい。また、605の如き制御ゲート
を別途設けてももちろんよい。更に、フローティングゲ
ートへの電荷の注入等を利用してもよいことは言うまで
もない。
次に、第３図及び第９図に用いた重みを掛け算する回
路（302−１〜302−ｎ、及び903、904、905、906）につ
いての実施例について説明する。第10図は重み掛け算回
路の１例を示す回路図である。例えば、1001はNMOSで、
その閾値VTHは略々0Vに設定されている。ROは抵抗であ
り、RXは入力電圧Ｘによってコントロールされる可変抵
抗である。1002の電位をVmとするとVm＝Vin−VTHで与え
られるため、VTH＝０とすると、Vm＝Vinとなる。従っ
て、出力電圧Voutは、 で与えられる。
従ってこの回路は、Vinという入力に対し、Rx/（Ro＋
Rx）なる重み係数を掛けて出力する機能をもっている。
このとき、入力電圧Ｘによって可変抵抗の値Rxをコント
ロールできれば、重み係数を自在に変化させることがで
きる。可変抵抗の実現方法としては、例えば第11図に示
したように、１つのMOSFETを使用してもよい。ゲートに
一定の電圧VGを印加しておくと、その電流電圧特性は同
図に示したようになり、VGの値によって変化する。従っ
て、これを可変抵抗として用いることができる。しか
し、図から明らかなようにＩ−Ｖ特性の非線形性が大き
く、回路設計には注意が必要である。
（第９実施例） 次に本発明のνMOSを用いれば、非常に線形性の優れ
た可変抵抗の実現できることを次に示す。このことを説
明するために、νMOSの特性を少し一般的に解析してみ
る。第12図は、２つの入力ゲート1201、1202をもつνMO
Sを記号で表したものであり、ソースをアース電位とし
たときのドレイン電圧をVD、入力ゲートの電圧をV1、
V2、フローティングゲート1203の電圧をＺと表す。ま
た、このνMOSのチャネル長、チャネル幅をそれぞれ
Ｌ、Ｗ、フローティングゲートからみた閾値をVTHとす
ると、ドレイン電流IDは次式で表される。即ち、 ここで、μｎは電子の表面移動度、COはフローティン
グゲート下のゲート酸化膜容量である。また、 Ｚ＝W1V1＋W2V2 …（13） と表される。ここで、 である。
本発明の第９実施例を第13図に示す。ここに示される
νMOSにおいては、第１入力ゲート1201はドレインと接
続され、第２入力ゲート1202には、一定電圧V2が与えら
れている。（13）式においてV1＝VDとし、（12′）式に
代入すると、 となる。
ここで、W1＝1/2とすると、VD 2の項が消えて次式とな
る。
第13図（ｂ）に示すようにIDはVDに比例し、νMOSは
線形抵抗素子となるのである。このνMOSの外部からみ
た直流抵抗値Rxは、 で与えられることになる。つまり、V2の値によって抵抗
値が制御できることになる（15）式において、RX＞０と
なるためには、 W2V2−VTH＞０ …（16） となるように、W2、VTHを設定しなくてはならない。νM
OSをデプレション形とすれば、VTH＜０であり、（16）
は常に満足される。また、W1＝1/2とするためには、 すなわち、 C0＋C2＝C1 とする必要がある。これには、COの効果を小さくできる
本発明の第５実施例である第５図の如き構造をとるのが
有利である。第13図（ａ）の回路を第10図のRXとして用
いれば、V2の値によってその抵抗値を制御でき、理想的
な重み掛け算回路が実現できる。このようにνMOSは、
極めて有効な応用が可能であり、本発明による新しいト
ランジスタの幅広い応用性を示している。
上の解析はフローティングゲート内の電荷を０として
行ったが、例えばQFなるチャージが存在するとすると
（15）式の抵抗値は、次のように修正される。即ち、 となる。第６図において第６実施例として述べたよう
に、フローティングゲート内への電子の注入、あるいは
フローティングゲートからの電子の放出を利用して抵抗
値を記憶させることができる。この場合、V2は電荷の注
入を行う場合のみ電圧を印加すればよく、通常動作では
一定値に保っておけばよい。
（第10実施例） これまで述べてきたニューロン回路は、すべて正の電
源電圧VDDを１つ用いて構成されていた。従って、信号
はすべて正の値のみであり、負の値は扱うことができな
かった。第14図（ａ）は、正負の信号を自在に扱える本
発明第10実施例で説明する回路図である。1401は、第８
図で述べた如きＣ−νMOSであるが、ＮチャネルMOSのソ
ース1402は負の電源電圧（−VDD）に接続されている。1
403はCMOSのインバータであり、やはりNOMSのソース140
4は（−VDD）に接続されている。1405、1406はそれぞれ
ＰチャネルMOSFET及びＮチャネルMOSFETであり、その閾
値は、それぞれ略々0Vに設定されている。V1、…、V
nは、正負の任意の値をもった入力である。Vout2は、Ｚ
＞VTH ＊ならば＋VDD、Ｚ＜VTH ＊ならば−VDDの値をと
る。さてここで、1408の回路動作について考えてみる。
Vout2が正の場合には、PMOS1405はOFFとなり、1408は第
14図（ｂ）のようになる。即ち、 となり、Vout3は正の値が出力される。
また一方、Vout2が負の場合には、NMOS1406がOFFとな
り、1408は第14図（ｃ）となる。即ち、 となって、今度は負の値が出力されることになる。つま
り、正負も考慮して重み係数の掛け算ができるのであ
る。1408の如き回路を、例えば第８図（ｃ）の903〜906
に用いることにより、正負の信号を扱えるニューロン回
路が構成できるのである。また、本回路における可変抵
抗素子として、本発明の９実施例の如きνMOS回路も用
いればよいことは、言うまでもない。
（第11実施例） νMOSは、以上に述べたニューロンコンピュータ回路
用素子として様々な有用な応用以外にも、まだ多くの特
徴ある応用が可能である。
第15図は本発明の第11実施例を示す回路図である。15
01は、４入力のνMOSであり、それぞれにV1、V2、V3、V
4の入力電圧が入力されている。フローティング電極の
電圧をＺとすると、Ｚ＝W1V1＋W2V2＋W3V3＋W4V4と表さ
れ、今、フローティングゲートからみたこのMOSの閾値
をVTHとすると、 Vout＝Ｚ−VTHとなる。
VTHを略々0Vに設定すると、 Vout＝W1V1＋W2V2＋W3V3＋W4V4 となり、入力電圧の、線形加算値を出力する回路とな
る。この様な機能は、例えば多値論理回路には非常に有
用な回路であり、これまで電流の加算性を応用して電圧
の加算演算を行っていたのに較べると消費電力が非常に
小さくなる。また、単一の素子で実現できるため、集積
度の著しい向上がはかれるのである。
（第12実施例） 第16図は、第15図の回路を応用したニューロン回路の
構成例であり、本発明の第12実施例を示す。Voutの出力
が２段のインバータ1602、1603を経てVout2が出力され
ている。インバータ1602の閾値をVTHとすれば、 W1V1＋W2V2＋W3V3＋W4V4＞VTH で、VoutにはHIGHの信号が出てくる。即ち、ニューロン
の機能を果すことは明らかである。1602、1603のインバ
ータは、NMOSのＥ−Ｒ型、Ｅ−Ｅ型、Ｅ−Ｄ型、あるい
はCMOS型のいずれであってもよい。
（第13実施例） 第17図は、本発明の第13実施例を示すνMOSの構造図
である。４つの入力ゲートとフローティングゲートとの
容量結合係数を、C1、C2、C3、C4とし、C2＝2C1、C3＝4
C1、C4＝8C1とすると、フローティングゲートの電位Ｚ
は、 と表される。今、V1、V2、V3、V4を１、あるいは０とす
ると、（19）式の｛V1＋2V2＋4V3＋8V4｝内の数は２進
数（V4、V3、V2、V1）を10進数で表した値に等しい。つ
まり、Ｚは２進数を10進数に変換した数に比例した電圧
値となっている。従って、第17図のνMOSを第15図のνM
OSとして用いると、Voutは２進数（V4、V3、V2、V1）を
Ｄ−Ａ変換した出力が得られるのである。このように、
たった１個のνMOSを用いてＤ−Ａ変換を行うことがで
きる。これもνMOSの非常に重要な応用である。
（第14実施例） 第18図は、本発明の第14実施例を示す図面で、２つの
入力ゲート、VG、VCをもつνMOSである。フローティン
グゲートの電位をＺとし、フローティングゲートからみ
た閾値をVTHとすると、 Ｚ＝W1VG＋W2VC と表され、Ｚ＞VTHでトランジスタがONする。つまり W1VG＋W2VC＞VTH より、 のとき、このνMOSはONする。即ち、このνMOSをVGをゲ
ートとする単一のMOSFETであると考えると、 なる新たな閾値をもったトランジスタとみなすことがで
きる。しかも、（21）式より明らかなように、この閾値
は外部から加える電圧VCによって変化させられるのであ
る。このように、外部信号によって可変な閾値を有する
トランジスタは、これまで存在しなかった。このような
トランジスタは、例えば多値論理集積回路構成上、非常
に重要な回路素子であり、様々な工夫、アイデアが出さ
れてきたが、νMOSを用いれば、このように簡単に実現
できるのである。
［発明の効果］ 以上述べたように、本発明のνMOSは従来困難とされ
ていたニューロン・コンピュータを低消費電力で、且
つ、高集積度で実現することができるばかりでなく、Ｄ
−Ａ変換器や、線形加算器、閾値可変トランジスタなど
アナログ回路、多値論理集積回路等、様々な応用分野に
適用可能な優れた半導体装置である。
【図面の簡単な説明】
第１図は第１実施例を説明するための図であり、第１図
（ａ）は装置の断面図、第１図（ｂ）は等価回路図、第
１図（ｃ）は回路概念図、第１図（ｄ）は変形例の回路
構成図、第１図（ｅ）は特性を示すグラフ、第１図
（ｆ）は平面図、第１図（ｇ）は第１図（ｆ）のＹ−
Ｙ′断面図である。 第２図は、第２実施例を説明するための図であり、第２
図（ａ）は装置の平面図、第２図（ｂ）は第２図（ａ）
のＸ−Ｘ′断面図、第２図（ｃ）は第２図（ａ）のYY′
断面図である。 第３図は、第３実施例を説明するためのブロック図であ
る。 第４図は、第４実施例を説明するための装置の断面図で
ある。 第５図、は第５実施例を説明するための図であり、第５
図（ａ）は装置の平面図、第５図（ｂ）は第５図（ａ）
のＸ−Ｘ′断面図である。 第６図は、第６実施例を説明するための装置の断面図で
ある。 第７図は、変形例を説明するための回路図である。 第８図は、第７実施例を説明するための図であり、第８
図（ａ）は装置の平面図、第８図（ｂ）は第８図（ａ）
のＸ−Ｘ′断面図、第８図（ｃ）は特性を示すグラフで
ある。 第９図は、第８実施例を説明するための回路図である。 第10図および第11図は、変形例を説明するための回路図
である。 第12図は、第９実施例を説明するための回路図である。 第13図は、第９実施例を説明するための図であり、第13
図（ａ）は回路図、第13図（ｂ）は特性を示すグラフで
ある。 第14図は、第10実施例を説明するための回路図である。 第15図は、第11実施例を説明するための回路図である。 第16図は、第12実施例を説明するための回路図である。 第17図は、第13実施例を説明するための回路構成概念図
である。 第18図は、第14実施例を説明するための回路構成概念図
である。 第19図は、従来例を説明するための図であり、第19図
（ａ）は回路概念図であり、第19図（ｂ）は特性を示す
グラフである。 第20図は、従来例を説明するための回路図である。 （符号の説明） 102−1,102−2,102−３……は演算増幅器（オペアン
プ）、101……Ｐ型Si基板、102……ゲート酸化膜、103
……ゲート電極、104……絶縁膜、105−１〜105−４…
…ゲート電極、106……絶縁膜、106−１〜106−４……A
l配線、107……ソース、108……ドレイン、109……Al配
線、111……Si基板表面、201……フローティングゲー
ト、202……ゲート酸化膜、203……フローティングゲー
ト、204……絶縁膜、205−１〜205−４……入力ゲー
ト、206……絶縁膜、206−１〜206−４……入力ゲート
に接続されたAl配線、207……ソース、208……ドレイ
ン、209,210……Al配線、301……ニューロン素子、303
……信号電圧の入力端子、304……出力端子、305……制
御信号X1の入力端子、401−1,401−3,401−５……入力
ゲート、402……絶縁膜、403……フローティングゲー
ト、404……熱酸化膜、405……Ｐ型Si基板、406……フ
ィールド酸化膜、407……Al配線、501……フィールド酸
化膜、502……ソース、503……ドレイン、504……フロ
ーティングゲート、505……入力ゲート、603……フロー
ティングゲート、604……入力ゲート、605……制御ゲー
ト、606……酸化膜、607……ゲート酸化膜、608……酸
化膜、701……モードMOSトランジスタ、702……Ｎチャ
ネルエンハンスメントモードトランジスタ、801……Ｎ
チャネルνMOS、802……ＰチャネルνMOS、803……Ｐ型
基板、804……Ｎ型基板、805……フローティングゲー
ト、806,807……ゲート絶縁膜、808−１〜808−４……
入力ゲート、809……ソース、810……ドレイン、811…
…ソース、812……ドレイン、813,814,815……Al配線、
816……Al配線下の絶縁膜、817,817′,817″,817……
コンタクトホール、818……絶縁膜、901……Ｃ−νMO
S、902……CMOSのインバータ、808−１〜808−４……入
力ゲート、1001……NMOS、1201,1202……入力ゲート、1
203……フローティングゲート、1401……Ｃ−νMOS、14
02……ソース、1403……CMOSのインバータ、1404……ソ
ース、1405……PMOSFET、1406……NMOSFET、1501……ν
MOS、1602,1603……インバータ。

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の第１の半導体領域と第２導電
    型の第２の半導体領域を有し、該第１の半導体領域内に
    は第２導電型の第１のソース及びドレイン領域と、該第
    １のソース及びドレイン領域を隔てる領域上に絶縁膜を
    介して第１のフローティングゲート電極とが設けられ、
    前記第２の半導体領域内には第１導電型を有する第２の
    ソース及びドレイン領域と、該第２のソース及びドレイ
    ン領域を隔てる領域上に絶縁膜を介して前記第１のフロ
    ーティングゲート電極と電気的に接続された第２のフロ
    ーティングゲート電極とが設けられ、且つ該第１及び／
    または第２のフローティングゲート電極と容量結合する
    少なくとも２個以上の入力ゲート電極を有する半導体装
    置であって、 前記第１の半導体領域がｐ型の場合には、前記入力ゲー
    ト電極の各々に印加した電圧に所定の重みをかけて線形
    加算した値が所定の閾値より大となった場合にのみ前記
    第１のフローティングゲート電極下に反転層が形成さ
    れ、あるいは前記第１の半導体領域がｎ型の場合には、
    前記線形加算した値が所定の閾値より小となった場合に
    のみ前記第１のフローティングゲート電極下に反転層が
    形成され、前記第１のソース及びドレイン領域間が電気
    的に接続されるように構成されたことを特徴とする半導
    体装置。
  2. 【請求項２】前記第１の半導体領域がｐ型であり、前記
    第１のソース領域が接地ラインに接続され、前記第２の
    ソース領域が正の電源ラインに接続され、前記第１及び
    第２のドレイン領域が互いに接続されていることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】第１導電型の第１の半導体領域を有し、該
    第１の半導体領域内には、第２導電型で接地ラインに接
    続された第１のソース領域及び負荷素子を介して電源ラ
    インと接続されたドレイン領域と、該第１のソース及び
    ドレイン領域を隔てる領域上に絶縁膜を介して第１のフ
    ローティングゲート電極とが設けられ、且つ該第１のフ
    ローティングゲート電極と容量結合する少なくとも２個
    以上の入力ゲート電極を有する半導体装置であって、 前記第１の半導体領域がｐ型の場合には、前記入力ゲー
    ト電極の各々に印加した電圧に所定の重みをかけて線形
    加算した値が所定の閾値より大となった場合にのみ前記
    第１のフローティングゲート電極下に反転層が形成さ
    れ、あるいは前記第１の半導体領域がｎ型の場合には、
    前記線形加算した値が所定の閾値より小となった場合に
    のみ前記第１のフローティングゲート電極下に反転層が
    形成され、前記第１のソース及びドレイン領域間が電気
    的に接続されるように構成されたことを特徴とする半導
    体装置。
  4. 【請求項４】第１導電型の第１の半導体領域を有し、該
    第１の半導体領域内に、第２導電型で負荷素子を介して
    接地ラインに接続された第１のソース領域及び電源ライ
    ンに接続された第１のドレイン領域と、該第１のソース
    及びドレイン領域を隔てる領域上に絶縁膜を介して第１
    のフローティングゲート電極とが設けられ、且つ該第１
    のフローティングゲート電極と容量結合する少なくとも
    ２個以上の入力ゲート電極を有する半導体装置であっ
    て、 前記第１の半導体領域がｐ型の場合には、前記入力ゲー
    ト電極の各々に印加した電圧に所定の重みをかけて線形
    加算した値が所定の閾値より大となった場合にのみ前記
    第１のフローティングゲート電極下に反転層が形成さ
    れ、あるいは前記第１の半導体領域がｎ型の場合には、
    前記線形加算した値が所定の閾値より小となった場合に
    のみ前記第１のフローティングゲート電極下に反転層が
    形成され、前記第１のソース及びドレイン領域間が電気
    的に接続されるように構成されたことを特徴とする半導
    体装置。
  5. 【請求項５】前記所定の閾値が、略々0Vに設定されたこ
    とを特徴とする請求項１〜４のいずれか１項に記載の半
    導体装置。
  6. 【請求項６】前記入力ゲート電極の内少なくともｎ個
    （ｎ≧２）に対し、第ｉ番目（ｉ＝１〜ｎ）の入力ゲー
    ト電極と前記第１または第２のフローティングゲート電
    極との間の容量結合係数をCiとしたとき、Ci＝2i-1×C1
    （ｉ＝１〜ｎ）の関係が略々満足されるよう構成された
    ことを特徴とする請求項１〜５のいずれか１項に記載の
    半導体装置。
  7. 【請求項７】前記入力ゲート電極に印加された電圧に重
    みをかけて線形加算を行う際の重みの大きさは、それぞ
    れ導電性材料で構成された前記入力ゲート電極並びに前
    記第１または第２のフローティングゲート電極が互いに
    絶縁性薄膜を介してオーバーラップする面積の大きさに
    より決定されることを特徴とする請求項１〜６のいずれ
    か１項に記載の半導体装置。
  8. 【請求項８】入力電圧に対し、所定の係数を乗じた電圧
    を出力する回路を複数個有し、該回路の出力が前記入力
    ゲート電極に接続されたことを特徴とする請求項１〜５
    のいずれか１項に記載の半導体装置。
  9. 【請求項９】前記回路の出力に接続された前記入力ゲー
    ト電極と前記第１または第２のフローティングゲート電
    極との間の容量結合係数が、すべて略々等しい値に設定
    されたことを特徴とする請求項７に記載の半導体装置。
  10. 【請求項１０】前記入力ゲート電極の少なくとも１つの
    電極に所定の電位を与えることにより、前記所定の閾値
    を所望の値に随時変更できるよう構成したことを特徴と
    する請求項１〜９のいずれか１項に記載の半導体装置。
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