JP3269659B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に神経回路網コンピュータ（ニューロンコンピュー
タ）を実現するための高機能半導体集積回路装置を提供
するものである。
【０００２】
【関連技術】半導体の集積回路技術は実に驚くべき速度
で進んでおり、例えばダイナミック・メモリを例にとる
なら、４メガビットから１６メガビットがすでに量産体
制にあり、６４メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。６４メガ
ビットメモリは、せいぜい１ｃｍ四方のシリコンチップ
上に実に約１億２０００万個ものＭＯＳトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、３２ビットから
６４ビットのＣＰＵをはじめとする、様々な高機能論理
集積回路が開発されている。
【０００３】しかし、これらの論理回路はデジタル信
号、すなわち「１」と「０」という２値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って１つ１つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ（ニューロンコンピ
ュータ）を開発しようというまた別の流れの研究があ
る。
【０００４】このような研究は、１９４０年代より始ま
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはＬＳＩ技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。
【０００５】しかしながら、現状の半導体ＬＳＩ技術を
用いてニューロンコンピュータをＬＳＩチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。
【０００６】ＬＳＩ化における技術的な問題がどこにあ
るのかを以下に説明する。
【０００７】人間の脳は極めて複雑な構造を有し、非常
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。
【０００８】この脳の基本単位の構成を簡略化してモデ
ルで描いたのが図９である。９０１ａ，９０１ｂ，９０
１ｃはニューロンであり、９０２ａ，９０２ｂ，９０２
ｃは神経繊維である。９０３ａ，９０３ｂ，９０３ｃは
シナプス結合とよばれ、例えば神経繊維９０２ａを伝わ
って来た信号にｗａという重みをかけ、ニューロン９０
１ａに入力する。ニューロン９０１ａは入力された信号
強度の線形和をとり、それらの合計値がある閾値をこえ
ると神経細胞が活性化し、神経繊維９０２ｂに信号を出
力する。合計値が閾値以下だとニューロンは信号を出力
しない。合計値が閾値以上になって、ニューロンが信号
を出すことを、そのニューロンが「発火した」と言う。
【０００９】実際の脳では、これらの演算、信号の伝
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。
【００１０】数多くのニューロンがシナプスを介して相
互に接続され１つの層を形成している。これらが人間の
脳では、６層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてＬＳＩ
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。
【００１１】図１０（ａ）は、１つの神経細胞、すなわ
ち１個のニューロンの機能を説明する図面であり、１９
４３年にMcCullockとPitts(Bull:Math. Biophys. Vol.
5, p.115(1943))により数学的モデルとして提案された
ものである。現在もこのモデルを半導体回路で実現し、
ニューロンコンピュータを構成する研究が盛んに進めら
れている。Ｖ１，Ｖ２，Ｖ３，…，Ｖｎは、例えば電圧
の大きさとして定義されるｎ個の入力信号であり、他の
ニューロンから伝達された信号に相当している。ｗ１、
ｗ２、ｗ３、…、ｗｎはニューロン同士の結合の強さを
表す係数で、生物学的にはシナプス結合と呼ばれるもの
である。ニューロンの機能は各入力Ｖｉに重みｗｉ（ｉ
＝１〜ｎ）をかけて線形加算した値Ｚが、ある所定の閾
値ＶTH ＊より大となったときに「１」を出力し、また閾
値より小のときに「０」を出力するという動作である。
これを数式で表せば、
【００１２】
【数１】 として、 Ｖout＝１（Ｚ＞ＶTH ＊） …（２） ０（Ｚ＜ＶTH ＊） …（３） となる。
【００１３】図１０（ｂ）は、ＺとＶoutの関係を表し
たものであり、ＺがＶTH ＊より十分大きいときは１、十
分小さいときは０を出力している。
【００１４】さて、このようなニューロンをトランジス
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
ＭＯＳＦＥＴ（νＭＯＳと略）の発明（発明者：柴田
直、大見忠弘、特願平１−１４１４６３号）により解決
された。
【００１５】この発明はたった１つのトランジスタでニ
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図１
１（ａ）はνＭＯＳ断面構造の一例を簡略化して示した
ものであり、１１０１は例えばＰ型のシリコン基板、１
１０２，１１０３はＮ＋拡散層で形成されたソース及び
ドレイン、１１０４はチャネル領域上に設けられたゲー
ト絶縁膜（例えばＳｉＯ２など）、１１０６は電気的に
絶縁され電位的にフローティングの状態にあるフローテ
ィングゲート、１１０７は例えばＳｉＯ２等の絶縁膜、
１１０８（Ｇ１，Ｇ２，Ｇ３，Ｇ４）は入力ゲートであ
りニューロンの入力に相当する。
【００１６】図１１（ｂ）はその動作を説明するために
さらに簡略化した図面である。各入力ゲートとフローテ
ィングゲート間の容量結合係数をＣＧ、フローティング
ゲートとシリコン基板間の容量結合係数をＣ０とする
と、フローティングゲートの電位Ｚは、 Ｚ＝−ｗ（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４） …（４） Ｗ≡ＣＧ／（ＣＯ＋４ＣＧ） …（５） とあらわされる。但しここで、Ｖ１，Ｖ２，Ｖ３、Ｖ４
はそれぞれ入力ゲートＧ１，Ｇ２，Ｇ３，Ｇ４に入力さ
れている電圧であり、シリコン基板の電位は０Ｖ、すな
わちアースされているとした。
【００１７】このνＭＯＳはフローティングゲートをゲ
ート電極とみれば通常のＮチャネルＭＯＳトランジスタ
であり、このフローティングゲートからみた閾電圧（基
板表面に反転層が形成される電圧）をＶTH ＊とすると、
Ｚ＞ＶTH ＊で上記νＭＯＳはオンし、Ｚ＜ＶTH ＊ではオ
フする。つまりこのνＭＯＳ１１０９を１つ用いて例え
ば同図（ｃ）のようなインバータ回路を組めば簡単に１
ヶのニューロンの機能が表現できるのである。１１１
０，１１１１はインバータを構成するための抵抗、１１
１２はＮＭＯＳトランジスタである。同図（ｄ）は、Ｖ
out1，Ｖout2をＺの関数として示したものであり、Ｚ＞
ＶTH ＊の入力に対しＶout2はＶDDのハイレベルの電圧を
出力している。つまりニューロンが発火した状態を実現
している。
【００１８】（４）式で示したように、ニューロンへの
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た１つのνＭＯＳによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗１１１０
を用いているためであり、前記発明（特願平１−１４１
４６３号）によるＣＭＯＳ構成のνＭＯＳゲートを用い
れば、この直流電流はなくすことができる。
【００１９】図１２は、ＣＭＯＳ構成の一例を示す図面
である。図１２（ａ）はＣＭＯＳニューロンゲートの断
面構造を模式的に表したものであり、１２０１はＰ型シ
リコン基板、１２０２はｎ型のウェル、１２０３ａ，１
２０３ｂはそれぞれＮ＋型のソース及びドレイン、１２
０４ａ，１２０４ｂはそれぞれＰ＋型のソース及びドレ
イン、１２０５はフローティングゲート、１２０６ａ〜
ｄはそれぞれ入力ゲートの電極である。１２０７，１２
０８は例えばＳｉＯ２等の絶縁膜、１２０９はフィール
ド酸化膜である。同図（ｂ）は１個のニューロン回路を
構成した例であり、１２１０は同図（ａ）のＣＭＯＳニ
ューロンゲートを記号であらわしたものであり、符号を
付した部分は同図（ａ）の番号と対応している。１２１
１はＣＭＯＳのインバータであり、１２１２，１２１３
はそれぞれＮＭＯＳ及びＰＭＯＳのトランジスタであ
る。また、１２１４はニューロンの出力である。
【００２０】以上の様に、少数の素子で１ヶのニューロ
ンが構成でき、しかもパワー消費が非常に少ないためν
ＭＯＳはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。
【００２１】しかしながら、ニューロンコンピュータを
実現するには、ニューロン以外のもう１つ重要な要素、
すなわちシナプスも構成する必要がある。図１３は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。
【００２２】１３０１は例えば図１１（ｃ）に示したよ
うなニューロン回路であり、１３０２は他のニューロン
の出力信号を伝える配線である。１３０３はシナプス結
合回路であり、入力信号に重みを付与するための回路で
ある。ＮＭＯＳトランジスタ１３０４のソース１３０６
に負荷抵抗（Ｒ＋Ｒｘ）を接続したソースフォロワー回
路となっている。従って、ＮＭＯＳトランジスタのゲー
ト電極１３０５に発火したニューロンの出力電圧Ｖｓが
印加されると、ソース１３０６には、Ｖｓ−ＶTHなる電
圧が出てくる（ここでＶTHは、ＮＭＯＳトランジスタ１
３０４の閾電圧である。）。
【００２３】例えば、ＶTH＝０のＭＯＳトランジスタを
用いたとすると、ソース１３０６の電位はＶsと等しく
なり、この電圧が２つの抵抗Ｒ，Ｒｘで分割されてシナ
プス結合回路の出力電圧となり、結線１３０７によって
ニューロン１３０１に伝えられる。この出力電圧は、Ｖ
Ｓ・Ｒｘ／（Ｒ＋Ｒｘ）となり、Ｒｘ／（Ｒ＋Ｒｘ）な
る重みが信号電圧ＶＳに掛けられたことになる。Ｒｘの
値を可変にすることにより重みを変更することができ
る。
【００２４】図１４（ａ）は可変抵抗の実現方法の一例
を示したものである。例えば、１つのＭＯＳトランジス
タ１４０１のゲートに一定の電圧ＶGGを印加してやれ
ば、このトランジスタは１つの抵抗の働きをする。ＶGG
の値を変化させることによりその抵抗値を変化させるこ
とができる。
【００２５】また、同図（ｂ）は、ＶGGの値を制御する
回路の一例を示したもので、４ビットのバイナリーカウ
ンタ１４０２とＤ／Ａコンバータ１４０３とから構成さ
れている。シナプスの結合強さは、４ビットの２進数で
表現され、それが、Ｄ／Ａコンバータ１４０３によって
アナログ電圧に変換されＶGGの値として出力される。シ
ナプス結合強度を強めるには、制御信号によりカウンタ
の値をカウントダウンさせ、ＶGGの値を小さくすればよ
い。逆にシナプス結合強度を弱めるには、カウントアッ
プさせ、ＶGGの値を大きくしてやればよい。
【００２６】さて、図１３及び図１４に示したようなシ
ナプス結合回路を用いた場合の問題点を次に説明する。
【００２７】まず、第１の問題点は図１３で重みを発生
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
ＶＳ ２／（Ｒ＋Ｒｘ）の電力を消費することになる。こ
れでは、たとえニューロン１３０１における消費電力を
νＭＯＳの応用により減少させても回路全体としての消
費電力は決して小さくならない。一層がｎ個のニューロ
ンからなる２層の神経回路網を考えると、シナプス結合
の数はｎ2 個となりニューロンの数よりシナプスの数の
方が圧倒的に多いのである。従って、常時電流を流し続
けなければならないシナプス結合回路を用いる限り、実
用的な規模の神経回路網を構成することは消費電力が過
大となり、事実上設計不可能となっている。Ｒ＋ＲＸの
値を十分大きくすることにより消費電力を減少させるこ
とはできなるが、こうした場合Ｃout を充放電するため
の時定数が非常に大きくなり、シナプス回路の動作速度
が著しく劣化することになる。
【００２８】第２の問題点は、結合の問題の重みを決め
る、図１４（ｂ）に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。同図では、このために４ビットのバイナ
リーカウンターを用いているが、これだけでも最低３０
個程度のＭＯＳトランジスタを必要とする。さらにＤ／
Ａコンバータを構成するためにも多くの素子を必要とす
る。さらにこれらの回路が、１つのシナプス結合当り、
さらに多くの電力を消費することになり、消費電力の面
からも不利となるのである。
【００２９】シナプス構成に必要な素子数を低減させる
方法として、フローティングゲート型のＥＰＲＯＭやＥ
2 ＰＲＯＭの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため１つ１つのシ
ナプス回路は、図１４（ｂ）の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、２つのＥ2
ＰＲＯＭメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。
【００３０】さらに重大な問題点を図１５に示す。
【００３１】図１５（ａ）はトンネル接合を有するＥ2
ＰＲＯＭセルの閾電圧（ＶTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は１９．５Ｖであり、パルスの幅、５ｍｓｅｃであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。
【００３２】この原因は次の様に説明することができ
る。
【００３３】図１５（ｂ）は、正のプログラム電圧をス
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数（ｎ）の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、
【００３４】
【数２】 という式に従って、絶縁膜両端の電位差Ｖに依存するた
めである。即ち、初期のトンネル電流によってフローテ
ィングゲート内の電子の数が増加すると、これによって
フローティングゲートの電位が下り、Ｖが小さくなり、
その結果としてトンネル電流が指数関数的に減少してし
まうからである。トンネル電流を一定値に制御し、シナ
プス加重を精度よく変更するには、フローティングゲー
ト内の電荷の数に応じてパルス電圧の大きさやパルス幅
を精度よくコントロールする必要があり、さらに多くの
回路を要する結果となる。
【００３５】要するに、従来知られた技術では、低消費
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。
【００３６】
【発明が解決しようとする課題】そこで本発明は、この
ような問題点を解決するためになされたものであり、消
費電力が非常に小さく、かつ少数の素子でシナプス結合
が実現でき、高集積度、シナプス加重の高精度、低消費
電力のニューロンコンピュータチップを実現することの
できる半導体装置を提供するものである。
【００３７】
【課題を解決するための手段】本発明の半導体装置は、
基体上に一導電型の第１の半導体領域を有し、この領域
内に設けられた反対導電型の第１のソース及び第１のド
レイン領域を有し、前記第１のソース、及び第１のドレ
イン領域を隔てる領域に第１の絶縁膜を介して設けられ
た電位的にフローティング状態にある第１のフローティ
ングゲート電極を有し、前記第１のフローティングゲー
ト電極と第２の絶縁膜を介して容量結合する複数の第１
の入力ゲート電極を有し、前記第１の入力ゲート電極の
１つにソース電極が接続された第１のＭＯＳ型トランジ
スタを有し、前記第１のＭＯＳ型トランジスタには電位
的にフローティング状態にある第２のフローティングゲ
ート電極が設けられ、前記第２のフローティングゲート
電極の延在部に接続部を介して電気的に接続された、第
３のフローティングゲート電極を有し、前記第３のフロ
ーティングゲート電極部に電荷を出し入れするトンネル
接合部を有するＭＯＳ型半導体装置において、少なくと
も前記接続部の抵抗が前記トンネル接合の動作抵抗値よ
りも大きな値を有するよう構成されたことを特徴とす
る。
【００３８】
【作用】本半導体装置は、少数の素子によってシナプス
結合が構成でき、しかも電力消費が非常に少ないため、
神経回路網の高集積化、低電力化が可能となる。さらに
高精度のシナプス加重値の変更が可能となり、これによ
って初めて実用的なレベルのニューロンコンピュータチ
ップを実現することができるのである。
【００３９】
【実施例】（第１の実施例）本発明の第１の実施例を図
１を用いて説明する。
【００４０】図１（ａ）は、第１の実施例を示す回路図
であり、図において１０１はニューロン回路であり、例
えば図１１や図１２に示した回路を用いればよい。より
低消費電力化を求めるならば、図１２の回路を用いた方
が好ましい。１０２ａ〜１０２ｄは、ニューロン回路の
入力端子であり、例えば図１２の回路であれば１２０６
ａ〜１２０６ｄに対応している。１０３はニューロンの
出力信号を伝える配線であり、例えば図１２に示したよ
うなニューロン回路の出力端子１２１４に接続されてお
り、そのニューロンが発火しているか否かに従ってＶDD
またはＯＶの電位を保持している。１０４は１つのニュ
ーロンの出力１０３と１つのニューロン１０１の入力１
０２ａを接続するシナプスの働きをする回路である。
【００４１】次に１０４のシナプス回路について説明を
行う。
【００４２】１０５はＮチャネルのνＭＯＳ、１０６は
ＰチャネルのνＭＯＳであり、それぞれのフローティン
グゲート１０７は電気的に接続されている。１０８は、
νＭＯＳのフローティングゲート１０７とコンデンサー
Ｃaで容量結合している入力ゲートであり、前段のニュ
ーロンの出力線１０３に接続されている（その電位をＶ
aで表わす）。
【００４３】１０９は、フローティングゲート１１２
と、コンデンサＣb によって容量結合する入力ゲートで
あり、シナプスの重み変更用の信号線１１０に接続され
ている。
【００４４】一方、νＭＯＳのフローティングゲート１
０７は１１１の抵抗Ｒc を介して、やはり電位的にフロ
ーティングのゲート１１２に接続されている。１１４
は、例えば膜厚１００ÅのＳｉＯ2 膜等の絶縁膜１１３
を間に挟んで設けられた、電荷注入用の電極であり、そ
の端子には必要に応じてバイアスが印加されるよう構成
されている。
【００４５】本回路の動作を説明するために、その主要
部分の１つであるＮ−νＭＯＳ１０５とＰ−νＭＯＳ１
０６を直列接続した回路の動作についてまず説明する。
【００４６】図１（ｂ）は、フローティングゲート１０
７を入力端子Ｖinとして独立させて、説明用に描いた図
面となっている。この回路の入出力特性、即ちＶout と
Ｖinの関係について述べる。
【００４７】一般に、ＭＯＳ型トランジスタでは、キャ
リアの流れだす方の電極をソース、キャリアの流れ込む
電極をドレインと呼んでいる。従ってＮＭＯＳでは電子
の流れ出す低電位側がソースであり、高電位側がドレイ
ンと呼ばれる。また、ＰＭＯＳでは、ホールが流れだす
高電位側がソースであり、低電位側がドレインである。
また、ＮＭＯＳ，ＰＭＯＳのＶinからみたしきい値電圧
はそれぞれＶTN' ＶTPであり、本実施例では、例えば、 ＶTN ＜ ＶTP （１） の条件に設定してある。
【００４８】今、ＮＭＯＳ１０５，ＰＭＯＳ１０６に流
れる電流をそれぞれＩＮ’ＩＰとすると、いずれのトラ
ンジスタも飽和領域で動作しているので ＩN ＝ （１／２）・ βN （ＶGS−ＶTN）2 （２） ＩP ＝ （１／２）・ βP （ＶGS−ＶTP）2 （３） となる。ここで、 βN ＝ （Ｗ／Ｌ）NμNＣOX βP ＝ （Ｗ／Ｌ）PμPＣOX （Ｗ／Ｌ）N：ＮＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 （Ｗ／Ｌ）P：ＰＭＯＳのチャネル幅Ｗとチャネル長Ｌ
の比 μN：電子のチャネル移動度 μP：ホールのチャネル移動度 図１（ｃ）は，ＩN ，ＩPとＶGSの関係を示したもので
あり、Ｖｉｎに一定電圧が入力されているときは、ＩN
＝ＩPとなる条件で回路が安定する。即ち、この時、 ＶGS ＝ Ｖin − Ｖout ＝ ＶT となる。但し、ＶＴは図より
【００４９】
【数３】 で与えられる。
【００５０】（１）式の条件ＶTN ＜ ＶTPは、図１
（ｃ）でＩNとＩPの曲線が交点を持つための必要十分条
件である。
【００５１】従って、Ｖoutは Ｖout ＝ Ｖin − ＶT （５） となる。
【００５２】即ち、電圧ゲインが１の増幅器が実現でき
る。
【００５３】今、Ｖinが低い電位に変化したとする。即
ち、 Ｖout ＞ Ｖin − ＶT となったとすると、 ＶGS ＝ Ｖin−Ｖout＜ＶT となる。この時、図１（ｃ）より明らかなようにＰＭＯ
Ｓにはより多くの電流が流れ，ＮＭＯＳに流れる電流は
減少する。特に、ＶGS＜ＶTNとなるとＮＭＯＳはカット
オフし、電流が全く流れなくなる。
【００５４】このようにして、Ｃｏｕｔにたまった電荷
は急速にＰＭＯＳにより放電し、ＶoutはＶinの変化に
追随し、再びＶout ＝ Ｖin − ＶTとなったところ
で落ちつくことになる。
【００５５】逆に，Ｖｉｎが高電位側に変化しＶout＜
Ｖin−ＶTとなったときにはＶGS＝Ｖin−Ｖout＞ＶTと
なり、今度はＰＭＯＳがＯＦＦ状態に近づき、ＮＭＯＳ
には大きな電流がながれてＣoutが急速に充電されるた
め，Ｖoutは上昇し再びＶout＝Ｖin−ＶTとなったとこ
ろで落ちつく。
【００５６】以上のように、Ｃoutの充・放電がそれぞ
れＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン
によって行われるため、高速の充放電が可能であり、高
速で変化する入力信号に応答することができる。特にβ
N＝βPと設定してやるとＮＭＯＳとＰＭＯＳの電流駆動
能力が等しくなり、充放電の速度が等しく、回路の高速
化には特に有利である。
【００５７】これは従来例にない大きな特徴である。例
えば、図１３の従来例では、Ｃoutの充放電時間はそれ
ぞれＲ・Ｃout及びＲｘ・Ｃoutで決まっており、ＲやＲ
ｘを小さくしない限り充放電時間を小さくすることはで
きなかった。しかし、これらの抵抗値を小さくすると電
圧ゲインが小さくなると共に消費電力が抵抗値に反比例
して大きくなる等の問題があった。
【００５８】本発明ではトランジスタのβN、βPを大き
くすることにより幾らでも充放電の時間を短くすること
が可能である。しかも、βN、βPの値を大きくとっても
電圧ゲインは常に１であり、小さくなることはない。し
かも消費電力は図１（ｃ）より定常的に流れる電流が、
【００５９】
【数４】 で与えられるのでＶTNとＶTPの値をほぼ等しくすること
で電流Ｉは幾らでも小さくすることができ、回路動作速
度とは無関係に消費電力を一定の小さな値、あるいはほ
ぼ０にすることが可能である。
【００６０】以上述べたように、本発明の回路により、
従来のシナプス回路が持っていた消費電力が大きくなる
という問題を解決することができた。
【００６１】以上の説明では、図１（ｂ）に示すＮＭＯ
Ｓの閾値ＶTN、ＰＭＯＳのしきい値ＶTPが、ＶTN＜ＶTP
となる場合について説明したが、これを ＶTN ＝ ＶTP と設定してもよい。
【００６２】こうすれば、（６）式より消費電力をゼロ
とすることができる。
【００６３】あるいは、ＮＭＯＳの閾値ＶTN、ＰＭＯＳ
のしきい値ＶTPは、 ＶTP ＜ ＶTN （７） と設定してもよい。この場合は、図１（ｄ）に示したよ
うにＩN，ＩPの特性は交点を持たないためＶGSは ＶTP ＜ ＶGS ＜ ＶTN の範囲で任意の値をとることになる。即ち、Ｖoutは Ｖin−ＶTN＜Ｖout＜Ｖin−ＶTP （８） の間のいずれかの値に落ちつくことになるが一定値とな
る保障はない。つまり、上記の範囲で値の不確定性を持
つことになる。回路動作上、この値の不確定性が許され
る範囲であれば（７）式の条件を採用してもよい。この
場合、定常的に流れる電流は完全にゼロになるため、ほ
とんど電力消費のない回路が実現できる。
【００６４】またＶTPとＶTNを ＶTP＜ＶTN の関係を
満たしつつ、ＶTP≒ＶTNとしてやれば、（８）式で表さ
れるＶｏｕｔの値の不確定性は十分小さくすることがで
きる。
【００６５】また、ＶTの値は（４）式で与えられるが
ＶTN、ＶTP、βRの値を適宜設定して、ＶT＝０とするこ
とも可能である。例えば、βR＝１、ＶTN＝−１Ｖ、Ｖ
TP＝１Ｖとすれば、Ｖout＝Ｖinとなり、入力電圧と等
しい値を出力側に取り出すことができる。また、この他
ＶT＝０とするために、ＶTN、ＶTP、βRに対しいかなる
値を組み合わせてもよいことは言うまでもない。
【００６６】このように設定すれば、常にＶin＝Ｖout
となり、フローティングゲートの電位を直接Ｖout に読
み出すことができる。即ち、図１（ａ）のニューラルネ
ットワークでは、フローティングゲート１０７の値がニ
ューロン１０１の１つの入力端子１０２ａへの入力信号
となるのである。
【００６７】次にフローティングゲート１０７の電位φ
F の値を求める。図１（ｅ）はその為に描いた回路図で
ある。ここでＣO ＝Ｃon＋Ｃopであり、Ｃon , Ｃopは
それぞれフローティングゲート１０７とＮＭＯＳ１０
５、ＰＭＯＳ１０６の反転層の間の容量であり、それぞ
れのゲート酸化膜容量に等しい。
【００６８】本回路の通常の動作状態においては、ＮＭ
ＯＳ，ＰＭＯＳ共に反転層が形成されており、その電位
はソースの電位、即ちＶout に等しい。特に（４）式の
ＶTを、ＶT ＝０とした場合には、定常状態ではＶout
＝φF であり、Ｃoの両端にかかる電位差は０となる。
つまりＣO の効果は無視することができる。ＣE はフロ
ーティングゲート１１２と電荷注入ゲート１１４（その
電位をＶE とする）との間の容量である。
【００６９】フローティングゲートに蓄えられている電
荷の量をＱF とすると、φF は、
【００７０】
【数５】 と表される。
【００７１】通常のニュートラルネットワークの動作状
態、即ち、学習によって重みを変える操作を行っていな
いときは、例えばＶb ＝ＶE ＝０とする。そうすれば
（９）式より，
【００７２】
【数６】 となり、φF ＝Ｖoutであることを考慮すると、
【００７３】
【数７】 となる。つまり、ＣO の効果は無視できるのである。Ｖ
a とＶoutの関係を図１（ｆ）に示す。Ｖa は前段のニ
ューロンの出力であり、ニューロンが発火しているか、
していないかに応じて、それぞれＶa ＝ＶDD、もしくは
Ｖa ＝０となる。即ち、前段のニューロンが発火し、Ｖ
a ＝ＶDDとなったときには、次段のニューロンへの入力
電圧Ｖoutは、
【００７４】
【数８】 ＣTOT ' ＝Ｃa ＋Ｃb ＋ＣE ……（１
２） となり、１０４のシナプス回路で発生する重みｗは、
【００７５】
【数９】 となる。
【００７６】一例として、Ｃa ：Ｃb ：ＣE ＝８：１：
１と設計すると、Ｃa ／ＣTO T ' ＝０．８となり、ＱF
＝０で、ｗ＝０．８となる。ｗの値を変更するには、Ｑ
F の値を変化させればよく、これには電荷注入用の電極
１１４ より、絶縁膜を介してフローティングゲート１１
２に電子をFowler-Nordheim Tunnelingにより注入する
ことにより、あるいは、フローティングゲートから電極
１１４に電子を放出することにより行う。
【００７７】例えば電子注入を行って、ＱF ＜０となれ
ば、図１（ｆ）に示した様にＶa ＝ＶDDのときの出力レ
ベルが下がり（１３）式で表されるシナプスの加重値が
減少する。逆に、電子を放出してＱF ＞０とするとｗは
大きくなる。特に、ＱF ＝（Ｃb ＋ＣE ）ＶDDとすれば
ｗ＝１となり、最大の加重値を得ることができる。
【００７８】このときは、Ｖa ＝０、即ち前段のニュー
ロンが発火していないときにも、シナプス１０４は、
【００７９】
【数１０】 （今の例では、０．２ＶDDに等しい）の出力を持つこと
になる。つまり、このシナプスを介して結合している相
手のニューロンに常に正のバイアスをかける結果となり
そのニューロンを発火しやすくする効果がある。しか
し、従って、もしこのような動作が許されない回路であ
ればＱF は常に負として用いるべきであり、ｗ≦０．８
の範囲の値とすべきことになる。
【００８０】ＱF ＞（Ｃb ＋ＣE ）ＶDDとした場合に
は、加重値はｗ＝１のままであり、このＶa ＝０での出
力値（オフセット）だけが電荷量に比例して大きくなっ
て行く。ｗの最大値として１をとり、しかもＶa ＝０で
のオフセットをなくすシナプス回路の構成法は、本発明
の第４，第５の実施例に示す。
【００８１】次に、電子を注入する方法について説明す
る。
【００８２】まず、第１の方法は、Ｖa ＝ＶE ＝０と
し、Ｖb 端子１０９に図１（ｇ）に示した様なパルスを
印加する。１１２と１１４の間に、例えば１００Åの厚
さの熱酸化膜（ＳｉＯ2 ）が設けられているとすると、
ＶPPは約２０Ｖ程度とすればよい。パルス巾τをＲC Ｃ
a より十分小となるように接続部１１１の抵抗値ＲC を
設定しておくと、フローティングゲート１０７の電位φ
F はＶb に印加されるパルスによって変化せず、フロー
ティングゲート１１２の電位（φF ’と表す）のみが変
化し、
【００８３】
【数１１】 となる。
【００８４】１００ÅのＳｉＯ2 薄膜にパルス印加とと
もに約１０Ｖの電圧がかかり、トンネリングによって電
子が電極１１４よりフローティングゲート１１２に注入
される。注入による電子数の時間変化の様子を模式的に
示したのが図１（ｈ）であるが、パルス印加の初期に大
きく変化するが、その後は、ほとんど変化していないこ
とが分る。これは、電子の注入によりフローティングゲ
ートの電位φF ’が下がり、ＳｉＯ2 膜にかかっていた
電圧が減少するためである。
【００８５】Fowler-Nordheim Tunnelingによる電流Ｉ
は、酸化膜両端にかかる電圧Ｖに対し、 ∝ Ｖ2 ｅｘｐ（−ｂ／Ｖ） の依存性をもち、Ｖの減少とともに指数関数的に電流が
減少するからである。これは従来例に関し、図１５
（ｂ）で説明したのと同じ理由である。従って、パルス
巾τをΔｎの立上りの時間より十分大きくとっておけ
ば、一回の注入操作による電荷注入量をほぼ一定の値
（ΔｎO ) とすることができる。
【００８６】一回の注入後、ｔ＝ＲＣa 程度の時間を経
過すると１１２に注入された電荷は１０７の領域に流れ
込み、十分時間が経過した後にはφF ’＝φF となる。
このときｗの変化は（１３）式より、
【００８７】
【数１２】 となり重みが減少する。逆に重みを増加させる。すなわ
ち、電子を放出させるときはＶb ＝Ｖa ＝０とし、ＶE
に図１（ｈ）に示したパルスを印加してやればよい。こ
のときｗの変化は１回のパルスに対し
【００８８】
【数１３】 となり（但しＣE ＝Ｃb の場合）、重みが増強される。
ΔｎO ' は放出された電子の数であり、一般にΔｎO と
ΔｎO ' は等しくない。しかし例えばフローティングゲ
ート１１２としてＮ+ ポリシリコン、ＶE 端子（１１
４）としてシリコンのＮ+ 拡散層を用いればほぼ等しく
なる。あるいは、必要に応じて注入時・放出時のパルス
の高さをかえることにより、Δｎ＝ΔｎO としてもよ
い。
【００８９】第１回目のパルス印加後、ＲＣa 程度以上
の時間の経過後、再び同様のパルスを印加するとやはり
（１５）（１６）式に従ってｗを連続的に変化させるこ
とができる。パルスの数をＮP,書き換え前のフローティ
ングゲート電荷の量をＱFOとすると、
【００９０】
【数１４】 ここで−＋はそれぞれ電子の注入、放出に対応し、Δｎ
O ＝ΔｎO ' とした。
【００９１】図１（ｉ）は上で述べた重み変化を実験的
に確かめるために試作したテストデバイスの構造を模式
的に示したものであり、単体のトランジスタ１１５のフ
ローティングゲート１０７に、図１（ａ）のシナプス回
路と同様の原理で電荷注入を行えるようにしたものであ
る。
【００９２】実験結果を図１（ｊ）に示す。パルスの数
とともにほぼ直線的にＶTHが変化していることが分か
る。即ち、１パルス毎にほぼ一定量の電荷の注入もしく
は放出が制御よく行われているのである。ここでパルス
電圧の大きさは１９．５Ｖ、パルス巾は１０ｍｓｅｃ、
各パルスと各パルスの間隔は１００ｍｓｅｃである。
【００９３】このように、制御性よく電荷注入を行える
のは、フローティングゲート１０７とフローティングゲ
ート１１２の間に高抵抗の接続部１１１を設けた結果で
あり、これが本発明の大きな特徴である。即ち、各パル
ス毎に一定量の電荷をフローティングゲート１１２に先
ず注入する。次に、この電荷を高抵抗接続部１１１を介
してシナプス回路１０４の主要ゲート電極であるフロー
ティングゲート１０７にゆっくりと流し込んでやるので
ある。一回のパルスで飽和するのは、１１２の部分のみ
であり、全体（１１２と１０７）が同時に飽和すること
は決してないのである。
【００９４】その結果、各パルス毎にほぼ一定量の電荷
を注入することが可能となった。つまり本発明によりは
じめて、フローティングゲートへの電荷の注入あるいは
フローティングゲート１０３の電荷の放出をいづれもパ
ルスの個数によって正確に制御できるようになり、この
ことによりシナプスの加重値を精密に制御することが可
能となった。
【００９５】また、１０４の２つのνＭＯＳを組合せた
構造により、高速に応答し、且つ、パワー消費の極めて
少ないシナプス結合が実現できたのである。しかも全体
として、たった２つのＭＯＳ型トランジスタにより一個
のシナプスが形成でき、従来の方法にくらべ大幅な回路
の簡略化が達成できたのである。これにより大規模なニ
ューラルネットワークを容易に実現できるようになった
のである。
【００９６】次に、１０４のシナプス回路のフローティ
ングゲートに電子を注入もしくは、放出する第２の方法
について説明する。
【００９７】これは、Ｖa , Ｖb に独立の電圧を加え、
特定のシナプスのみ選択的に加重値の変更を行う方法で
あり、ニューラルネットワークに学習を行わせる際に非
常に重要な方式である。
【００９８】一例として、Ｃa ：Ｃb ：ＣE ＝８：１：
１の場合を説明する。まず加重値の変更を行うシナプス
ではＶa ＝６．２５Ｖとし、それ以外のシナプスではＶ
a ＝０とする。これには信号線１０３の所定のもののみ
６．２５Ｖの電位を与えればよい。Ｖb ＝ＶE ＝０とす
るとフローティングゲートの電位は、（１０）式よりＱ
F ＝０として φF ＝ （８Ｖａ／１０） となるので、Ｖa ＝６．２５Ｖでは、φF ＝５Ｖとな
る。酸化膜両端の電圧が５Ｖの条件では、１００Åのト
ンネル酸化膜で、トンネリングは生じず、従ってキャリ
アの注入による重みの変化は生じない。
【００９９】次に電子注入を行うシナプスにつながって
いる信号線１１０にのみ、１０Ｖのパルス電圧を印加す
る。即ち、Ｖb に１０Ｖのパルスを加えるのである。こ
のとき、トンネル注入部のフローティングゲート１１２
の電位φF ’の変化分ΔφF’は、（１４）式より
【０１００】
【数１５】 となる。
【０１０１】ここではΔφF ’＝５Ｖである。従ってＶ
a ＝６．２５Ｖの加えられているシナプスではΔφF ’
＝１０Ｖとなり、Ｖa ＝０ＶのシナプスではΔφF ’＝
５Ｖとなる。つまりＶa ＝６．２５Ｖ、Ｖb ＝１０Ｖ
（パルス）のシナプスでのみ加重の変更が行えるのであ
る。
【０１０２】以上は電子注入により加重を減少させる場
合について述べたが、電子放出により加重を増加させる
場合も同様に行える。まず加重値を増加させるシナプス
では、Ｖa ＝３．７５Ｖとし、それ以外のシナプスでは
Ｖa ＝１０Ｖとする。これには、信号線１０３の所定の
もののみ３．７５Ｖの電位を与え、それ以外には１０Ｖ
の電位を与えればよい。Ｖb ＝１０Ｖ，ＶE ＝１０Ｖと
するとフローティングゲートの電位は φＦ ＝ （８Ｖａ＋２０）／１０ となるので、Ｖa ＝３．７５Ｖでは、φF ＝５Ｖ，Ｖa
＝１０ＶではφF ＝１０Ｖであり、トンネル酸化膜にか
かる電圧Ｖは、Ｖa ＝３．７５Ｖ，Ｖa ＝１０Ｖのそれ
ぞれの場合に対しＶ＝５Ｖ，Ｖ＝０Ｖとなるため、１０
０Åのトンネル酸化膜ではトンネル電流は流れない。
【０１０３】次に、加重増加を行うシナプスにつながっ
ている信号線１１０についてのみ１０Ｖのバイアス値を
パルス的に０Ｖに落とす。この負のパルスによるフロー
ティングゲート１１２の電位φF ’の変化分ΔφF ’
は、（１４）式よりΔφF ’＝−５Ｖとなる。
【０１０４】従って、Ｖａ＝３．７５Ｖのシナプスでは
φF ’＝０となり、トンネル酸化膜にかかる電圧は１０
Ｖとなり、トンネリングによって電子がフローティング
ゲートから１１４の電極にぬける。従って、ＱF は正の
値で増加し、シナプスの加重値が増加する。一方、Ｖa
＝１０ＶのシナプスではφF ’＝５Ｖとなるためトンネ
リングは生じない。
【０１０５】即ち、Ｖa＝３．７５Ｖ、Ｖb ＝０Ｖとし
たシナプスにおいてのみ選択的に加重値の変更が行われ
るのである。
【０１０６】以上の説明で用いた電圧の設定値や組合せ
はあくまで一例であり、方式の原理を説明するためのも
のである。従っていかなるバイアスのかけ方を用いても
よいことは言うまでもない。もちろん、ＶE端子１１４
にパルスを印加する方式をとってもよいことは言うまで
もない。
【０１０７】本発明のシナプスの回路を用いることによ
り、シナプスの加重変更に必要なパルス電圧の低減も実
現できた。
【０１０８】従来は選択的変更を行うためには、２０Ｖ
という高電圧のパルスが必要であったが、電荷注入部の
フローティングゲートを接続の抵抗ＲC によって切りは
なしたため、制御ゲート（１０９）の制御性がよくな
り、最大１０Ｖで選択的変更が可能となったのである。
大規模なニューラルネットワーク構成に極めて有利な特
徴である。
【０１０９】接続部ＲC の抵抗値に関しては次のように
決めればよい。トンネリングによって、電子がフローテ
ィングゲート１１２に注入される時間をτP と表す。τ
P としては、例えば、図１（ｈ）でΔｎ（ｔ）＝０．９
ΔｎO となる時間を目安としてもよい。あるいは、トン
ネル電流ｉ（ｔ）がパルス印加直後の最大値に対し例え
ば１／１０となる時間と定義してもよい。
【０１１０】また一方、注入部のフローティングゲート
１１２に注入された電荷が、トランジス部のフローティ
ングゲート１０７に流れ込むのに要する時間は、時定数
ＲCＣa 程度であるから、ＲC Ｃ≫τP となるようにＲ
C を決めてやればよい。トンネル接合部の動作抵抗ｒt
は、 ｒt≡（ｄｉ／ｄＶ）-1 （１８） で定義される。
【０１１１】ｉとＶは、Fowler Nordheimの式 ｉ＝ＡＶ2ｅｘｐ（−ｂ／Ｖ） （１９） と表されるから、 （γt )-1 ＝ （２ＡＶ ＋ Ａｂ）ｅｘｐ（−ｂ／Ｖ） （２０） となる。ここでＶはトンネル部の絶縁膜両端にかかる電
圧であり、例えばＶE ＝０，Ｖb ＝ＶPPとして電子注入
を行う際には、Ｖ＝φF となり、 φF（ｔ）＝ ｂ／ ｌｎ［ｅｘｐ｛ｂ／φ F（０）｝＋Ａｂｔ／ＣTOT］ （２１） と表される。ここで、ＣTOT ＝ＣE ＋Ｃb ，Ａ，ｂは
（２０）式中の定数で、絶縁膜材料や注入電極材料等で
決まる定数である。またφF （０）は、ＶPPの大きさの
プログラム電圧をステップ関数状にＶP 端子に印加した
直後のフローティングゲートの電位であり
【０１１２】
【数１６】 で与えられる。ｔは、プログラム電圧印加後の時間であ
る。
【０１１３】（２１）式に従ってφF （ｔ）（＝Ｖ）は
時間とともに減少するが、これとともにｒT は（２０）
式より極端に大きくなることが分かる。ＲC を決める条
件は、０＜ｔ＜τP の時間において γT ( ＣE ＋Ｃb ) ≪ ＲC Ｃa （２３） が成立つようにとればよい。
【０１１４】即ち一般的に言って ｒT ＜ ＲC （２４） であることが必要条件であり、望ましくはγT ≦ＲC で
あるが、必要に応じていかなる値をとってもよいことは
明らかである。
【０１１５】通常Ｃa ＞ＣE ＋Ｃb と設定することが多
いので、（２４）式を満たしておれば、ほぼ（２３）式
の関係を満たすことになる。ＲC を実現する方法として
は、例えば１１２，１０７として、Ｎ+ ポリシリコンを
用い、接続部１１１には、高抵抗ポリシリコンを用いて
もよい。あるいは１１２，１０７をすべて高抵抗ポリシ
リコンを用いてもよいことは言うまでもない。
【０１１６】（第２の実施例）図２は、本発明の第２の
実施例を示す図面であり、フローティングゲート部の構
造のみを模式的に示してある。
【０１１７】２０１，２０２は、例えばＮ+ ポリシリコ
ンで形成したフローティングゲートであり、図１（ｅ）
の１１２，１０７にそれぞれ対応している。２０３はＰ
型のポリシリコンであり、その上部にはゲート絶縁膜２
０４を介して電極２０５が設けられている。
【０１１８】即ち、接続部（図１（ｅ）の１１１に相
当）がポリシリコンの薄膜トランジスタ（ＴＦＴ）で形
成されているのである。トンネル注入時にはＶc ＝０と
してこの接合部のＴＦＴをＯＦＦとするが、注入終了後
にはＶc ＝ＶDDとしてＴＦＴをＯＮし、すみやかに電荷
を２０１より２０２へ移動させるのである。１回のパル
ス印加後、次のパルス印加までの間に十分長い時間をと
る必要ないため、シナプスの加重変更が迅速に行えると
いう特徴がある。
【０１１９】本実施例はＮ+ ポリシリコンとＰ型ポリシ
リコンの組合せで説明したが、これは例えばＮ+ ポリシ
リコンとＮ型ポリシリコン、あるいは２０１，２０２に
Ｐ+ポリシリコン、２０３にＮ型あるいはＰ型のポリシ
リコンを用いてもよいことはいうまでもない。
【０１２０】またＶa に前段のニューロンの出力が入力
され、シナプス回路として動作しているときもＶc ＝０
として２０３のスイッチをＯＦＦしてやればＲＣ時定数
で電荷が変化し、動作中に重みが変化することもなくな
り動作精度を上げることができる。
【０１２１】（第３の実施例、第４の実施例）次に本発
明の第３、第４の実施例をそれぞれ図３（ａ）、図３
（ｂ）に示す。
【０１２２】第１の実施例（図１（ａ））ではＮチャン
ネル型とＰチャンネル型の２つのνＭＯＳ１０５、１０
６が互いにフローティングゲートを共用していたが、こ
れは片方のみをνＭＯＳとし、他方を通常のＭＯＳトラ
ンジスタとしてもよい。
【０１２３】図３（ａ）の第３の実施例は、ＮＭＯＳ３
０１のみをνＭＯＳとした場合であり、ＰＭＯＳ３０２
は通常のＭＯＳトランジスタとなっている。そのゲート
電極３０３はたとえば制御信号φc でコントロールす
る。φc ＝０のときはＰＭＯＳ３０２がＯＮし、出力端
子３０４を０Ｖにリセットする。シナプス回路として働
かせるときはφc ＝ＶDDとする。従ってφc はＶa と同
じ信号を用いてもよい。即ち、３０３は１０３に接続し
てもよい。
【０１２４】図３（ｂ）の第４の実施例は、ＰＭＯＳ３
０５のみをνＭＯＳとした場合を示している。これらの
方式は、Ｐ−ｗｅｌｌあるいはＮ−ｗｅｌｌのバイアス
電圧の加え方が簡単になるというメリットをもってい
る。Ｐ−ｗｅｌｌ方式では図３（ａ）の方式が、Ｎ−ｗ
ｅｌｌ方式では図３（ｂ）の方式が適している。つまり
トランジスタ３０１、３０５等の形成されているウェル
の電位をそれぞれＶSS（０Ｖ）、ＶDDに固定するのでは
なく、Ｖout 端子と接続することにより、トランジスタ
のバックバイアス効果による閾電圧の増加を防ぐことが
できるのである。
【０１２５】（第５の実施例、第６の実施例）次に本発
明の第５、第６の実施例を図４（ａ）、図４（ｂ）にそ
れぞれ示す。図４（ａ）の第５の実施例では、加重値の
データをたくわえているＮチャネル型のνＭＯＳ４０１
がＮＭＯＳ４０２とＰＭＯＳ４０３にはさまれた形の回
路となっている。これらの２つの通常のＭＯＳトランジ
スタのゲートは同一の制御信号φc でコントロールされ
ている。φc ＝０はリセットモードであり出力端子４０
４は通にＮＭＯＳ４０２で接地され、Ｖout ＝０となっ
ている。
【０１２６】ここで本発明の実施例で重要なことは、Ｐ
ＭＯＳ４０３がＯＦＦしていることであり、リセットモ
ードで直流電流が流れることがなく消費電力低減に非常
に有利となっている。
【０１２７】図３（ａ）、（ｂ）の回路では、νＭＯＳ
３０１あるいは３０５がフローティングゲートにそれぞ
れ正もしくは負の電荷が注入され、テプレションモード
となっている場合にはリセットモードで貫通電流が流れ
消費電力が増大してしまう。従って、第３、第４の実施
例では、それぞれ正もしくは負の電荷を保持することは
好ましくなかった。さらに図１（ａ）の回路では、ＱF
＞０のとき、図１（ｆ）で述べたＶa ＝０でのオフセッ
トが生じる問題があった。これらすべてがこの第５の実
施例では解決されているのである。
【０１２８】ＱF を正で大きな値とし、ｗ＝１としても
オフセットが生じないし、またリセットモードで貫通電
流が流れることは、いかなる場合にも発生しないという
大きな特徴をもっている。
【０１２９】φc はリセットモードではＶDD、シナプス
として働かせるときは０Ｖとなる信号を用いればよい。
またφc は、独立の信号ではなく、前段のニューロンの
出力を反転させた信号線につないでおいてもよい。ニュ
ーロンがクロックと同期してクロックがＨＩＧＨのとき
のみ０又は１の出力を出し、それ以外のときには０を出
力しているのであればこの方式が簡単である。こうした
場合、Ｖa は必ずしもニューロンの出力線１０３に接続
する必要はなく、一定の電位を与えておいてもよい。た
とえば常にＶDDに固定しておいてもよい。
【０１３０】図４（ｂ）に示した第６の実施例は、第５
の実施例のＮチャネルνＭＯＳ４０１の代わりにＰチャ
ネルνＭＯＳ４０５を用いたものである。いずれの構成
を用いてもよいことは言うまでもない。
【０１３１】上記第５、第６の実施例はそれぞれＰ−ｗ
ｅｌｌ、Ｎ−ｗｅｌｌに用いた場合には、νＭＯＳ４０
１、４０５の形成されているウェルの電位をＶout 端子
４０４、４０６と接続することができ、これらのトラン
ジスタのバックバイアス効果による閾値の変動をなくす
ことができるため、シナプスの重みをさらに正確に決定
できる。
【０１３２】（第７の実施例）図５は本発明の第７の実
施例を示す半導体装置の断面を表す図面であり、例えば
図４（ａ）の回路をＮ−ｗｅｌｌプロセスで実現させた
ときに、ＮチャネルνＭＯＳ４０１のバックバイアス効
果を有効に防止する方法を示している。
【０１３３】Ｐ型のシリコン基板５０１は通常０Ｖにア
ースされているためＮチャネルνＭＯＳ５０２（図４
（ａ）の４０１）の基板５０３は、Ｖout 端子５０４と
接続できないが、本実施例では、５０３と５０１の間に
Ｎ型のバッファー層５０５をはさむことにより解決して
いる。
【０１３４】５０５は５０３と同変位に接続されている
為、両者の間に電流は流れない。また５０５と５０１は
常に逆バイアス状態となっているため電流は流れないの
である。
【０１３５】本実施例は、ＮチャネルνＭＯＳの場合に
ついて述べたが、例えば図４（ｂ）のＰチャネルνＭＯ
Ｓ４０５にも同様の構成が用いられることは言うまでも
ない。この場合は、ＶDDにバイアスされたＮ型基板中の
Ｎ型のウェルをＰ型のバッファー層が囲む形となる。
【０１３６】本発明の第１の実施例、図１（ａ）の回路
では、例えばＰウェル方式で実現するには、Ｎチャネル
νＭＯＳ１０５にこのような二重ウェル方式を採用し、
ＮチャネルνＭＯＳ１０５、ＰチャネルνＭＯＳ１０６
共にそのウェルの電位をＶou t に接続することができ
る。
【０１３７】Ｎウェル方式の場合はＰＭＯＳに二重ウェ
ルを採用することになる。 ＮＭＯＳ、ＰＭＯＳがそれ
ぞれ互いに分離された絶縁基板上のシリコンアイランド
内に形成されるＳＯＩデバイスでは、このようなウェル
構造が不要であることは言うまでもない。
【０１３８】さらに基板を必ずしもＶout と接続する必
要はない。基板バイアス効果が入った状態でも正確に動
作させることは可能であり、何ら問題の生じることはな
い。
【０１３９】（第８の実施例）図６（ａ）は本発明の第
８の実施例を示す回路の構成図面である。
【０１４０】νI 1 、νI 2 、…、νI n は第１層のｎ個
のニューロン群を表しており各々は図１( ａ) の１０１
と同様の回路を有している。νII 1 、νII 2 、…、νII
n 、及びνIII 1 、νIII 2 、…、νIII m はそれぞれ第
２層のｎ個のニューロン群、第３層のｍ個のニューロン
群をあらわしている。各ニューロンはすべて１０１と同
様の構造を有している。ＯI 1 、ＯI 2 、…、ＯI n は第
１層のニューロンからの出力線であり、図１（ａ）の１
０３の信号線に対応している。
【０１４１】またＩII 1 、ＩII 2 、…、ＩII n は第２層
のニューロン群への入力線であり、図１（ａ）の１０２
ａ〜１０２ｄのフローティングゲートに相当している。
ＯII 1 、ＯII 2 、ＯII 3 、…、ＯII n は第２層のニュー
ロン群の出力線であり、６０１ａ、６０１ｂ等の配線を
介して第３層のニューロン群の入力線と結合している。
また６０２ａ、６０２ｂ、等の配線により、第１層ニュ
ーロン群の出力線と平行の配線６０３ａ、６０３ｂ等に
接続されており、フィードバックループを形成してい
る。
【０１４２】６０４ａ、６０４ｂ等はシナプス結合回路
であり、例えば図１（ａ）の１０４に対応している。
【０１４３】本実施例では、３層のニューロン群からな
る神経回路網のレイアウトを示したものであるが、本発
明によると、２次元的に規則正しく配列することにより
神経回路を構成することができ、ＬＳＩ化にとって極め
て有利であることが分る。
【０１４４】図６（ｂ）は、同図（ａ）を簡略化して示
したものである。６０５のνI（ｎ）は第１層のニュー
ロン群を表しておりｎはｎ個のニューロンからなること
を意味している。６０６のＳ（２ｎ，ｎ）は２ｎ個の出
力（第１層のｎ個の出力と第２層のｎ個の出力がフィー
ドバックされたもの）とｎ個の第２層への入力とを結び
つけるマトリクス状に配置されたシナプス群を表してお
り、シナプスマトリクスと呼ぶ。６０７の矢印は信号の
流れを表している。６０８の矢印はｎ個の出力がフィー
ドバックされていることを表している。このような標記
法を用いれば、もっと複雑な神経回路網をも簡単に表現
することができる。
【０１４５】（第９の実施例）図７（ａ）は、図６
（ｂ）の標記法を用いて表現した４層の神経回路網であ
り、本発明の第９の実施例である。ここでＩ（ｎ）は入
力バッファー層であり、同図（ｂ）に示したようにｎ個
の増幅器からなっており、「０」または「１」の２進信
号の入力Ｉ1 、Ｉ2 、…、Ｉn をそれぞれ０Ｖ及びＶDD
のレベルとして出力する回路である。図７（ａ）より明
らかなように、フィードバックを有する４層の神経回路
網が規則正しい２次元的な配列によって実現されてい
る。人間の脳は６層のニューロン群から構成されている
といわれているが、同様の配列を平面的にくり返すこと
により、何層のニューロンを含む神経回路網でも容易に
構成できる。すなわち本発明の半導体装置は、ニューロ
ンコンピュータ実現に非常に有利な特徴を有している。
【０１４６】（第１０の実施例）次に本発明の第１０及
び第１１の実施例をそれぞれ図８（ａ）、（ｂ）に示
す。
【０１４７】図８（ａ）において８０１は図１（ａ）１
０１で表されるニューロン回路である。８０２はそのフ
ローティングゲートであり、８０３ａ、８０３ｂ、８０
３ｃは、例えば図１（ａ）の１０４のようなシナプス回
路の出力線である。
【０１４８】本実施例では、フローティングゲート８０
２がスイッチングトランジスタ８０３を介して接地され
ている。これは安定したニューロン動作を実現するため
であり、例えばホットエレクトロン注入等によりフロー
ティングゲート内に注入された電荷を、φm の信号でト
ランジスタ８０３を導通させ、イニシャライズする機能
を装備したものである。回路の信頼性を向上させる上で
有効な方法である。
【０１４９】（第１１の実施例）さらに図８（ｂ）の第
１１の実施例は、トランジスタ８０３を介して信号電圧
Ｖm に接続されている。Ｖm の値を適宜設定することに
より、所定の電荷ＱF をフローティングゲート８０２に
与え、ニューロンの発火する閾値を任意の値に設定する
ことができる。ニューロンの機能変更を自在に行うこと
ができ、さらに高度なニューラルネットワークの構成が
可能である。
【０１５０】シナプス結合の大きさを決める要因とし
て、例えば図１（ａ）のコンデンサＣa の大きさも重要
である。Ｃa は大きい程ノイズマージンが大きくなる
が、その為には電極１０８の面積を大きくしなければな
らない。面積を増やすことなく大きな容量を実現するた
めには、Ｔａ2Ｏ5 、Ａｌ2 Ｏ3 等の高誘電体材料を電
極１０８とフローティングゲート１０７の間の絶縁膜と
して用いればよい。
【０１５１】また、ニューロン回路１０１においても入
力ゲートとフローティングゲート間の絶縁膜はやはり高
誘電体材料を用いるのがよい。これによりシナプス出力
とニューロン入力との結合部の面積を小さくすることが
できる。フローティングゲートの電位変化は通常入力ゲ
ートの容量ＣIとフローティングゲートと基板間の結合
容量ＣOの比ＣI／ＣOで決まる。従ってＣIは大きく、Ｃ
Oは小さくすることが望ましい。
【０１５２】即ちコントロールゲートとフローティング
ゲート間には高誘電体絶縁膜を用い、フローティングゲ
ートと基板間には例えば従来のＳｉＯ2 のように比較的
誘電率の小さな材料を用いるのがよい。
【０１５３】
【発明の効果】本発明によれば、、少数の素子によって
シナプス結合が構成でき、しかも電力消費が非常に少な
いため、神経回路網の高集積化、低電力化が可能とな
る。さらに高精度のシナプス加重値の変更が可能とな
り、これによって初めて実用的なレベルのニューロンコ
ンピュータチップを実現することができるのである。
【図面の簡単な説明】
【図１（ａ）】第１の実施例を示す回路図。
【図１（ｂ）】フローティングゲート１０７を入力端子
Ｖinとして独立させた回路図。
【図１（ｃ）】ＩN ，ＩPとＶGSの関係を示すグラフ。
【図１（ｄ）】ＩN，ＩPの特性を示すグラフ。
【図１（ｅ）】フローティングゲート１０７の電位φ
F の値を求めるための回路図。
【図１（ｆ）】Ｖa とＶoutの関係を示すグラフ。
【図１（ｇ）】Ｖb 端子に印加するパルス図。
【図１（ｈ）】フローティングゲート１１２に注入され
る電子数の時間変化の様子を模式的に示したグラフ。
【図１（ｉ）】重み変化を実験的に確かめるために試作
したテストデバイスの構造を模式的に示した図。
【図１（ｊ）】図１（ｉ）のデバイスを用いた実験の実
験結果を示すグラフ。
【図２】第２の実施例を示し、フローティングゲート部
の構造を模式的に示した図。
【図３】図３（ａ）は第３の実施例を示す回路図、図３
（ｂ）は、 第４の実施例を示す回路図。
【図４】図４（ａ）は第５の実施例を示す回路図、図４
（ｂ）は第６の実施例を示す回路図。
【図５】第７の実施例を示す半導体装置の断面概念図。
【図６（ａ）】第８の実施例を示す回路の構成図。
【図６（ｂ）】図６（ａ）を簡略化して示した図。
【図７】第９の実施例に係り、図７（ａ）は図６（ｂ）
の標記法を用いて表現した４層の神経回路網を示し、図
７（ｂ）はｎ個の増幅器からなる入力バッファー層Ｉ
（ｎ）を示す。
【図８】図８（ａ）は第１０の実施例を示し、図８
（ｂ）は第１１の実施例を示す。
【図９】脳の基本単位の構成をモデル化した図。
【図１０】図１０（ａ）は１つの神経細胞、すなわち１
個のニューロンの機能を説明する概念図、図１０（ｂ）
は ＺとＶｏｕｔの関係を表したグラフ。
【図１１（ａ）】νＭＯＳ構造の一例を示す簡略化した
概念図。
【図１１（ｂ）】図１１（ａ）の構造をさらに簡略化し
た図。
【図１１（ｃ）】図１１（ａ）のニューロン素子を用い
たインバ−タ−回路図。
【図１１（ｄ）】図１１（ｃ）の回路におけるＶout，
ＶinをＺの関数として示したグラフ。
【図１２（ａ）】ＣＭＯＳニューロンゲートの断面構造
を模式的に表した図。
【図１２（ｂ）】１個のニューロン回路を構成示す回路
図。
【図１３】従来技術によるνＭＯＳトランジスタを用い
たシナプス結合も含むニューロン回路の基本構成の一例
を示す回路図。
【図１４】図１４（ａ）は可変抵抗の実現方法の一例を
示し回路図、図１４（ｂ）は ＶGGの値を制御する一例
を示す回路図。
【図１５】図１５（ａ）はトンネル接合を有するＥ2Ｐ
ＲＯＭセルの閾電圧（ＶTH） を、データ書き込み用の
パルスの数の関数として示したグラフデアリ、図１５
（ｂ）は正のプログラム電圧をステップ関数的に印加し
たときの、フローティングゲートに注入される電子の数
（ｎ）の時間変化の様子を示したグラフ。
【符号の説明】
１０１ ニューロン回路、 １０２ａ〜１０２ｄ 、ニューロン回路の入力端子、 １０３ 出力線（ニューロンの出力信号を伝える配
線）、 １０４ シナプスの働きをする回路（シナプス回路）、 １０５ ＮチャネルのνＭＯＳ、 １０６ ＰチャネルのνＭＯＳ、 １０７ フローティングゲート、 １０８ 入力ゲート、 １０９ 入力ゲート（制御ゲート、端子）、 １１０ シナプスの重み変更用の信号線、 １１１ 抵抗（接続部）、 １１２ フローティングゲート、 １１３ 絶縁膜、 １１４ 荷注入用の電極、 ２０１，２０２ フローティングゲート、 ２０３ Ｐ型のポリシリコン、 ２０４ ゲート絶縁膜、 ２０５ 電極、 ３０１ トランジスタ、 ３０２ ＰＭＯＳ、 ３０４ 出力端子、 ３０５ ＰＭＯＳ、 ４０１ チャネル型のνＭＯＳ、 ４０２ ＮＭＯＳ、 ４０３ ＰＭＯＳ、 ４０４ 出力端子、 ４０５ νＭＯＳ、 ４０６ Ｖout 端子、 ５０１ Ｐ型のシリコン基板、 ５０２ ＮチャネルνＭＯＳ、 ５０３ 基板、 ５０４ Ｖout 端子、 ５０５ バッファー層、 ６０１ａ，６０１ｂ 配線、 ６０２ａ，６０２ｂ 配線、 ６０３ａ，６０３ｂ 配線、 ６０４ａ，６０４ｂ シナプス結合回路、 ６０５ 第１層のニューロン群、 ８０１ ニューロン回路、 ８０２ フローティングゲート、 ８０３ａ，８０３ｂ，８０３ｃ シナプス回路の出力
線、 ８０２ フローティングゲート、 ８０３ トランジスタ、 ９０１ａ，９０１ｂ，９０１ｃ ニューロン、 ９０２ａ，９０２ｂ，９０２ｃ 神経繊維、 ９０３ａ，９０３ｂ，９０３ｃ シナプス結合、 １１０１ シリコン基板、 １１０２，１１０３ ソース及びドレイン、 １１０４ ゲート絶縁膜、 １１０６ フローティングゲート、 １１０７ 絶縁膜、 １１０８ 入力ゲート、 １１１０，１１１１ インバータを構成するための抵
抗、 １１１２ ＮＭＯＳトランジスタ、 １２０１ シリコン基板、 １２０２ ウェル、 １２０３ａ ソース、 １２０３ｂ ドレイン、 １２０４ａ ソース、 １２０４ｂ ドレイン、 １２０５ フローティングゲート、 １２０６ａ〜ｄ 入力ゲートの電極、 １２０７，１２０８ 絶縁膜、 １２０９ フィールド酸化膜、 １２１０ ＣＭＯＳニューロンゲート、 １２１１ ＣＭＯＳのインバータ、 １２１２ ＮＭＯＳトランジスタ １２１３ ＰＭＯＳのトランジスタ、 １２１４ ニューロン回路の出力端子、 １３０１ ニューロン回路、 １３０２ 他のニューロンの出力信号を伝える配線、 １３０３ シナプス結合回路、 １３０４ ＮＭＯＳトランジスタ、 １３０５ ゲート電極、 １３０６ ソース、 １３０７ 結線、 １４０１ ＭＯＳトランジスタ、 １４０２ バイナリーカウンタ、 １４０３ Ｄ／Ａコンバータ。
フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ケ袋２−１−17− 301 (72)発明者 藤田 修 東京都千代田区内幸町１丁目１番６号日 本電信電話株式会社内 (72)発明者 森江 隆 東京都千代田区内幸町１丁目１番６号日 本電信電話株式会社内 (72)発明者 雨宮 好仁 東京都千代田区内幸町１丁目１番６号日 本電信電話株式会社内 (56)参考文献 特開 平３−6679（ＪＰ，Ａ) Ｄｕｒｆｅｅ Ｄ Ａ，Ｓｈｏｕｃａ ｉｒ Ｆ Ｓ，Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｎ ｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｍｏｍｅ ｒｙ Ｃｅｌｌｓ ｉｎ Ｓｔａｎｄａ ｒｄ ＶＬＳＩ ＣＭＯＳ Ｔｅｃｈｎ ｏｌｏｇｙ，ＩＥＥＥ Ｔｒａｎｓ Ｎ ｅｕｒａｌ Ｎｅｔｗ，米国，Ｖｏｌ. ３，Ｎｏ．３，347−353 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 49/00 H01L 27/10 451 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 基体上に一導電型の第１の半導体領域を
    有し、この領域内に設けられた反対導電型の第１のソー
    ス及び第１のドレイン領域を有し、前記第１のソース、
    及び第１のドレイン領域を隔てる領域に第１の絶縁膜を
    介して設けられた電位的にフローティング状態にある第
    １のフローティングゲート電極を有し、前記第１のフロ
    ーティングゲート電極と第２の絶縁膜を介して容量結合
    する複数の第１の入力ゲート電極を有し、前記第１の入
    力ゲート電極の１つにソース電極が接続された第１のＭ
    ＯＳ型トランジスタを有し、前記第１のＭＯＳ型トラン
    ジスタには電位的にフローティング状態にある第２のフ
    ローティングゲート電極が設けられ、前記第２のフロー
    ティングゲート電極の延在部に接続部を介して電気的に
    接続された第３のフローティングゲート電極を有し、前
    記第３のフローティングゲート電極部に電荷を出し入れ
    するトンネル接合部を有するＭＯＳ型半導体装置におい
    て、少なくとも前記接続部の抵抗が前記トンネル接合の
    動作抵抗値よりも大きな値を有するよう構成されたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記接続部が、前記第２及び／もしくは
    前記第３のフローティングゲート電極とは異った抵抗率
    をもった材料で構成されていることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記接続部、前記第２及び第３のフロー
    ティングゲート電極が略々等しい抵抗率をもった材料で
    構成されていることを特徴とする請求項１に記載の半導
    体装置。
  4. 【請求項４】 前記接続部に第３の絶縁膜を介して設け
    られたゲート電極を有し、前記ゲート電極に加えられる
    電圧により、前記接続部の抵抗値が変化するよう構成さ
    れたことを特徴とする請求項１乃至請求項３のいずれか
    １項に記載の半導体装置。
  5. 【請求項５】 前記第１のＭＯＳ型トランジスタが、前
    記第２のフローティングゲート電極と第４の絶縁膜を介
    して容量結合する少なくとも一個の第２の入力ゲートを
    有し、前記第２の入力ゲートに高レベル又は低レベルの
    ２つの電位レベルの信号を伝達する第１の配線が接続さ
    れていることを特徴とする請求項１乃至請求項４のいず
    れか１項に記載の半導体装置。
  6. 【請求項６】 前記第１のＭＯＳ型トランジスタがＮチ
    ャネル型であり、そのソース電極がＰチャネル型の第２
    のＭＯＳ型トランジスタを介して、低レベルの電圧を供
    給する電源ラインに接続されていることを特徴とする請
    求項１乃至請求項４のいずれか１項に記載の半導体装
    置。
  7. 【請求項７】 前記第１のＭＯＳ型トランジスタがＰチ
    ャネル型であり、そのソース電極がＮチャネル型の第３
    のＭＯＳ型トランジスタを介して、高レベルの電圧を供
    給する電源ラインに接続されていることを特徴とする請
    求項１乃至請求項６のいずれか１項に記載の半導体装
    置。
  8. 【請求項８】 前記第２のＭＯＳ型トランジスタが第４
    のフローティングゲート電極を有し、前記第２及び第４
    のフローティングゲート電極が電気的に接続されている
    ことを特徴とする請求項６に記載の半導体装置。
  9. 【請求項９】 前記第１のＭＯＳ型トランジスタのソー
    ス及びドレインのいずれか一方の電極がＮチャネル型の
    第４のＭＯＳ型トランジスタを介して低レベルの電圧を
    供給する電源ラインに接続され、もう一方の電極がＰチ
    ャネル型の第５のＭＯＳ型トランジスタを介して高レベ
    ルの電圧を供給する電源ラインに接続されていることを
    特徴とする請求項１乃至請求項５のいずれか１項に記載
    の半導体装置。
  10. 【請求項１０】 前記第４及び第５のＭＯＳ型トランジ
    スタのゲート電極が互に電気的に接続されていることを
    特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】 前記第１のＭＯＳ型トランジスタのソ
    ース及び基体が互に電気的に接続されていることを特徴
    とする請求項１乃至請求項１０のいずれか１項に記載の
    半導体装置。
  12. 【請求項１２】 前記第１及び第２のＭＯＳ型トランジ
    スタの半導体基体がそれぞれのソース電極と電気的に接
    続されていることを特徴とする請求項６乃至請求項８の
    いずれか１項に記載の半導体装置。
  13. 【請求項１３】 前記第１の配線が互に平行に複数本配
    置され、それと直交する方向に前記第１のフローティン
    グゲート電極が互に平行に複数本配置されたことを特徴
    とする請求項１乃至請求項１２のいずれか１項に記載の
    半導体装置。
  14. 【請求項１４】 前記第１のフローティングゲート電極
    が少なくとも１つのＭＯＳ型トランジスタのソースもし
    くはドレインに接続されていることを特徴とする請求項
    １乃至請求項１３のいずれか１項に記載の半導体装置。
  15. 【請求項１５】 前記第２及び第４の絶縁膜が、前記第
    １の絶縁膜の誘電率よりも大きな誘電率を有する絶縁材
    料で形成されていることを特徴とする請求項１乃至請求
    項１４のいずれか１項に記載の半導体装置。
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