JPH11260943A - ４端子デバイス - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、単一の素子でニューロン１個の機
能が実現でき、高集積度、低消費電力のニューロン・コ
ンピュータチップを実現することのできる４端子デバイ
スを提供するものである。 【解決手段】 本発明の４端子デバイスは、少なくとも
４個の主要電極を有する半導体装置において、第１及び
第２の主要電極間に流れる電流の大きさを制御する機能
をもった第３の主要電極と、前記第３の主要電極による
前記第１及び第２の主要電極間に流れる電流の制御の仕
方そのものを制御する機能をもった第４の主要電極とを
少なくとも１つ備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、４端子デバイスに係
り、特に神経回路コンピュータや多値論理集積回路等の
高機能半導体集積回路装置を提供するものである。

【０００２】

【従来の技術と発明が解決しようとする課題】半導体集
積回路技術の進展は実に驚くべき速度で進んでおり、例
えばダイナミック・メモリを例にとるなら、１メガビッ
トから４メガビットがすでに量産体制にあり、１６メガ
ビット、６４メガビットといった超々高密度メモリも研
究レベルでは実現されつつある。６４メガビットメモリ
は、せいぜい１ｃｍ四方のシリコンチップ上に実に約１
億２０００万個ものＭＯＳトランジスタが集積されてい
る。このような超高集積化技術はメモリ回路ばかりでな
く論理回路にも応用され、３２ビットから６４ビットの
ＣＰＵをはじめとする、様々な高機能論理集積回路が開
発されている。

【０００３】しかし、これらの論理回路はデジタル信
号、即ち「１」と「０」という２値の信号を用いて演算
を行う方式を採用しており、例えばコンピュータを構成
する場合は、ノイマン方式といって、あらかじめ決めら
れたプログラムに従って１つ１つ命令を実行していく方
式である。このような方式では、単純な数値計算に対し
ては非常に高速な演算が可能であるが、パタン認識や画
像の処理といった演算には膨大な時間を要する。さら
に、連想、記憶、学習といったいわば人間が最も得意と
する情報処理に対しては非常に不得手であり、現在様々
なソフトウェア技術の研究開発が行われているが、はか
ばかしい成果は得られていないのが現状である。

【０００４】そこで、これらの困難を一挙に解決するた
め、生物の脳の機能を研究し、その機能を模倣した演算
処理の行えるコンピュータ、即ち神経回路コンピュータ
（ニューロコンピュータ）を開発しようというまた別の
流れの研究がある。このような研究は、１９４０年代よ
り始まっているが、ここ数年非常に活発に研究が展開さ
れるようになった。それはＬＳＩ技術の進歩にともな
い、このようなニューロコンピュータのハードウェア化
が可能となったことによる。

【０００５】しかしながら、現状の半導体ＬＳＩ技術で
はまだまだ大きな壁があり、実用化のメドはほとんどた
っていない状況である。もう少し具体的に説明するな
ら、例えば人間の神経細胞（ニューロン）１個の機能を
ハードウェア化するためには、多数の半導体素子を組合
わせて回路を構成する必要があり、半導体チップ上に実
用的な数のニューロンを集積することが非常に困難だか
らである。そこで本発明の主眼点は、たった１つのＭＯ
Ｓ型半導体素子によって、１個のニューロンの機能を実
現することのできる半導体装置を提供するものである。
本発明の詳細な説明に移る前に、まず１つのニューロン
に要求される機能は何であるかを、また、これを現状技
術で実現しようとすればどのような困難が生じるかにつ
いて次に説明する。

【０００６】図１９は、１つの神経細胞、即ち１個のニ
ューロンの機能を説明する図面であり、１９４３年にMc
Cullock とPitts （Bull. Math. Biophys. Vol.5, p.11
5(1943) ）により数学的 モデルとして提案されたもの
である。現在もこのモデルを半導体回路で実現し、ニュ
ーロコンピュータを構成する研究が盛んに進められてい
る。Ｖ₁、Ｖ₂、Ｖ₃、…、Ｖ_nは、例えば電圧の大きさと
して定義されるｎ個の入力信号であり、他のニューロン
から伝達された信号に相等している。Ｗ₁、Ｗ₂、Ｗ₃、
…、Ｗ_nはニューロン同士の結合の強さを表す係数で、
生物学的 にはシナプス結合と呼ばれるものである。こ
のニューロンの機能は単純であり、各入力Ｖ_iに重みＷ_i
（ｉ＝１〜ｎ）をかけて線形加算した値Ｚが、ある所定
の閾値Ｖ_TH ^* より大となったときに「１」を出力し、ま
た閾値より小のときに「０」を出力するという動作であ
る。これを数式で表せば、

【０００７】

【数１】 となる。

【０００８】図１９（ｂ）は、ＺとＶ_outの関係を表し
たものであり、ＺがＶ_TH ^*より十分大きいときは １、
十分小さいときは０を出力している。

【０００９】さて、このような機能を従来の半導体技術
で実現した場合の回路の一例を図２０に示す。図におい
て１０２−１、１０２−２、１０２−３は演算増幅器
（オペアンプ）である。図２０（ａ）は、入力信号Ｖ_i
（ｉ＝１〜ｎ）に重みＷ_iをかけて加算しＺを求める回
路である。Ｒ_iに流れる電流をＩ_iとすると、Ｉ_i＝Ｖ_i／
Ｒ _iとなるから、

【００１０】

【数２】 となり、オペアンプ１０２−１の出力電圧Ｖ_aは、

【００１１】

【数３】 となる。Ｉ_bは、−Ｖ_a／Ｒで与えられるから、Ｉ_aとＩ_b
は大きさが等しく（Ｉ_a＝Ｉ_b）、流れの方向が逆とな
る。従って、

【００１２】

【数４】 ここで、式（１）、（４）を比較すると、重み係数Ｗ_i
はＷ_i＝Ｒ／Ｒ_iとなり、抵抗の大きさによって決められ
ることになる。つまり、図２０（ａ）の回路は、電流の
加算により、入力信号の線形加算した電圧を発生する回
路である。次に、図２０（ｂ）は、Ｚの値をＶ_outに変
換するための回路の一例であり、オペアンプ１０２−３
の非反転入力端子に接続されている。オペアンプは、電
圧増幅率（ゲイン）の非常に大きなアンプだから、Ｚ＞
Ｅ₀で、Ｖ_out＝Ｖ⁺、Ｚ＜Ｅ₀ではＶ _out＝Ｖ^-となり、図
２０（ｃ）のような特性を示す。ここで、Ｖ⁺、Ｖ^-はそ
れぞれオペアンプに供給されている電源電圧によって決
まる出力の最大値及び最小値である。反転入力端に印加
する電圧Ｅ₀の値を変化させることにより、Ｖ_TH ^*を変化
させることが可能である。

【００１３】図２０（ａ）、（ｂ）の回路の問題点の１
つは、１つのニューロンを構成するのに数多くの半導体
素子を必要とすることである。図の回路では３個のオペ
アンプが使用されているが、通常１個のオペアンプを構
成するには、トランジスタが少なくとも１０個程度が必
要であり、図の回路では全部で３０個もトランジスタを
使用することになる。また、電流を基本として加算演算
を行うため、常に大量の電流が流れ消費電力が大きくな
る。つまり、１つのニューロンはチップ上に大きな面積
を占めるばかりでなく、大きなパワーを消費するのであ
る。従って、高積化が困難なばかりでなく、たとえトラ
ンジスタ１個１個を微細化して高集化できたとしても、
消費電力密度が大きくなり、実用的な集積回路を構成す
ることは、ほとんど不可能である。

【００１４】そこで本発明は、このような問題点を解決
するためになされたものであり、単一の素子でニューロ
ン１個の機能が実現でき、高集積度、低消費電力のニュ
ーロン・コンピュータチップを実現することのできる半
導体装置を提供するものである。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
少なくとも４個の主要電極を有する半導体装置におい
て、第１及び第２の主要電極間に流れる電流の大きさを
制御する機能をもった第３の主要電極と、前記第３の主
要電極による前記第１及び第２の主要電極間に流れる電
流の制御の仕方そのものを制御する機能をもった第４の
主要電極とを少なくとも１つ備えたことを特徴とする。

【００１６】

【作用】本半導体装置は、１個の素子によってニューロ
ンの機能を実現することができるため、ニューロン素子
の超高集積化が可能である。

【００１７】さらに、消費電力を従来技術に比較して大
幅に減少可能となったため、初めてニューロン回路が実
用的なレベルで実現できるようになったのである。

【００１８】

【実施例】（第１実施例）図１は、本発明の第１実施例
を示す半導体装置の断面図である。

【００１９】Ｐ型Ｓｉ基板１０１上にゲート酸化膜１０
２を介して、例えばＮ⁺のポリシリコンで形成されたゲ
ート電極１０３が設けられている。このゲート電極はま
わりを完全にＳｉＯ₂等の絶縁膜１０４で覆われている
ため、電気的にはフローティング状態にある。

【００２０】１０５−１〜１０５−４は、例えばＮ⁺ポ
リシリコンで形成された入力ゲート電極であり、フロー
ティングゲート１０３とは、例えば、ＳｉＯ₂等の絶縁
膜１０６で隔てられている。これらの入力ゲート電極の
電位はＡｌ配線１０６−１〜１０６−４によって供給さ
れる電圧により決定されるようになっている。

【００２１】１０７、１０８はそれぞれ、例えばＡｓイ
オンを注入することにより形成されたソース及びドレイ
ンであり、１０９、１１０は、それぞれソース及びドレ
インに接続されたＡｌ配線である。この本発明による半
導体装置は、ゲート電極１０５−１〜１０５−４に加え
られた電圧Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄に所定の重みをかけた線
形加算値がある閾値を越えた時に、Ｓｉ基板表面１１１
に反転層、即ちチャネルが形成され、ソースとドレイン
が導通状態になる機能を有している。このデバイスが以
上に述べたような電圧の線形加算機能を有することを次
に詳しく説明する。

【００２２】今、図１（ａ）のデバイスを図１（ｂ）の
ように一般化したモデルで考える。２０１はフローティ
ングゲートを表し、図１（ａ）の１０３に相等する。２
０２−１、２０２−２、２０２−３、…、２０２−ｎは
図１（ａ）の４個のコントロールゲート１０５−１、１
０５−２、１０５−３、１０５−４がｎ個ある場合に一
般化して表したものであり、Ｃ₁、Ｃ₂、Ｃ₃、…、Ｃ_nは
各ゲートとフローティングゲート２０１の間の容量結合
係数（キャパシタンス）を表したものである。Ｃ₀はフ
ローティングゲートと基板１０１との間の容量である。
今、フローティングゲートの電位をＶ_F 、入力ゲートに
印加される電圧をＶ₁、Ｖ₂、Ｖ₃、…、Ｖ_n、基板の電位
をＶ₀とする。また、Ｃ₀、Ｃ₁、Ｃ₂、…、Ｃ_n等のキャ
パシタンスに蓄えられる電荷をそれぞれＱ₀、Ｑ₁、
Ｑ₂、…、Ｑ_nとすると、Ｑ₀＝Ｃ₀（Ｖ ₀−Ｖ_F）、Ｑ₁＝
Ｃ₁（Ｖ₁−Ｖ_F）、Ｑ₂＝Ｃ₂（Ｖ₂−Ｖ_F）、…、Ｑ_n＝Ｃ
_n（Ｖ_n−Ｖ_F）となる。

【００２３】ここで、フローティングゲート内の全電荷
量をＱ_F とすると、

【００２４】

【数５】 となる。

【００２５】従って、Ｖ_Fは次式で求められる。

【００２６】

【数６】 である。ここで図１（ａ）のデバイスを、フローティン
グゲート１０３をゲート電極とする ＭＯＳＦＥＴとみ
なしたときの閾電圧をＶ_THとする。つまり、ゲート１０
３がＶ_THボルトとなったときに、基板表面１１１にチャ
ネルが形成されるとする。（１）式においてＶ_F＞Ｖ_TH
とおくと、

【００２７】

【数７】 である。（２）式は、ゲート２０２−１、２０２−２、
２０２−３、…、２０２−ｎへの入力電圧に各々重みＷ
₁、Ｗ₂、…、Ｗ_nを掛けて加算した値を意味し、この値
が、

【００２８】

【数８】 で与えられるＶ_TH ^*より大となったときに図１（ａ）の
デバイスはオンしてソース・ドレインが導通するのであ
る。通常基板はアースするのでＶ₀＝０であり、フロー
ティングゲート中に存在する電荷の総和は０であるか
ら、 Ｖ_TH ^* ＝Ｖ_TH …（４） である。

【００２９】以上のように、本発明による半導体装置
は、入力に重みをかけて線形加算を行い、その結果を閾
値Ｖ_THと比較して、ＭＯＳトランジスタのオン、オフ状
態を制御する機能を有していることが分る。つまり、単
体素子のレベルで高度な演算機能を持つ全く新しいトラ
ンジスタであり、これはこれから示すようにニューロン
・コンピュータ構成に非常に適した素子であるため、ニ
ューロＭＯＳトランジスタ、略してν（ニュー）ＭＯＳ
と呼んでいる。

【００３０】図１（ｃ）は、νＭＯＳを表す略記号であ
り、Ｓはソース、Ｄはドレイン、Ｇ ₁、Ｇ₂、Ｇ₃、Ｇ₄は
それぞれ入力ゲートを表している。

【００３１】今、図１（ｃ）の記号を用いて表したニュ
ーロ素子の構成を図１（ｄ）に示す。これは本実施例の
変形例である。νＭＯＳのドレイン１２１が負荷素子１
２２を介して電源ライン（Ｖ_DD）に接続されている。こ
の回路では、Ｚ＝Ｗ₁Ｖ₁＋Ｗ ₂Ｖ₂＋Ｗ₃Ｖ₃＋Ｗ₄Ｖ₄とし
たとき、Ｖ_out1とＺの関係は図１（ｅ）に破線で示した
ようになる。また、Ｖ_out1を一般のインバータ１２３を
通すと、出力Ｖ_out2は同図に実線で示したようになる。
つまり、この簡単な回路によって、図１９（ａ）に示し
たニューロン１個の機能が実現されているのである。図
１（ｄ）の回路を、従来例を示す図２０（ａ）、（ｂ）
と比較すれば本発明の絶大な効果は明らかである。即
ち、従来例では、１個のニューロンを構成するのに少な
くとも３０個程度のバイポーラトランジスタを必要とし
たのに対し、本発明ではたった２個のＭＯＳトランジス
タで実現されていることである。チップ上に占める面積
を１ケタ以上小さくすることが可能であり、超高集積化
がはじめて可能となったのである。さらに従来例では、
電流の加算性を利用して電圧の加算を行っており、電流
の大量に流れるバイポーラトランジスタを用いて回路を
構成していたため消費電力が非常に大きかった。しかる
に本発明では、たった２個のＭＯＳトランジスタで構成
されているため、ほとんど電力を消費しない。ＭＯＳ
は、そもそも電圧制御型デバイスであり、わずかな電荷
量によって、そのオン・オフ状態の制御ができるため消
費電力が少ない。加えて、電圧入力をそのまま加算でき
る機能を有したνＭＯＳを用いているため、図２０
（ａ）で行ったように電圧を一度電流に変換して加算す
る必要が全くない回路構成になっており、本質的に低消
費電力動作が可能なニューロンである。以上に述べた高
集積性、低消費電力という２つの特徴により、はじめて
ニューロコンピュータ用回路が実用的なレベルで実現可
能となったのである。

【００３２】図１（ｆ）は、図１（ａ）に示した本発明
の第１実施例であるνＭＯＳの平面図であり、図中の番
号は図１（ａ）の番号と対応している。１０７、１０８
はソース及びドレイン、１０５−１〜１０５−４は４個
の入力ゲート、１０３はフローティングゲートであり、
Ｘ−Ｘ’での断面は図１（ａ）に相当している。ただし
ここでは、図面を見易くするため絶縁膜１０４、アルミ
ニウム配線１０９、１１０、１０６−１〜１０６−４等
は省略してある。これらは適宜必要な場所に設ければよ
い。

【００３３】図１（ｇ）は、図１（ｆ）のＹ−Ｙ’断面
を示す図で、やはり図面に付した番号は共通である。こ
こで１１２は素子間分離のフィールド酸化膜である。

【００３４】さて、ここで具体的な素子の設け方の例に
ついて述べておく。例えば、図１（ａ）、（ｆ）、
（ｇ）の実施例では、Ｐ型基板として（１００）面で抵
抗値０．５Ω・ｃｍのものを用い、ゲート酸化膜（Ｓｉ
Ｏ₂）の厚さを５００Å、フローティングゲートと入力
ゲート間の絶縁膜（ＳｉＯ₂）の厚さを５００Å、フロ
ーティングゲートとチャネル形成量領域の重なり部分を
３μｍ×３．５μｍ、フローティングゲート１０３と入
力ゲート１０５−１、１０５−２、１０５−３、１０５
−４とのそれぞれの重なり部分の大きさを、４μｍ×
０．７５μｍ、４μｍ×１．０ μｍ、４μｍ×０．５
μｍ、４μｍ×０．７５ μｍとして設計されている。
フィールド酸化膜 １１２は約１μｍと厚いので、フィ
ールド酸化膜を間にはさんだ部分でのフローティングゲ
ート １０３と基板１０１、あるいはコントロールゲー
ト１０５と基板１０１の間の容量は小さく無視すること
ができる。以上のデータをもとに計算するとＣ₀：Ｃ₁：
Ｃ₂：Ｃ₃：Ｃ₄＝１０．５：３：４：２：３となり、 Ｚ＝０．１３Ｖ₁＋０．１８Ｖ₂＋０．０８９Ｖ₃＋０．１３Ｖ₄ …（５） と表される。Ｖ_S＝０で、且つ、フローティングゲート
内に電荷の注入はないとすると（４）式よりＶ_TH ^*は約
１．０Ｖとなり、例えば入力がＶ₁＝０Ｖ、Ｖ₂＝５Ｖ、
Ｖ₃＝５Ｖ、Ｖ₄＝５Ｖの場合は、Ｚ＝２．０Ｖとなり、
図１（ｄ）のＶ_{ou t2}は５Ｖとなる。また、Ｖ₁＝０Ｖ、
Ｖ₂＝０Ｖ、Ｖ₃＝５Ｖ、Ｖ₄＝０ＶのときはＺ＝０．４
５Ｖとなり、Ｖ_out2は、約０Ｖ（低レベル）となる。こ
こでは例として、入力として０Ｖ又は５Ｖの場合のみに
ついて説明したが、入力が０Ｖと５Ｖの中間の値、ある
いは負の値であってもよいことはもちろん言うまでもな
い。また、Ｖ_out2をこのニューロンの出力として用いる
場合について説明したが、例えばその反転出力Ｖ_out1を
そのまま出力として用いてもよい。

【００３５】（第２実施例）図１（ａ）、（ｆ）、
（ｇ）に示した本発明の第１実施例は、図１（ｆ）より
明らかなように入力ゲートをチャネル方向（Ｘ−Ｘ’の
方向）に並べているため、必然的にνＭＯＳのチャネル
長が長くなってしまう。このことは、高速動作を実現す
る上では、不利である。そこで図２に基づき、νＭＯＳ
のショートチャネル化を可能にした本発明の第２実施例
を説明する。図２（ａ）は平面図であり図２（ｂ）、
（ｃ）はそれぞれＸ−Ｘ’及びＹ−Ｙ’における断面構
造を模式的に表したものである。図２（ａ）では簡単の
ため、Ａｌ配線及びＡｌ配線下の層間絶縁膜は省略され
ている。図において２０１は、例えばＰ型Ｓｉ基板、２
０７、２０８はそれぞれソース及びドレイン、２０２は
ゲート酸化膜、２０３はフローティングゲート、２０５
−１〜２０５−４はそれぞれ入力ゲート、２０６−１〜
２０６−４は入力ゲートに接続されたＡｌ配線、２０
９、２１０はそれぞれソース及びドレインに接続された
Ａｌ配線、２０６はフローティングゲートと入力ゲート
間の絶縁膜、２０４はＡｌ配線下の絶縁膜である。さ
て、このνＭＯＳで、例えばフローティングゲートとチ
ャネル形成領域の重なり部分の面積を１μｍ×４μｍ、
フローティングゲートと入力ゲート２０５−１、２０５
−２、２０５−３、２０５−４との重なり部分の面積を
それぞれ１μｍ×０．７５μｍ、１μｍ×１μｍ、１μ
ｍ×０．５μｍ、１μｍ×０．７５μｍと設計し、その
他のパラメータは図１（ａ）と同様とすると、 Ｚ＝0.107 Ｖ₁＋0.143 Ｖ₂＋0.071 Ｖ₃＋0.107 Ｖ₄ …（６） となる。ここでＶ₁、Ｖ₂、Ｖ₃、Ｖ₄はそれぞれ入力ゲー
ト２０５−１、２０５−２、２０５−３、２０５−４に
加えられる入力電圧を表している。例えば、このトラン
ジスタを用いて図１ （ｄ）のような回路を構成したと
すると、Ｖ₁＝５Ｖ、Ｖ₂＝５、Ｖ₃＝０Ｖ、Ｖ₄＝５Ｖの
場合は、Ｚ＝１．７８となり、Ｖ_out2は、５Ｖが出力さ
れ、また、Ｖ₁＝０、Ｖ₂＝０、Ｖ₃＝５Ｖ、Ｖ₄＝５のと
きには、Ｚ＝０．９９Ｖとなり、Ｖ_out2には約０Ｖが出
力され、ニューロン動作を行い得ることは明らかであ
る。

【００３６】上記第１及び第２実施例では、入力電圧に
乗じる重みが、入力ゲートとフローティングゲートの重
なり部分の容量Ｃ_i(ｉ＝１〜４）と全容量、

【００３７】

【数９】 との比で決められている。つまり入力ゲートとフローテ
ィングゲートの重なり面積を変化することで重みを自由
にかえることが可能である。あるいは、入力ゲート、フ
ローティングゲート間の絶縁物の種類をかえ、その誘電
率の違いによって容量をかえてもよい。例えば絶縁物と
して、ＳｉＯ₂、Ｓｉ₃Ｎ₄、Ａｌ₂Ｏ₃等を用いると、重
なり部分の面積を同一としても、その容量の大きさの比
は、約１：２：２．３となる。もちろん重なり部分の面
積を同時に変化させることにより、さらに大きな比を実
現することができる。特に小さな重なり面積で大きな容
量結合係数を得たい場合、即ち、入力ゲートとの結合を
表す重み係数Ｗ_i（ｉ＝１〜４）を特に大きくしたい場
合は、高誘電率材料、例えばＴａ₂Ｏ₅等を用いればよ
い。この場合、ＳｉＯ₂を用いた場合に比較して、同じ
面積で約５倍の大きさの重みが実現できる。さらに、こ
れら絶縁膜の膜厚を変えることによっても容量、すなわ
ち重み係数を変えることができる。

【００３８】（第３実施例）以上述べた本発明の第１、
第２実施例では、入力にかける重み係数（Ｗ₁ 〜Ｗ ₄ ）
は、νＭＯＳの構造で決まり、素子形成後には変更する
ことができない。これらの重み係数を自由に変更できる
ようにしたニューロンが、図３にブロック図で示されて
おり、これが本発明の第３実施例であ る。３０１は１
つのニューロン素子であり、例えば図１（ｄ）のような
構成を用いた回路で構成されている。もちろんこのニュ
ーロン素子は、後の図４、図５、図６、図８等で説明す
る本発明のその他の実施例で実現されるニューロン素子
を用いてもよい。３０２−１、３０２−２、…、３０２
−ｎはそれぞれ入力信号電圧Ｖ₁、Ｖ₂、…、Ｖ_nに、重
みＷ₁、Ｗ₂、Ｗ₃、…、Ｗ_nを掛け算した値を出力する回
路である。例えば、３０２−１を例にとって説明する
と、この 回路は少なくとも３つの端子３０３、３０
４、３０５を有しており、３０３は信号電圧の入力端子
である。３０４は出力端子であり、入力電圧Ｖ₁に重み
Ｗ₁を掛け算した結果Ｗ₁Ｖ₁を出力する。第３の端子３
０５は、制御信号Ｘ₁の入力端子であり、このＸ₁の大き
さによって重みＷ ₁の大きさを変化できるようになって
いる。すなわち、この回路構成によってニューロン素子
３０１への入力信号にかかる重みは、自由に変化させる
ことができるのである。これは、ニューロンコンピュー
タを実現する上で非常に重要である。なぜなら、実際の
生体で行われている情報処理では、この重み係数を刻々
変化させることにより演算を行っているのである。つま
り演算結果に基づいて、この重みを順次変化させること
により、認識、連想、学習といった高度な情報処理を生
体は実現しているのである。即ち、図３の構成は、ニュ
ーロンコンピュータ構成の最も基本となるものである。
なお、３０２−１、３０２−２、…、３０２−ｎ等の重
み掛け算回路の具体的な構成については後程詳しく説明
する。

【００３９】図３の構成では、入力信号への重みづけは
重み掛け算回路で行われるため、３０１のデバイスで
は、例えば図１、図２に示したように入力ゲートとフロ
ーティングゲートの重なり面積を変化させて重みをかえ
る必要がない。つまり、すべて同じ重なり面積でデバイ
スを設計することが可能であり、デバイスの汎用性が大
きくなる。もちろん、面積、あるいは間にはさむ絶縁膜
の種類や膜厚等をかえて、重み掛け算回路と両方で信号
にかかる重み係数を決定してもよい。

【００４０】図４〜図６は、重なり面積を一定とした
様々なνＭＯＳの構造を示した本発明の第４〜第６実施
例を説明する図面である。

【００４１】（第４実施例、第５実施例）図４の実施例
は、第２実施例（図２）において、入力ゲート２０５−
１〜２０５−４相互の間隔を小さく、より素子の微細化
を可能とした例である。即ち、図２（ｃ）において、各
入力ゲート間の間隔は、リソグラフィー工程の解像力の
限界によって規定されるが、図４の実施例では各入力ゲ
ートは互いに重ね合わせて設置されており、隣接する入
力ゲートの間隔は絶縁膜４０２の厚さに等しい。この構
造を実現するには、例えばフローティングゲート４０３
形成後、その表面に熱酸化膜４０４等の絶縁薄膜を形成
し、その上にまず入力ゲート４０１−１、４０１−３、
４０１−５を形成する。次いで、これらの入力ゲート表
面に絶縁膜を形成した後、再び入力ゲート４０１−２、
４０１−４を形成するのである。なお、図において４０
５、４０６、４０７はそれぞれＰ型Ｓｉ基板、フィール
ド酸化膜及びＡｌ配線である。

【００４２】図５は本発明の第５実施例を示す図であ
り、（ａ）はその平面図、（ｂ）はＸ−Ｘ’における断
面図である。５０１はフィールド酸化膜の領域、５０
２、５０３はソース及びドレイン領域であり、この図に
おいてＡｌ配線の簡単化のため省略されている。本実施
例の特徴は、フローティングゲート５０４と、入力ゲー
ト５０５の結合が フィールド酸化膜上で行われている
点である。この構成では、フローティングゲートとシリ
コン基板との重なり面積とは関係なく、各入力ゲートと
フローティングゲート間のオーバラップ面積が決定でき
る。つまり、ＭＯＳトランジスタ部分とフローティング
ゲートと入力ゲートの結合部分を分離独立して設計でき
るため素子設計の自由度が非常に大きくなる。例えば、 Ｃ₁ ＋Ｃ₂ ＋Ｃ₃ ＋Ｃ₄ ≫Ｃ₀ と設計してやれば、 Ｃ_TOT ≒Ｃ₁ ＋Ｃ₂ ＋Ｃ₃ ＋Ｃ₄ となり、 Ｗ₁ ＋Ｗ₂ ＋Ｗ₃ ＋Ｗ₄ ≒１ …（７） とできる。第１、第２の実施例では、Ｗ₁ ＋Ｗ₂ ＋Ｗ₃
＋Ｗ₄ の値は、それぞれ０．５２９及び０．４２８であ
り、１よりは小さい。つまり、本実施例では、各重み係
数の値を大きくすることができるのである。

【００４３】また、式（３）より式（４）を導くに際
し、基板の電位Ｖ_sを０Ｖと仮定した。これは、近似的
には正しいが厳密な意味では正しくない。その理由は、
例えば図１（ａ）で半導体基板表面１１１にチャネルが
形成されると、チャネルの電位はソース端で０Ｖとな
り、ドレイン１０８に向うに従ってドレイン電位に徐々
に近づいて行く。もちろん、大きな電位変化はドレイン
近傍でのみ生じるのでチャネル電位を全体として略々０
Ｖと仮定してもよかったのである。しかし、トランジス
タがショートチャネル化されれば、やはり誤差が生じ
る。また、シリコン表面１１１にチャネルが形成されて
いる場合には、Ｃ₀(フローティングゲートと基板Ｓｉ間
の容量結合係数）はＣ_0X（ゲート酸化膜の容量でＣ_0X＝
ε_oε_rＳ／ｔ_oxとなる。ここで、ε_oは真空の誘電率、
ε_rはＳｉＯ₂の比誘電率、Ｓはチャネルの面積である）
とほぼ等しい。しかし、チャネルが消失している場合に
はシリコン表面には空乏層が形成されており、Ｃ₀はＣ
_0Xと空乏層容量Ｃ_Dの値より接続したもの、即ちＣ₀ ＝
(１／Ｃ_0X＋１／Ｃ_D)^-1に等しい。ここで、Ｃ_D＝ε
_oε_r'Ｓ／Ｗであり、ε_r'はＳｉの比誘電率、Ｗは空乏
層の厚さである。Ｗはフローティングゲートと基板間の
電位差により変化するためＣ₀も変化することになる。
従って（３）式におけるＣ₀Ｖ₀は一定値をとるのではな
く、デバイスの動作条件によって変化し得る値である。
つまり、（３）式で与えられる閾値Ｖ_TH ^*はこれに従っ
て変化するのである。通常この変化は、Ｖ_TH ^*の大きさ
にくらべて小さいため、余り大きな問題とはならない
が、デバイス動作により高い精度を要求するならば、Ｖ
_TH ^*は変動しないことが望ましい。しかるに、本発明第
５実施例ではＣ₀≪Ｃ_TOT とできるため、（３）式の第
２項は、十分小さな値とすることが可能であり、このＶ
_THの変動の問題は解決することができるのである。

【００４４】（第６実施例）図６は本発明の第６実施例
を示す断面図であり、６０１は例えばＰ型Ｓｉ基板、６
０２はフィールド酸化膜、６０３はフローティングゲー
ト、６０４は４つの入力ゲートである。この実施例の特
徴は、さらにもう１つの制御ゲート６０５を設けたとこ
ろにあり、制御ゲートはフローティングゲートの下部に
絶縁膜６０６を介して設置されている。今、フローティ
ングゲートと制御ゲート６０５の間の容量結合係数をＣ
_C と表し、Ｃ_TOT ＝Ｃ₁＋Ｃ₂＋Ｃ₃＋Ｃ₄＋Ｃ_C（Ｃ₁〜Ｃ
₄は４つの入力ゲートとフローティングゲート間の容量
結合係数）は、Ｃ₀ にくらべて十分大きく、Ｃ₀／Ｃ_TOT
≒０とみなせるとする。そうすると（３）式は

【００４５】

【数１０】 となる。ここで、Ｖ_Cはコントロールゲートの 電位で
あり、Ｑ_F＝０と仮定した。（８）式は、Ｖ_TH ^*の値をＶ
_Cの値でコントロールできることを示している。即ち、
本発明の第６実施例である、図６のνＭＯＳを用いて図
１（ｄ）のような回路を構成すると、その入力に対して
Ｖ_out2がＯＶからＶ_DDに変化する際の閾値の値Ｖ_TH ^*が
制御ゲートへの入力電圧によって可変となるのである。
即ち、ニューロン動作の閾値を可変とで き、ニューロ
ン・コンピュータ構成がよりフレキシブルに行えるよう
になるのである。しかしこのような閾値可変の機能は、
図６の構造に限ったことではない。図１、図２、図４、
図５のいずれの場合においても、入力ゲートの１つを制
御ゲートとみなしてやれば同様の機能が実現できるので
ある。

【００４６】（３）式において、Ｑ_F ≠０の場合は
（８）式は、

【００４７】

【数１１】 となる。Ｖ_C＝０として、このデバイスを働かせるとす
ると、

【００４８】

【数１２】 となる。今、Ｑ_F＝０の状態にあると仮定しよう。そう
すれば当然Ｖ_TH ^*＝Ｖ_THである。次に、例えばＶ_C ＝０
の状態で、入力ゲート６０４のすべてに＋２０Ｖを印加
したとする（Ｖ₁ ＝Ｖ₂ ＝Ｖ₃ ＝Ｖ₄ ＝２０Ｖ）。ここ
で例えば、（Ｃ₁＋Ｃ₂＋Ｃ₃＋Ｃ₄）：Ｃ_C＝４：１と設
計されていたとすると、Ｖ_F＝１６Ｖとなる。チャネル
部のゲート酸化膜６０７の膜厚を、例えば１００Åとす
ると、ゲート酸化膜には１６Ｖの電圧がかかることにな
り、この電圧によって酸化膜中を電子が流れてフローテ
ィングゲート中への電子の注入がおこる。その結果、Ｑ
_F＜０となり、（１０）式によりＶ_TH ^*＝Ｖ_TH＋｜Ｑ_F ｜
／Ｃ_TOT となり、電子注入前にくらべて｜Ｑ_F ｜／Ｃ
_TOTだけＶ_TH ^*が大きくなる。この時、各入力ゲートに加
える電圧をコントロールすることによりＶ_TH ^* の変化量
をコントロールできる。例えば、Ｖ₁ ＝Ｖ₂ ＝Ｖ₃ ＝Ｖ
₄ にして２０Ｖから変化させてもよいし、各々違う値を
とってもよい。また逆に、Ｖ₁ ＝Ｖ₂ ＝Ｖ₃ ＝Ｖ₄ ＝−
２０Ｖとしてやれば、電子が放出され、Ｑ_F＞０とな
る。このときは、

【００４９】

【数１３】 となって注入前よりも、閾値が低くなる。電子の放出
は、例えば、Ｖ₁＝Ｖ₂＝Ｖ ₃＝Ｖ₄＝０ＶとしてＶ_C＝−
２０Ｖとしても同様に行うことができる。

【００５０】以上述べたように、νＭＯＳにおいてはフ
ローティングゲート６０３の電位をコントロールし、絶
縁膜を通しての電子の注入・放出等を行うことにより、
フローティングゲート内の電荷量を制御し、（１０）式
に従って、ニューロン素子の閾値を変化させることがで
きるのである。この方式によりＶ_TH ^*を制御してやれ
ば、その値は次の注入・放出を行うまでは不変である。
つまり、回路の電源を切ってもＶ_TH ^*の値は記憶される
のである。

【００５１】図６で説明した例では、ゲート酸化膜を通
して電子の注入・放出を行う場合について述べたが、こ
れは他の部分で行わせてもよい。例えば、フローティン
グゲートと制御ゲート６０５の間の酸化膜６０６、ある
いはフローティングゲートと入力ゲート６０４の間の酸
化膜６０８のいずれかで行わせてもよい。あるいは、こ
れらの酸化膜 ６０７、６０６、６０８の一部のみに膜
厚の薄い部分を形成し、その部分で注入・放出を行わせ
てもよい。また、図６では制御電極６０５と入力ゲート
６０４に、それぞれ異る値の電圧を加えてることで注入
・放出を制御したが、これは入力ゲート同士に異る値の
電圧を加えて行ってもよい。即ち、６０５の如き特別な
制御ゲートは不要であり、例えば図１、図２、図４、図
５に示した例で、各々の入力ゲートに加える電圧を制御
して行ってもよいことは明白である。いずれにせよ、通
常のスイッチング動作では注入・放出が生じてはならな
いので、注入・放出動作時にはスイッチング動作時より
高い電圧が必要となる。

【００５２】本発明のνＭＯＳを用いたニューロン素子
は、例えば図１（ｄ）のような回路構成で実現できる。
ここではνＭＯＳ１２４に接続する負荷素子として、抵
抗１２２を用いているが、これは抵抗以外の素子でもよ
い。その例を図７（ａ）、（ｂ）に示す。

【００５３】図７（ａ）は、Ｎチャネルディプレション
モードＭＯＳトランジスタ７０１を用いたものであり、
同図（ｂ）は、Ｎチャネルエンハンスメントモードトラ
ンジスタ７０２をそれぞれ負荷として用いた例である。
図１、図２、図４、図５、図６、図７等は、Ｐ型基板上
にＮチャネルのνＭＯＳを形成する場合について説明し
たが、Ｎ型基板上にＰチャネルのνＭＯＳを形成する場
合も全く同様の機能が実現されることはいうまでもな
い。

【００５４】（第７実施例）以上、本発明のνＭＯＳを
用いたニューロン素子の形成方法として、図１（ｄ）及
び図７（ａ）、（ｂ）等の構成について説明したが、こ
れらの構成の１つの問題は、νＭＯＳ１２４、７０３、
７０４が導通状態となったとき、Ｖ_DDからアースに直流
電流が流れることである。特に、同図のようにＮＭＯＳ
のインバータと組合わせた場合には、Ｖ_out2のＨＩＧ
Ｈ、ＬＯＷのいずれの状態に対しても、必ずどちらかの
パスに貫通電流が流れることとなり、消費電力低減の観
点からは望ましくない結果となる。また、Ｚ＞Ｖ_TH ^*の
ときは、Ｖ_out1には、low levelがでる訳であるが、こ
れは完全な０Ｖではなく、Ｖ_DD×Ｒ_ON／（Ｒ_ON＋Ｒ_L）
となる。ここで、Ｒ_ONはνＭＯＳのＯＮ抵抗、Ｒ_L は負
荷素子の抵抗値である。通常、Ｒ_ON≪Ｒ_L と設計するた
め、ほぼ出力電圧は０に近くなるが、望ましくは完全に
０Ｖの出力されるのがよい。以上の要請に答えられるよ
うにしたのが本発明の第７実施例である。

【００５５】図８（ａ）は、本発明の第７実施例を示す
平面図であり、図８（ｂ）は図８（ａ）のＸ−Ｘ’にお
ける断面図である。

【００５６】８０１はＰ型基板８０３上に形成したＮチ
ャネル型のνＭＯＳであり、８０２はＮ型基板８０４上
に形成したＰチャネル型のνＭＯＳである。８０５は、
フローティングゲートであり、Ｐ型基板８０３及びＮ型
基板各々の上にゲート絶縁膜８０６、８０７を介して設
けられている。８０８−１、８０８−２、８０８−３、
８０８−４は各々４つの入力ゲートである。８０９、８
１０はそれぞれＮ⁺のソース及びドレイン、８１１、８
１２はそれぞれＰ⁺のソース及びドレインである。８１
３、８１４、８１５はＡｌ配線であり、８１３はＶ
_SS（アース）電位に、８１４はＶ_DD（正の電源電圧、例
えば５Ｖ）に接続されている。なお、８１５’はフィー
ルド酸化膜であり、８１６はＡｌ配線下の絶縁膜であ
り、８１７、８１７' 、８１７''、８１７'''は絶縁膜
８１６に開口されたコンタクトホールである。

【００５７】さてここで、例えば、ＮＭＯＳ、ＰＭＯＳ
のゲート長は１μｍ、ゲート幅は３μｍ、ゲート酸化膜
２００Åとなっている。また、入力ゲートとフローティ
ングゲートの重なり面積はすべて同一で、４．５（μ
ｍ）²となっており、また両者の間の絶縁膜８１８はＳ
ｉＯ₂で、厚さは１００Åとなっている。このときフロ
ーティングゲート ８０５の電位をＺとすると、 Ｚ＝０．２１４（Ｖ₁ ＋Ｖ₂ ＋Ｖ₃ ＋Ｖ₄ ） …（11） となる。ここで、Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄は、４つの入力ゲ
ートへの入力電圧である。今、フローティングゲートか
らみたＮチャネルνＭＯＳ８０１の閾値Ｖ_Tn ^*を１Ｖ、
ＰチャネルνＭＯＳ８０２の閾値Ｖ_Tp ^*を−１Ｖと設計
したとする。Ｚに対する８１５の電位Ｖ_out1を求める
と、第８図（ｃ）の実線のようになる。Ｚ＜１Ｖのとき
は、ＮチャネルνＭＯＳ８１０がＯＦＦ、Ｐチャネルν
ＭＯＳ８０２がＯＮとなって、Ｖ_out1は５Ｖとなる。Ｚ
＞４のときは、ＰチャネルνＭＯＳ８０２がＯＮとな
り、ＮチャネルνＭＯＳ８０１がＯＦＦとなり、Ｖ_out1
は０Ｖとなる。このように、低レベルが正確に出力され
るだけでなく、低レベル出力時にも貫通電流の流れるこ
とがなく、極めて低消費電力のニューロン素子が形成で
きる。図８（ｃ）の破線で示したのは、Ｖ_Tn＝２Ｖ、Ｖ
_Tp＝−２Ｖの場合のＶ_out1とＺの関係であり、５Ｖから
０Ｖへの特性変化が急峻である。このように閾値Ｖ _Tn、
Ｖ_Tpの組合わせにより、特性をコントロールすることが
できる。本発明の第７実施例は、低消費電力という優れ
た特性をもったνＭＯＳであり、ＮチャネルνＭＯＳと
ＰチャネルνＭＯＳが１つのフローティングゲートを共
有し、お互いに相補的にＯＮ、ＯＦＦを行っているた
め、Complementary νＭＯＳ、略してＣ−νＭＯＳと呼
ぶ。

【００５８】以上バルクＳｉウエハー上でνＭＯＳをつ
くる場合についてのみ述べたが、たとえばＳＯＩ基板、
つまり絶縁膜上に形成されたＳｉ層内に本発明のデバイ
スをつくってもよい。

【００５９】（第８実施例）図９は、Ｃ−νＭＯＳを用
いたニューロン素子の構成例であり、本発明の第８実施
例を示している。９０１は、４つの入力ゲートを持った
Ｃ−νＭＯＳを表す記号であり、９０２はＣＭＯＳのイ
ンバータである。９０３、９０４、９０５、９０６は、
４つの入力電圧Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄に、それぞれＸ₁、
Ｘ₂、Ｘ₃、Ｘ₄の制御電圧で決定される重み係数Ｗ₁、Ｗ
₂、Ｗ₃、Ｗ₄をかけて出力し、Ｃ−νＭＯＳの入力ゲー
トに信号を供給する回路である。Ｖ_out2は、Ｖ_out1がＨ
ＩＧＨレベルのときにＬＯＷ、Ｖ_out1が ＬＯＷレベル
のときにＨＩＧＨレベルを出力する。Ｖ_out2のＨＩＧ
Ｈ、ＬＯＷのいずれの場合にも、Ｃ−νＭＯＳ９０１、
ＣＭＯＳインバータ９０２には、どちらも貫通電流が流
れていない。

【００６０】図８、図９の例では、８０８−１〜８０８
−４はすべて入力ゲートとしたが、このうちの少なくと
も１本を図６で述べた制御ゲート６０５の如く用いても
よい。例えば、８０８−１に固定電位を与え、これによ
り、Ｖ_Tn、Ｖ_Tpをコント ロールしてもよい。また、６
０５の如き制御ゲートを別途設けてももちろんよい。更
に、フローティングゲートへの電荷の注入等を利用して
もよいことは言うまでもない。

【００６１】次に、図３及び図９に用いた重みを掛け算
する回路（３０２−１〜３０２−ｎ、及び９０３、９０
４、９０５、９０６）についての実施例について説明す
る。図１０は重み掛け算回路の１例を示す回路図であ
る。例えば、１００１はＮＭＯＳで、その閾値Ｖ_THは略
々０Ｖに設定されている。Ｒ_Oは抵抗であり、Ｒ_X は入
力電圧Ｘによってコントロールされる可変抵抗である。
１００２の電位をＶ_mとするとＶ_m＝Ｖ_inーＶ_THで与えら
れるため、Ｖ_TH＝０とすると、Ｖ_m＝Ｖ_inとなる。従っ
て、出力電圧Ｖout は、

【００６２】

【数１４】 で与えられる。

【００６３】従ってこの回路は、Ｖ_inという入力に対
し、Ｒ_x／（Ｒ_o＋Ｒ_x）なる重み係数を掛けて出力する
機能をもっている。このとき、入力電圧Ｘによって可変
抵抗の値Ｒ_xをコントロールできれば、重み係数を自在
に変化させることができる。可変抵抗の実現方法として
は、例えば図１１に示したように、１つのＭＯＳＦＥＴ
を使用してもよい。ゲートに一定の電圧Ｖ_Gを印加して
おくと、その電流電圧特性は同図に示したようになり、
Ｖ_Gの値によって変化する。従って、これを可変抵抗と
して用いることができる。しかし、図から明らかなよう
にＩ−Ｖ特性の非線形性が大きく、回路設計には注意が
必要である。

【００６４】（第９実施例）次に本発明のνＭＯＳを用
いれば、非常に線形性の優れた可変抵抗の実現できるこ
とを次に示す。このことを説明するために、νＭＯＳの
特性を少し一般的に解析してみる。図１２は、２つの入
力ゲート１２０１、１２０２をもつνＭＯＳを記号で表
したものであり、ソースをアース電 位としたときのド
レイン電圧をＶ_D、入力ゲートの電圧をＶ₁、Ｖ₂、フロ
ーティングゲート１２０３の電圧をＺと表す。また、こ
のνＭＯＳのチャネル長、チャネル幅をそれぞれＬ、
Ｗ、フローティングゲートからみた閾値をＶ_THとする
と、ドレイン電流Ｉ_Dは次式で表される。即ち、

【００６５】

【数１５】 ここで、μ_nは電子の表面移動度、Ｃ_Oはフローティング
ゲート下のゲート酸化膜容量である。また、 Ｚ＝Ｗ₁Ｖ₁＋Ｗ₂Ｖ₂ …（１３） と表される。ここで、

【００６６】

【数１６】 である。

【００６７】本発明の第９実施例を図１３に示す。ここ
に示されるνＭＯＳにおいては、第１入力ゲート１２０
１はドレインと接続され、第２入力ゲート１２０２に
は、一定電圧Ｖ₂が与えられている。（１３）式におい
てＶ₁＝Ｖ_Dとし、（１２’）式に代入すると、

【００６８】

【数１７】 となる。

【００６９】ここで、Ｗ₁ ＝とすると、Ｖ_D ²の項が消え
て次式となる。

【００７０】

【数１８】 図１３（ｂ）に示すようにI _DはＶ_Dに比例し、νＭＯＳ
は線形抵抗素子となるのである。このνＭＯＳの外部か
らみた直流抵抗値Ｒ_xは、

【００７１】

【数１９】 で与えられることになる。つまり、Ｖ₂の値によって抵
抗値が制御できることになる。（１５）式において、Ｒ
_X＞０となるためには、 Ｗ₂ Ｖ₂ −Ｖ_TH＞０ …（１６） となるように、Ｗ₂ 、Ｖ_THを設定しなくてはならない。
νＭＯＳをデプレション形とすれば、Ｖ_TH＜０であり、
（１６）は常に満足される。また、Ｗ₁＝１／２とする
ためには、

【００７２】

【数２０】 すなわち、 Ｃ₀ ＋Ｃ₂ ＝Ｃ₁ とする必要がある。これには、Ｃ_Oの効果を小さくでき
る本発明の第５実施例である図５の如き構造をとるのが
有利である。図１３（ａ）の回路を図１０のＲ_Xとして
用いれば、Ｖ₂の値によってその抵抗値を制御でき、理
想的な重み掛け算回路が実現できる。このようにνＭＯ
Ｓは、極めて有効な応用が可能であり、本発明による新
しいトランジスタの幅広い応用性を示している。

【００７３】上の解析はフローティングゲート内の電荷
を０として行ったが、例えばＱ_Fなるチャージが存在す
るとすると（１５）式の抵抗値は、次のように修正され
る。即ち、

【００７４】

【数２１】 となる。図６において第６実施例として述べたように、
フローティングゲート内への電子の注入、あるいはフロ
ーティングゲートからの電子の放出を利用して抵抗値を
記憶させることができる。この場合、Ｖ₂は電荷の注入
を行う場合のみ電圧を印加すればよく、通常動作では一
定値に保っておけばよい。

【００７５】（第１０実施例）これまで述べてきたニュ
ーロン回路は、すべて正の電源電圧Ｖ_DDを１つ用いて構
成されていた。従って、信号はすべて正の値のみであ
り、負の値は扱うことができなかった。図１４（ａ）
は、正負の信号を自在に扱える本発明第１０実施例で説
明する回路図である。１４０１は、図８で述べた如きＣ
−νＭＯＳであるが、ＮチャネルνＭＯＳのソース１４
０２は負の電源電圧（−Ｖ_DD）に接続されている。１４
０３はＣＭＯＳのインバータであり、やはりＮＭＯＳの
ソース１４０４は（−Ｖ_DD）に接続されている。１４０
５、１４０６はそれぞれＰチャネルＭＯＳＦＥＴ及びＮ
チャネルＭＯＳＦＥＴであり、その閾値は、それぞれ略
々０Ｖに設定されている。Ｖ₁、…、Ｖ_nは、正負の任意
の値をもった入力である。Ｖ_{ou t2}は、Ｚ＞Ｖ_TH ^*ならば
＋Ｖ_DD、Ｚ＜Ｖ_TH ^*ならば−Ｖ_DDの値をとる。さてここ
で、１４０８の回路動作について考えてみる。Ｖ_out2が
正の場合には、ＰＭＯＳ１４０５はＯＦＦとなり、１４
０８は図１４（ｂ）のようになる。即ち、

【００７６】

【数２２】 となり、Ｖ_out3は正の値が出力される。

【００７７】また一方、Ｖ_out2が負の場合には、ＮＭＯ
Ｓ１４０６がＯＦＦとなり、１４０８は図１４（ｃ）と
なる。即ち、

【００７８】

【数２３】 となって、今度は負の値が出力されることになる。つま
り、正負も考慮して重み係数の掛け算ができるのであ
る。１４０８の如き回路を、例えば図８（ｃ）の９０３
〜９０６に用いることにより、正負の信号を扱えるニュ
ーロン回路が構成できるのである。また、本回路におけ
る可変抵抗素子として、本発明の第９実施例の如きνＭ
ＯＳ回路も用いればよいことは、言うまでもない。

【００７９】（第１１実施例）νＭＯＳは、以上に述べ
たニューロンコンピュータ回路用素子として様々な有用
な応用以外にも、まだ多くの特徴ある応用が可能であ
る。

【００８０】図１５は本発明の第１１実施例を示す回路
図である。１５０１は、４入力のνＭＯＳであり、それ
ぞれにＶ₁、Ｖ₂、Ｖ₃、Ｖ₄の入力電圧が入力されてい
る。フローティング電極の電圧をＺとすると、Ｚ＝Ｗ₁
Ｖ₁＋Ｗ₂Ｖ₂＋Ｗ₃Ｖ₃＋Ｗ₄Ｖ₄と表され、今、フローテ
ィングゲートからみたこのＭＯＳの閾値をＶ_THとする
と、 Ｖ_out ＝Ｚ−Ｖ_TH となる。Ｖ_THを略々０Ｖに設定すると、 Ｖ_out ＝Ｗ₁Ｖ₁＋Ｗ₂Ｖ₂＋Ｗ₃Ｖ₃＋Ｗ₄Ｖ₄ となり、入力電圧の、線形加算値を出力する回路とな
る。この様な機能は、例えば多値論理回路には非常に有
用な回路であり、これまで電流の加算性を応用して電圧
の加算演算を行っていたのに較べると消費電力が非常に
小さくなる。また、単一の素子で実現できるため、集積
度の著しい向上がはかれるのである。

【００８１】（第１２実施例）図１６は、図１５の回路
を応用したニューロン回路の構成例であり、本発明の第
１２実施 例を示す。Ｖ_out の出力が２段のインバータ
１６０２、１６０３を経てＶ_out2が出力されている。イ
ンバータ１６０２の閾値をＶ_THとすれば、 Ｗ₁Ｖ₁＋Ｗ₂Ｖ₂＋Ｗ₃Ｖ₃＋Ｗ₄Ｖ₄＞Ｖ_TH で、Ｖ_out にはＨＩＧＨの信号が出てくる。即ち、ニュ
ーロンの機能を果すことは明らかである。１６０２、１
６０３のインバータは、ＮＭＯＳのＥ−Ｒ型、Ｅ−Ｅ
型、Ｅ−Ｄ型、あるいはＣＭＯＳ型のいずれであっても
よい。

【００８２】（第１３実施例）図１７は、本発明の第１
３実施例を示すνＭＯＳの構造図である。４つの入力ゲ
ートとフローティングゲートとの容量結合係数を、
Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄とし、Ｃ₂＝２Ｃ₁、Ｃ₃＝４Ｃ₁、Ｃ
₄＝８Ｃ₁とすると、フローティングゲートの電位Ｚは、

【００８３】

【数２４】 と表される。今、Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄を１、あるいは０
とすると、（１９）式の｛Ｖ₁ ＋２Ｖ₂ ＋４Ｖ₃ ＋８Ｖ
₄ ｝内の数は２進数（Ｖ₄、Ｖ₃、Ｖ₂、Ｖ₁）を１０進数
で表した値に等しい。つまり、Ｚは２進数を１０進数に
変換した数に比例した電圧値となっている。従って、図
１７のνＭＯＳを図１５のνＭＯＳとして用いると、Ｖ
_outは２進数（Ｖ₄、Ｖ₃、Ｖ₂、Ｖ₁）をＤ−Ａ変換した
出力が得られるのである。このように、たった１個のν
ＭＯＳを用いてＤ−Ａ変換を行うことができる。これも
νＭＯＳの非常に重要な応用である。

【００８４】（第１４実施例）図１８は、本発明の第１
４実施例を示す図面で、２つの入力ゲート、Ｖ_G、Ｖ_Cを
もつνＭＯＳである。フローティングゲートの電位をＺ
とし、フローティングゲートからみた閾値をＶ_THとする
と、 Ｚ＝Ｗ₁Ｖ_G＋Ｗ₂Ｖ_C と表され、Ｚ＞Ｖ_THでトランジスタがＯＮする。つまり
Ｗ₁Ｖ_G＋Ｗ₂Ｖ_C＞Ｖ_TH より、

【００８５】

【数２５】 のとき、このνＭＯＳはＯＮする。即ち、このνＭＯＳ
をＶ_Gをゲートとする単一のＭＯＳＦＥＴであると考え
ると、

【００８６】

【数２６】 なる新たな閾値をもったトランジスタとみなすことがで
きる。しかも、（２１）式より明らかなように、この閾
値は外部から加える電圧Ｖ_Cによって変化させられるの
である。このように、外部信号によって可変な閾値を有
するトランジスタは、これまで存在しなかった。このよ
うなトランジスタは、例えば多値論理集積回路構成上、
非常に重要な回路素子であり、様々な工夫、アイデアが
出されてきたが、νＭＯＳを用いれば、このように簡単
に実現できるのである。

【００８７】

【発明の効果】以上述べたように、本発明のνＭＯＳは
従来困難とされていたニューロン・コンピュータを低消
費電力で、且つ、高集積度で実現することができるばか
りでなく、Ｄ−Ａ変換器や、線形加算器、閾値可変トラ
ンジスタなどアナログ回路、多値論理集積回路等、様々
な応用分野に適用可能な優れた半導体装置である。

【図面の簡単な説明】

【図１】第１実施例を説明するための図であり、（ａ）
は装置の断面図、（ｂ）は等価回路図、（ｃ）は回路概
念図、（ｄ）は変形例の回路構成図、（ｅ）は特性を示
すグラフ、（ｆ）は平面図、（ｇ）は（ｆ）のＹ−Ｙ’
断面図である。

【図２】第２実施例を説明するための図であり、（ａ）
は装置の平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、
（ｃ）は（ａ）のＹＹ’断面図である。

【図３】第３実施例を説明するためのブロック図であ
る。

【図４】第４実施例を説明するための装置の断面図であ
る。

【図５】第５実施例を説明するための図であり、（ａ）
は装置の平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図であ
る。

【図６】第６実施例を説明するための装置の断面図であ
る。

【図７】変形例を説明するための回路図である。

【図８】第７実施例を説明するための図であり、（ａ）
は装置の平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、
（ｃ）は特性を示すグラフである。

【図９】第８実施例を説明するための回路図である。

【図１０】変形例を説明するための回路図である。

【図１１】変形例を説明するための回路図である。

【図１２】第９実施例を説明するための回路図である。

【図１３】第９実施例を説明するための図であり、
（ａ）は回路図、（ｂ）は特性を示すグラフである。

【図１４】第１０実施例を説明するための回路図であ
る。

【図１５】第１１実施例を説明するための回路図であ
る。

【図１６】第１２実施例を説明するための回路図であ
る。

【図１７】第１３実施例を説明するための回路構成概念
図である。

【図１８】第１４実施例を説明するための回路構成概念
図である。

【図１９】従来例を説明するための図であり、（ａ）は
回路概念図であり、（ｂ）は特性を示すグラフである。

【図２０】従来例を説明するための回路図である。

【符号の説明】

１０２−１，１０２−２，１０２−３ 演算増幅器（オ
ペアンプ）、 １０１ Ｐ型Ｓｉ基板、 １０２ ゲート酸化膜、 １０３ ゲート電極、 １０４ 絶縁膜、 １０５−１〜１０５−４ ゲート電極、 １０６ 絶縁膜、 １０６−１〜１０６−４ Ａｌ配線、 １０７ ソース、 １０８ ドレイン、 １０９ Ａｌ配線、 １１１ Ｓｉ基板表面、 ２０１ フローティングゲート、 ２０２ ゲート酸化膜、 ２０３ フローティングゲート、 ２０４ 絶縁膜、 ２０５−１〜２０５−４ 入力ゲート、 ２０６ 絶縁膜、 ２０６−１〜２０６−４ 入力ゲートに接続されたＡｌ
配線、 ２０７ ソース、 ２０８ ドレイン、 ２０９，２１０ Ａｌ配線、 ３０１ ニューロン素子、 ３０３ 信号電圧の入力端子、 ３０４ 出力端子、 ３０５ 制御信号Ｘ₁ の入力端子、 ４０１−１，４０１−３， ４０１−５ 入力ゲート、 ４０２ 絶縁膜、 ４０３ フローティングゲート、 ４０４ 熱酸化膜、 ４０５ Ｐ型Ｓｉ基板、 ４０６ フィールド酸化膜、 ４０７ Ａｌ配線、 ５０１ フィールド酸化膜、 ５０２ ソース、 ５０３ ドレイン、 ５０４ フローティングゲート、 ５０５ 入力ゲート、 ６０３ フローティングゲート、 ６０４ 入力ゲート、 ６０５ 制御ゲート、 ６０６ 酸化膜、 ６０７ ゲート酸化膜、 ６０８ 酸化膜、 ７０１ モードＭＯＳトランジスタ、 ７０２ Ｎチャネルエンハンスメントモードトランジス
タ、 ８０１ ＮチャネルνＭＯＳ、 ８０２ ＰチャネルνＭＯＳ、 ８０３ Ｐ型基板、 ８０４ Ｎ型基板、 ８０５ フローティングゲート、 ８０６，８０７ ゲート絶縁膜、 ８０８−１〜８０８−４ 入力ゲート、 ８０９，８１１ ソース、 ８１０，８１２ ドレイン、 ８１３，８１４，８１５ Ａｌ配線、 ８１６ Ａｌ配線下の絶縁膜、 ８１７，８１７' ，８１７''，８１７''' コンタクト
ホール、 ８１８ 絶縁膜、 ９０１ Ｃ−νＭＯＳ、 ９０２ ＣＭＯＳのインバータ、 ８０８−１〜８０８−４ 入力ゲート、 １００１ ＮＭＯＳ、 １２０１，１２０２ 入力ゲート、 １２０３ フローティングゲート、 １４０１ Ｃ−νＭＯＳ、 １４０２，１４０４ ソース、 １４０３ ＣＭＯＳのインバータ、 １４０５ ＰＭＯＳＦＥＴ、 １４０６ ＮＭＯＳＦＥＴ、 １５０１ νＭＯＳ、 １６０２，１６０３ インバータ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8238 27/092 29/66 // Ｇ０６Ｆ 15/18 ５２０

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも４個の主要電極を有する半導
   体装置において、第１及び第２の主要電極間に流れる電
   流の大きさを制御する機能をもった第３の主要電極と、
   前記第３の主要電極による前記第１及び第２の主要電極
   間に流れる電流の制御の仕方そのものを制御する機能を
   もった第４の主要電極とを少なくとも１つ備えたことを
   特徴とする４端子デバイス。
2. 【請求項２】 前記主要電極の内、少なくとも１つが２
   端子素子または３端子素子の電極と接続されていること
   を特徴とする請求項１に記載の４端子デバイス。