JPH036679A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に係わり、特に神経回路コンピュ
ータや多値論理集積回路等の高機能半導体集積回路装置
を提供するものである。

［従来の技術と発明が解決しようとする課題］半導体集
積回路技術の進展は実に驚くべき速度で進んでおり、例
えばダイナミック・メモリを例にとるなら、１メガビツ
トから４メガビツトがすでに量産体制にあり、１６メガ
ビツト、６４メガビツトといった超々高密度メモリも研
究レベルでは実現されつつある。６４メガビツトメモリ
は、せいぜい１ｃｍ四方のシリコンチップ上に実に約１
億２０００万個ものＭＯＳトランジスタが集積されてい
る。このような超高集積化技術はメモリ回路ばかりでな
く論理回路にも応用され、３２ビツトから６４ビツトの
ＣＰＵをはじめとする、様々な高機能論理集積回路が開
発されている。

しかし、これらの論理回路はデジタル信号、即ち「１」
と「０」という２値の信号を用いて演算を行う方式を採
用しており、例えばコンピュータを構成する場合は、ノ
イマン方式といって、あらかじめ決められたプログラム
に従って１つ１つ命令を実行していく方式である。この
ような方式では、単純な数値計算に対しては非常に高速
な演算が可能であるが、バタン認識や画像の処理といっ
た演算には膨大な時間を要する。さらに、連想、記憶、
学習といったいわば人間が最も得意とする情報処理に対
しては非常に不得手であり、現在様々なソフトウェア技
術の研究開発が行われているが、はかばかしい成果は得
られていないのが現状である。

そこで、これらの困難を一挙に解決するため、生物の脳
の機能を研究し、その機能を模倣した演算処理の行える
コンピュータ、即ち神経回路コンピュータにニューロコ
ンピュータ）を開発しようというまた別の流れの研究が
ある。このような研究は、１９４０年代より始まってい
るが、ここ数年非常に活発に研究が展開されるようにな
った。

それはＬＳＩ技術の進歩にともない、このようなニュー
ロコンピュータのハードウェア化が可能となったことに
よる。

しかしながら、現状の半導体ＬＳＩ技術ではまだまだ大
きな壁があり、実用化のメトはほとんどたっていない状
況である。もう少し具体的に説明するなら、例えば人間
の神経細胞にニューロン）１個の機能をハードウェア化
するためには、多数の半導体素子を組合わせて回路を構
成する必要があり、半導体チップ上に実用的な数のニュ
ーロンを集積することが非常に困難だからである。そこ
で本発明の主眼点は、たフた１つのＭＯ３型半導体素子
によって、１個のニューロンの機能を実現することので
きる半導体装置を提供するものである。本発明の詳細な
説明にちる前に、まず１つのニューロンに要求される機
能は何であるかを、また、これを現状技術で実現しよう
とすればどのような困難が生じるかについて次に説明す
る。

第１９図は、１つの神経細胞、即ち１個のニューロンの
機能を説明する図面であり、１９４３年にＭｃＣｕｌｌ
、ｏｃｋ　とＰｉｔｔｓ　　（Ｂｕｌｌ、　Ｍａｔｈ。

Ｂｉｏｐｈｙｓ、　Ｖｏｌ、５．　ｐ、１１５（１９４
３）　）により数学的モデルとして提案されたものであ
る。現在もこのモデルを半導体回路で実現し、ニューロ
コンピュータを構成する研究が盛んに進められている。

Ｖ　ｌ　、ｖ２　、■３　％・・・　　ｖｎは、例えば
電圧の大きさとして定義されるｎ個の人力信号であり、
他のニューロンから伝達された信号に相等している。ｗ
、％　Ｗ２　、Ｗ３　、・・・　、Ｗｎはニューロン同
士の結合の強さを表す係数で、生物学的にはシナプス結
合と呼ばれるものである。このニューロンの機能は単純
であり、各入力ｖ息に重みＷＩ（ｉ＝１〜ｎ）をかけて
線形加算した値Ｚが、ある所定の閾値Ｖ　ＴＲ”より大
となったときに「１」を出力し、また閾値より小のとき
に「ＯＪを出力するという動作である。これを数式で表
せば、 Ｚ＝　　Σ　　Ｗ、　　Ｖ。

・・・　（１） として、 となる。

第１９図（ｂ）は、ＺとＶ。ｕｔの関係を表したもので
あり、ＺがＶ　ＴＮ”より十分大きいときは１、十分小
さいときは０を出力している。

さて、このような機能を従来の半導体技術で実現した場
合の回路の一例を第２０図に示す。図において１０２−
１．１０２−２．１０２−３は演算増幅器（オペアンプ
）である。第２０図（ａ）は、人力信号Ｖｌ　（ｉ＝１
〜ｎ）に重みＷＩをかけて加算しＺを求める回路である
。Ｒ１に流れる電流をＩＩ　とすると、Ｉ＋＝Ｖｔ／Ｒ
＋　となるから、 となり、オペアンプ１０２−１の出力電圧■１は、 Ｖ、＝−ＲΣ　（Ｖｌ／Ｒ１） １１１＋ となる。Ｉｔ、は、−Ｖ１１／Ｒで与えられるから、工
、とＩｂは大きさが等しく　（ｉ、−ＩＩ、）、流れの
方向が逆となる。従って、 ここで、式（１）、（４）を比較すると、重み係数Ｗ１
はＷ　Ｉ−Ｒ／　Ｒ１となり、抵抗の大きさによって決
められることになる。つまり、第２０図（ａ）の回路は
、電流の加算により、人力信号の線形加算した電圧を発
生する回路である６次に、第２０図（ｂ）は、２の値を
■。ｕｔに変換するための回路の一例であり、オペアン
プ１０２−３の非反転入力電圧に接続されている。オペ
アンプは、電圧増幅率（ゲイン）の非常に大きなアンプ
だから、Ｚ＞Ｅｏで、Ｖ　Ｏｕｔ　”　Ｖ　”　　Ｚ　
＜　Ｅ　ｏでは■。ｕｔ＝Ｖ−となり、第２０図（ｃ）
のような特性を示す。ここで、■４　■−はそれぞれオ
ペアンプに供給されている電源電圧によって決まる出力
の最大値及び最小値である。反転入力端に印加する電圧
Ｅ０の値を変化させることにより、ＶＴＨ“を変化させ
ることが可能である。

第２０図（ａ）、（ｂ）の回路の問題点の１つは、１つ
のニューロンを構成するのに数多くの半導体素子を必要
とすることである。図の回路では３個のオペアンプが使
用されているが、通常１個のオペアンプを構成するには
、トランジスタが少なくとも１０個程度が必要であり、
図の回路では全部で３０個もトランジスタを使用するこ
とになる。また、電流を基本として加算演算を行うため
、常に大量の電流が流れ消費電力が大きくなる。つまり
、１つのニューロンはチップ上に大きな面積を占めるば
かりでなく、大きなパワーを消費するのである。従って
、高積化が困難なばかりでなく、たとえトランジスタ１
個１個を微細化して高集化できたとしても、消費電力密
度が大きくなり、実用的な集積回路を構成することは、
はとんど不可能である。

そこで本発明は、このような問題点を解決するためにな
されたものであり、単一の素子でニューロン１個の機能
が実現でき、高集積度、低消費電力のニューロン・コン
ピュータチップを実現することのできる半導体装置を提
供するものである。

［課題を解決するための手段］ 本発明の半導体装置は、フローティング状態にあるゲー
ト電極を有するＭＯＳ型半導体素子において、前記ゲー
ト電極と容量結合する複数個の入力ゲート電極を有し、
これらの入力ゲート電極に印加された入力電圧に所定の
重みをかけて加算した値の絶対値が所定の閾値より大と
なった場合にのみ、前記フローティング状態にあるゲー
ト電極下にチャネルが形成されるよう構成されているこ
とを特徴とする。

［作用］ 本半導体装置は、１個の素子によってニューロンの機能
を実現することができるため、二ニーロン素子の超高集
積化が可能である。

さらに、消費電力を従来技術に比較して大幅に減少可能
となったため、初めてニューロン回路が実用的なレベル
で実現できるようになったのである。

［実施例コ （第１実施例） 第１図は、本発明の第１実施例を示す半導体装置の断面
図である。

Ｐ型Ｓｔ基板１０１上にゲート酸化膜１０２を介して、
例えばＮゝのポリシリコンで形成されたゲート電極１０
３が設けられている。このゲート電極はまわりを完全に
５ｉ０２等の絶縁膜１０４で覆われているため、電気的
にはフローティング状態にある。

１０５−１〜１０５−４は、例えばＮ＋ポリシリコンで
形成された入力ゲート電極であり、フローティングゲー
ト１０３とは、例えば、５ｉＯｚ等の絶縁膜１０６で隔
てられている。これらの入力ゲート電極の電位はＡｊ２
配線！０６−１〜１０６−４によって供給される電圧に
より決定されるようになっている。

１０７．１０８はそれぞれ、例えばＡｓイオンを注入す
ることにより形成されたソース及びドレインであり、１
０９，１１０は、それぞれソース及びドレインに接続さ
れたＡ１配線である。この本発明による半導体装置は、
ゲート電極１０５−１〜１０５−４に加えられた電圧Ｖ
、　、Ｖ、、■１、■４に所定の重みをかけた線形加算
値がある閾値を越えた時に、Ｓｉ基板表面１１１に反転
層、即ちチャネルが形成され、ソースとドレインが導通
状態になる機能を有している。このデバイスが以上に述
べたような電圧の線形加算機能を有することを次に詳し
く説明する。

今、第１図（ａ）のデバイスをＮ１図（ｂ）のように一
般化したモデルで考える。２０１はフローティングゲー
トを表し、第１図（ａ）の１０３に相等する。２０２−
１．２０２−２．２０２−３、・・・　２０２−ｎは第
１図（ａ）の４個のコントロールゲート１０５−１．１
０５−２．１０５−３．１０５−４がｎ個ある場合に一
般化して表したものであり、（：＋　％　Ｃ２、ｃ、、
・・・　Ｃｎは各ゲートとフローティングゲート２０１
の間の容量結合係数（キャパシタンス）を表したもので
ある。Ｃｏはフローティングゲートと基板１０１との間
の容量である。今、フローティングゲートの電位をＶＦ
、入力ゲートに印加される電圧をＶｒ　、Ｖ２、Ｖｓ　
％　”・　Ｖｎ　ｓ基板の電位をＶＯとする。また、Ｃ
６ｓ　ＣＩ　％　Ｃ２、・・・　Ｃ，１等のキャパシタ
ンスに蓄えられる電荷をそれぞれＱＯ％Ｑｌ、Ｑ２％・
・・、Ｑｎとすると、Ｑｏ　＝Ｃｏ　　（Ｖｏ　−Ｖｒ
　）、Ｑ＋　＝Ｃ＋　　（Ｖｒ　−ＶＦ　）、Ｑ２　＝
Ｃ２（Ｖ２−ＶＰ　）、・・・、Ｑｎ＝ｃ　ｎ　　（ｖ
　ｎ　−Ｖ　Ｐ　）となる。

ここで、フローティングゲート内の全電荷量をＱ、とす
ると、 となる。

従って、ｖ２は次式で求められる。

ここで、 −２，２０２−３、・・・　２０２−ｎへの入力電圧に
各々重みＷ、、Ｗ、　、・・・、Ｗｏを掛けて加算した
値を意味し、この値が、 である。ここで第１図（ａ）のデバイスを、フローティ
ングゲート１０３をゲート電極とするＭＯＳＦＥＴとみ
なしたときの閾電圧をＶＴ）ｌとする。つまり、ゲート
１０３がｖＴＨボルトとなフたときに、基板表面１１１
にチャネルが形成されるとする。（１）式においてＶ、
＞ＶＴＨとおくと、 が得られる。ここで、 である。（２）式は、ゲー）−２０２−１，２０２で与
えられるｖＴｏ”　より大となったときに第１図（ａ）
のデバイスはオンしてソース・ドレインが導通するので
ある。通常基板はアースするのでｖ０＝０であり、フロ
ーティングゲート中に存在する電荷の総和は０であるか
ら、 ＶＴＨ”ＶＴ）Ｉ　　　　　　　・・・　（４）である
。

以上のように、本発明による半導体装置は、入力に重み
をかけて線形加算を行い、その結果を閾値ＶＴＨと比較
して、ＭＯＳ）−ランジスタのオン、オフ状態を制御す
る機能を有していることが分る。つまり、単体素子のレ
ベルで高度な演算機能を持つ全く新しいトランジスタで
あり、これはこれから示すようにニューロン・コンピュ
ータ構成に非常に適した素子であるため、ニューロＭＯ
Ｓトランジスタ、略してν（二ニー）ＭＯＳと呼んでい
る。

第１図（ｃ）は、１ＭＯ５を表す略記号であり、Ｓはソ
ース、Ｄはドレイン、Ｇｌ、Ｇ２、Ｇ、、Ｇ、はそれぞ
れ入力ゲートを表している。

今、第１図（Ｃ）の記号を用いて表したニューロ素子の
構成を第１図（ｄ）に示す、これは本実施例の変形例で
ある。νＭＯ３のドレイン１２１が負荷素子１２２を介
して電源ライン（Ｖ　ＯＯ）に接続されている。この回
路では、Ｚ＝Ｗｒ　Ｖ＋　＋Ｗ２　Ｖ２＋ｗ、ｖ、＋Ｗ
ａ　Ｖ４としたとき、ＶｏｕｔｌとＺの関係は第１図（
ｅ）に破線で示したようになる。また、ＶＯｕｔＬを一
般のインバータ１２３を通すと、出力ＶＯｕｔ２は同図
に実線で示したようになる。つまり、この簡単な回路に
よって、第１９図（ａ）に示したニューロン１個の機能
が実現されているのである。第１図（ｄ）の回路を、従
来例を示す第２０図（ａ）、（ｂ）と比較すれば本発明
の絶大な効果は明らかである。即ち、従来例では、１個
のニューロンを構成するのに少なくとも３０個程度のバ
イポーラトランジスタを必要としたのに対し、本発明で
はたった２個のＭＯＳトランジスタで実現されているこ
とである。チップ上に占める面積を１ケタ以上小さくす
ることが可能であり、超高集積化がはじめて可能となっ
たのである。さらに従来例では、電流の加算性を利用し
て電圧の加算を行っており、電流の大量に流れるバイポ
ーラトランジスタを用いて回路を構成していたため消費
電力が非常に大きかった。しかるに本発明では、たった
２個のＭＯＳトランジスタで構成されているため、はと
んど電力を消費しない、ＭＯＳは、そもそも電圧制御型
デバイスであり、わずかな電荷量によって、そのオン・
オフ状態の制御ができるため消費電力が少ない。加えて
、電圧入力をそのまま加算できる機能を有したυＭＯＳ
を用いているため、第２０図（ａ）で行ったように電圧
を一度電流に変換して加算する必要が全くない回路構成
になフており、木質的に低消費電力動作が可能なニュー
ロンである。以上に述べた高集積性、低消費電力という
２つの特徴により、はじめてニューロコンピュータ用回
路が実用的なレベルで実現可能となったのである。

第１図（ｆ）は、第１図（ａ）に示した本発明の第１実
施例であるυＭＯ３の平面図であり、図中の番号は第１
図（ａ）の番号と対応している。

１０７．１０８はソース及びドレイン、１０５−１〜１
０５−４は４個の入力ゲート、１０３はフローティング
ゲートであり、ｘ−ｘ’　での断面は第１図（ａ）に相
当している。ただしここでは、図面を見易くするため絶
縁膜１０４、アルミニウム配線１０９．１１０．１０Ｓ
−１〜１０Ｓ−４等は省略しである。これらは適宜必要
な場所に設ければよい。

第１図（ｇ）は、第１図（ｆ）のＹ−Ｙ’断面を示す図
で、やはり図面に付した番号は共通である。ここで１１
２は素子間分離のフィールド酸化膜である。

さて、ここで具体的な素子の設は方の例につぃて述べて
おく。例えば、第１図（ａ）、（ｆ）、（ｇ）の実施例
では、Ｐ型基板として（１００）面で抵抗値０．５Ω・
ｃｍのものを用い、ゲート酸化膜（ＳｉＯ２）（Ｄ厚さ
を５ｏｏ人、フローティングゲートと入力ゲート間の絶
縁膜（Ｓｉ０２）の厚さを５００人、フローティングゲ
ートとチャネル形成量領域の重なり部分を３μｍＸ３．
５μｍ１　フローティングゲート１０３と入力ゲート１
０５−１．１０５−２．１０５−３．１０５−４とのそ
れぞれの重なり部分の大きさを、４μｍＸｏ、７５μｍ
、４μｍｘ１．０μｍ、４μｍＸｏ、５μｍ、４μｍＸ
ｏ、７５μｍとして設計されている。フィールド酸化膜
１１２は約１μｍと厚いので、フィールド酸化膜を間に
はさんだ部分でのフローティングゲート１０３と基板１
０１、あるいはコントロールゲート１０５と基板１０１
の間の容量は小さく無視することができる。以上のデー
タをもとに計算するとＣｏ　：Ｃ１：Ｃ２：Ｃ３：Ｃ４
＝１０．５：３：４：２：３となり、 Ｚ＝０．　１　３Ｖ、　　＋０．　１　８Ｖ２＋０．　
０８９　Ｖ３＋０．　１３　Ｖ４　　　・・・　（５）
と表される。Ｖ、＝Ｏで、且つ、フローティングゲート
内に電荷の注入はないとすると（４）式よりｖ丁□″は
約１．０■となり、例えば入力がＶ！＝０Ｖ、Ｖ２　＝
５Ｖ、Ｖ３ｍ５Ｖ％　Ｖ４ａａ５Ｖの場合は、Ｚ＝２．
０Ｖとなり、第１図（ｄ）＋７）”０ｕｔ２は５■とな
る。また、ｖ、−ｏｖ、ｖ。

＝０■、Ｖ３　＝　５　Ｖ、　Ｖ４−　０Ｖノときは２
＝０．４５Ｖとなり、ＶＯｕｔ２は、約０Ｖ（低レベル
）となる、ここでは例として、入力として０Ｖ又は５ｖ
の場合のみについて説明したが、入力がＯｖと５■の中
間の値、あるいは負の値であってもよいことはもちろん
言うまでもない。また、■。ｉ＋ｔ２をこのニューロン
の出力として用いる場合について説明したが、例えばそ
の反転出力■。ｕｔｌをそのまま出力として用いてもよ
い。

（第２実施例） 第１図（ａ）、（ｆ）、（ｇ）に示した本発明の第１実
施例は、第１図（ｆ）より明らかなように人力ゲートを
チャネル方向（ｘ−ｘ’の方向）に並べているため、必
然的にνＭＯ３のチャネル長が長くなってしまう。この
ことは、高速動作を実現する上では、不利である。そこ
で第２図に基づき、ｖＭＯ５のショートチャネル化を可
能にした本発明の第２実施例を説明する。第２図（ａ）
は平面図であり第２図（ｂ）、（ｃ）はそれぞれｘ−ｘ
’及びＹ−Ｙ’　における断面構造を模式的に表したも
のである。第２図（ａ）２では簡単のため、ＡＪＺ配線
及びＡｊ２配線下の眉間絶縁膜は省略されている。図に
おいて２０１は、例えばＰ型Ｓｔ基板、２０７．２０８
はそれぞれソース及びドレイン、２０２はゲート酸化膜
、２０３はフローティングゲート、２０５−１〜２０５
−４はそれぞれ入力ゲート、２０６−１〜２０８−４は
人力ゲートに接続されたＡＩＬ配線、２０９．２１０は
それぞれソース及びドレインに接続されたＡｎ配線、２
０６はフローティングゲートと入力ゲート間の絶縁膜、
２０４はＡλ配線下の絶縁膜である。さて、このνＭＯ
Ｓで、例えばフローティングゲートとチャネル形成領域
の重なり部分の面積を１μｍＸ４μｍ１フローティング
ゲートと人力ゲート２０５−１．２０５−２．２０５−
３．２０５−４との重なり部分の面積をそれぞれ１μｍ
Ｘ０．７５μｍ、１μｍＸ１μｍ、１μｍ×０．５μｍ
、１μｍＸｏ、７５μｍと設計し、その他のパラメータ
は第１図（ａ）と同様とすると、 Ｚ　”　０．１０７　Ｖ　（＋　０．１４３　Ｖ　２＋
０．０７１　Ｖ３　＋０．１０７　Ｖ４　　　　・・・
（８）となる。ここでＶｌ　％　ｖ、　、Ｖ、％　Ｖ４
はそれぞれ入力ゲート２０５−１．２０５−２．２０５
−３．２０５−４に加えられる入力電圧を表している。

例えば、このトランジスタを用いて第１図（ｄ）のよう
な回路を構成したとすると、■１＝５■、■２＝５、Ｖ
、＝０Ｖ、Ｖ４＝５Ｖ（７）場合は、Ｚ第１．７８とな
り、■。、、は、５Ｖが出力され、また、Ｖｌ　＝Ｏ，
Ｖｘ　＝Ｏ１Ｖ、＝５Ｖ。

Ｖ４＝５（７）ときには、Ｚ＝０．９９Ｖとなり、Ｖ　
０ｕｔ２には約Ｏｖが出力され、ニューロン動作を行い
得ることは明らかである。

上記第１及び第２実施例では、入力電圧に乗じ逃重みが
、入力ゲートとフローティングゲートの重なり部分の容
量ＣＩ（ｉ＝１〜４）と全容量、との比で決められてい
る。つまり入力ゲートとフローティングゲートの重なり
面積を変化することで重みを自由にかえることが可能で
ある。あるいは、人力ゲート、フローティングゲート間
の絶縁物の種類をかえ、その誘電率の違いによって容量
をかえてもよい０例えば絶縁物として、Ｓ　ｆ　０２　
、Ｓ　ｉｓ　Ｎ４　、ＡＪ２２０ｓ等を用いると、重な
り部分の面積を同一としても、その容量の大きさの比は
、約１：２：２．３となる。もちろん重なり部分の面積
を同時に変化させることにより、さらに大きな比を実現
することができる。

特に小さな重なり面積で大きな容量結合係数を得たい場
合、即ち、入力ゲートとの結合を表す重み係数Ｗ＋（ｉ
＝１〜４）を特に大きくしたい場合は、高誘電率材料、
例えばＴａ２０Ｂ等を用いればよい、この場合、Ｓｉｎ
、を用いた場合に比較して、同じ面積で約５倍の大きさ
の重みが実現できる。さらに、これら絶縁膜の膜厚を変
えることによっても容量、すなわち重み係数を変えるこ
とができる。

（第３実施例） 以上述べた本発明の第１、第２実施例では、入力にかけ
る重み係数（Ｗ　ｌ−Ｗ　４　）は、νＭＯ３の構造で
決まり、素子形成後には変更することができない。これ
らの重み係数を自由に変更できるようにしたニューロン
が、第３図にブロック図で示されており、これが本発明
の第３実施例である。３０１は１つのニューロン素子で
あり、例えば第１図（ｄ）のような構成を用いた回路で
構成されている。もちろんこのニューロン素子は、後の
第４図、第５図、第６図、第８図等で説明する本発明の
その他の実施例で実現されるニューロン素子を用いても
よい。３０２−１．３０２−２、・・・、３０２−ｎは
それぞれ入力信号電圧■８、Ｖｌ、・・・　Ｖｎに、重
みＷ、、Ｗ、、Ｗ３．ｌ−・Ｗｎを掛は算した値を出力
する回路である。例えば、３０２−１を例にとって説明
すると、この回路は少なくとも３つの電圧３０３．３０
４．３０５を有しており、３０３は信号電圧の入力電圧
である。３０４は出力電圧であり、入力電圧Ｖｌに重み
Ｗ、を掛は算した結果Ｗ、Ｖ、を出力する。第３の電圧
３０５は、制御信号Ｘ１の入力電圧であり、二〇ＸＩの
大きさによって重みＷｌの大きさを変化できるようにな
っている。すなわち、この回路構成によってニューロン
素子３０１への入力信号にかかる重みは、自由に変化さ
せることができるのである。これは、ニューロンコンピ
ュータを実現する上で非常に重要である。なぜなら、実
際の生体で行われている情報処理では、この重み係数を
刻々変化させることにより演算を行っているのである。

つまり演算結果に基づいて、この重みを順次変化させる
ことにより、認識、連想、学習といった高度な情報処理
を生体は実現しているのである。即ち、第３区の構成は
、ニューロンコンピュータ構成の最も基本となるもので
ある。なお、３０２−１．３０２−２、・・・３０２−
ｎ等の重み掛は算回路の具体的な構成については後程詳
しく説明する。

第３図の構成では、入力信号への重みづけは重み掛は算
回路で行われるため、３０１のデバイスでは、例えば第
１図、第２図に示したように入力ゲートとフローティン
グゲートの重なり面積を変化させて重みをかえる必要が
ない。つまり、すべて同じ重なり面積でデバイスを設計
することが可能であり、デバイスの汎用性が大きくなる
。もちろん、面積、あるいは間にはさむ絶縁膜の種類や
膜厚等をかえて、重み掛は算回路と両方で信号にかかる
重み係数を決定してもよい。

第４図〜第６図は、重なり面積を一定とした様々なりＭ
ＯＳの構造を示した本発明の第４〜第６実施例を説明す
る図面である。

（第４実施例、第５実施例） 第４図の実施例は、第２実施例（第２図）において、入
力ゲート２０５−１〜２０５−４相互の間隔を小さく、
より素子の微細化を可能とした例である。即ち、第２図
（Ｃ）において、各入力ゲート間の間隔は、リソグラフ
ィー工程の解像力の限界によフて規定されるが、第４図
の実施例では各人力ゲートは互いに重ね合わせて設置さ
れており、隣接する入力ゲートの間隔は絶縁膜４０２の
厚さに等しい、この構造を実現するには、例えばフロー
ティングゲート４０３形成後、その表面に熱酸化膜４０
４等の絶縁薄膜を形成し、その上にまず入力ゲート４０
１−１．４０１−３．４０１−５を形成する。次いで、
これらの入力ゲート表面に絶縁膜を形成した後、再び入
力ゲート４０１−２．４０１−４を形成するのである。

なお、図において４０５．４０８．４０７はそれぞれＰ
型Ｓｔ基板、フィールド酸化膜及びＡｊ２配線である。

第５図は本発明の第５実施例を示す図であり、（ａ）は
その平面図、（ｂ）はｘ−ｘ’　における断面図である
。５０１はフィールド酸化膜の領域、５０２．５０３は
ソース及びドレイン領域であり、この図においてＡＪ２
配線の簡単化のため省略されている。本実施例の特徴は
、フローティングゲート５０４と、入力ゲート５０５の
結合がフィールド酸化膜上で行われている点である。こ
の構成では、フローティングゲートとシリコン基板との
重なり面積とは関係なく、各入力ゲートとフローティン
グゲート間のオーバラップ面積が決定できる。つまり、
ＭＯＳトランジスタ部分とフローティングゲートと入力
ゲートの結合部分を分離独立して設計できるため素子設
計の自由度が非常に大きくなる。例えば、 ＣＨ＋Ｃ２＋Ｃ３＋Ｃ４＞Ｃ。

と設計してやれば、 ＣＴＯＴへＣＩ　＋Ｃ２＋Ｃｓ　＋　Ｃ４となり、 ｗ、＋ｗ２＋Ｗ３＋Ｗ４４１　　　　＋＋＋　（７）と
できる。第１、第２の実施例では、ｗ、＋Ｗ２＋Ｗ３＋
Ｗ４の値は、それぞれ０．５２９及び０．４２８であり
、１よりは小さい。つまり、本実施例では、各重み係数
の値を大きくすることができるのである。

また、式（３）より式（４）を導くに際し、基板の電位
■８をＯｖと仮定したにれは、近似的には正しいが厳密
な意味では正しくない。その理由は、例えば第１図（ａ
）で半導体基板表面１１１にチャネルが形成されると、
チャネルの電位はソース端でＯｖとなり、ドレイン１０
８に向うに従ってドレイン電位に徐々に近づいて行く。

もちろん、大きな電位変化はドレイン近傍でのみ生じる
のでチャネル電位を全体として略々０Ｖと仮定してもよ
かったのである。しかし、トランジスタがショートチャ
ネル化されれば、やはり誤差が生じる。また、シリコン
表面１１１にチャネルが形成されている場合には、Ｃｏ
（フローティングゲートと基板Ｓｔ間の容量結合係数）
はＣ０Ｘ（ゲート酸化膜の容量でＣ０×＝ε。ε、Ｓ　
／　ｔ　ｏｘとなる。ここで、ε。は真空の誘電率、Ｃ
１は５ｉ０２の比誘電率、Ｓはチャネルの面積である）
とほぼ等しい。しかし、チャネルが消失している場合に
はシリコン表面には空乏層が形成されており、Ｃ０はＣ
０Ｘと空乏層容量ＣＯの値より接続したもの、即ちＣｏ
　”　　（１／Ｃａｘ＋　１／Ｃｏ）−’に等しい。こ
こで％ＣＤ＝ε。ε、’Ｓ／Ｗであり、ε、゛はＳｉの
比誘電率、Ｗは空乏層の厚さである。Ｗはフローティン
グゲートと基板間の電位差により変化するためＣ０も変
化することになる。従って（３）式におけるＣ０■。は
一定値をとるのではなく、デバイスの動作条件によって
変化し得る値である。つまり、（３）式で与えられる閾
値Ｖ　ＴＨ’はこれに従って変化するのである。

通常この変化は、ＶＴＨ”の大きさにくらべて小さいた
め、余り大きな問題とはならないが、デバイス動作によ
り高い精度を要求するならば、ｖＴ□は変動しないこと
が望ましい。しかるに、本発明第５実施例では、Ｃｏ　
（Ｃｔｏ〒とできるため、（３）式の第２項は、十分小
さな値とすることが可能であり、このＶｔＯの変動の問
題は解決することができるのである。

（第６実施例） 第６図は本発明の第６実施例を示す断面図であり、６０
１は例えばＰ型Ｓｔ基板、６０２はフィールド酸化膜、
６０３はフローティングゲート、６０４は４つの入力ゲ
ートである。この実施例の特徴は、さらにもう１つの制
御ゲート６０５を設けたところにあり、制御ゲートはフ
ローティングゲートの下部に絶縁膜６０６を介して設置
されている。今、フローティングゲートと制御ゲート６
０５の間の容量結合係数をＣＣと表し、Ｃ７０７＝ＣＨ
＋Ｃ２＋Ｃ３＋Ｃ４＋ＣＣ（Ｃ１〜Ｃ４は４つの入力ゲ
ートとフローティングゲート間の容量結合係数）は、Ｃ
ｏにくらべて十分大きく、ＣＯ／　ＣＴ０７　”Ｆ　Ｏ
とみなせるとする。そうすると（３）式は となる。ここで％ＶＣはコントロールゲートの電位であ
り、Ｑ　Ｆ　＝　Ｏと仮定した。（８）式は、ＶＴＭ”
の値をｖｃの値でコントロールできることを示している
。即ち、本発明の第６実施例である、第６図の−ＬＩＭ
Ｏ３を用いて第１図（ｄ）のような回路を構成すると、
その入力に対してＶ。ｕｔ２が０Ｖからｖ’ｏ’ｏに変
化する際の閾値の値Ｖ？に“が制御ゲートへの入力電圧
によって可変となるのである。即ち、ニューロン動作の
閾値を可変とでき、ニューロン・コンピュータ構成がよ
りフレキシブルに行えるようになるのである。しかしこ
のような閾値可変の機能は、第６図の構造に限フたこと
ではない。第１図、第２図、第４図、第５図のいずれの
場合においても、入力ゲートの１・つを制御ゲートとみ
なしてやれば同様の機能が実現できるのである。

（３）式において、ＱＦ≠０の場合は（８）式は、 となる、、ｖｃ＝０として、このデバイスを働かせると
すると、 となる。今、Ｑ、＝０の状態にあると仮定しよう。そう
すれば当然ＶＴ）Ｉ“＝ＶＴＨである。次に、例えば■
。＝０の状態で、入力ゲート６０４のすべてに＋２０Ｖ
を印加したとする（Ｖｌ＝Ｖ２＝Ｖ３＝Ｖ、＝２０Ｖ）
、、：、ｍで例えば、（ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）：　
Ｃｃ＝４　：　１と設計されていたとすると、Ｖ、＝１
６Ｖとなる。チャネル部のゲート酸化膜６０７の膜厚を
、例えば１００人とすると、ゲート酸化膜には１６■の
電圧がかかることになり、この電圧によって酸化膜中を
電子が流れてフローティングゲート中への電子の注入が
おこる。その結果、ＱＦ＜Ｏとなり、（１０）式により
ＶＴＨ□＝Ｖｔｏ＋　Ｉ　Ｑｒ　　Ｉ　／　ＣＴＯＴと
なり、電子注入前にくらべて１Ｑｒｌ／ＣｔｏアだけＶ
　ＴＯ’が大きくなる。この時、各入力ゲートに加える
電圧をコントロールすることによりＶ　ＴＨ’″の変化
量をコントロールできる。例えば、ｖｌ＝Ｖ２　＝Ｖ３
＝Ｖ４にして２０Ｖから変化させてもよいし、各々違う
値をとってもよい。また逆に、Ｖｌ　＝Ｖ２　＝Ｖ３　
＝Ｖ４　＝−２０Ｖとしてやれば、電子が放出され、Ｑ
ｒ＞Ｏとなる。このときは、 となって注入前よりも、閾値が低くなる。電子の放出は
、例えばＶ　１　”　Ｖ２　＝　Ｖ３　＝　Ｖ４　＝　
０ＶとしてＶｃ＝−２０Ｖとしても同様に行うことがで
きる。

以上述べたように、ＶＭＯＳにおいてはフローティング
ゲート６０３の電位をコントロールし、絶ａｍを通して
の電子の注入・放出等を行うことにより、フローティン
グゲート内の電荷量を制御し、（１０）式に従って、ニ
ューロン素子の閾値を変化させることができるのである
。この方式によりＶ？Ｈ′を制御してやれば、その値は
次の注入・放出を行うまでは不変である。つまり、回路
の電源を切ってもＶ　ＴＲ”の値は記憶されるのである
。

第６図で説明した例では、ゲート酸化膜を通して電子の
注入・放出を行う場合について述べたが、これは他の部
分で行わせてもよい。例えば、フローティングゲートと
制御ゲート６０５の間の酸化膜６０６、あるいはフロー
ティングゲートと入力ゲート６０４の間の酸化膜６０８
のいずれかで行わせてもよい。あるいは、これらの酸化
膜６０７．６０６．６０８の一部のみに膜厚の薄い部分
を形成し、その部分で注入・放出を行わせてもよい。ま
た、第６図では制御電極６０５と人力ゲート６０４に、
それぞれ異る値の電圧を加えてることで注入・放出を制
御したが、これは入力ゲート同士に異る値の電圧を加え
て行ってもよい。

即ち、６０５の如き特別な制御ゲートは不要であり、例
えば第１図、第２図、第４図、第５図に示した例で、各
々の入力ゲートに加える電圧を制御して行フてもよいこ
とは明白である。いずれにせよ、通常のスイッチング動
作では注入・放出が生じてはならないので、注入・放出
動作時にはスイッチング動作時より高い電圧が必要とな
る。

本発明のＶＭＯＳを用いたニューロン素子は、例えば第
１図（ｄ）のような回路構成で実現できる。ここではν
ＭＯ３１２４に接続する負荷素子として、抵抗１２２を
用いているが、これは抵抗以外の素子でもよい。その例
を第７図（ａ）、（ｂ）に示す。

第７図（ａ）は、ＮチャネルデイブレジョンモードＭＯ
Ｓ）−ランジスタフ０１を用いたものであり、同図（ｂ
）は、Ｎチャネルエンハンスメントモードトランジスタ
７０２をそれぞれ負荷として用いた例である。第１図、
第２図、第４図、第５図、第６図、第７図等は、Ｐ型基
板上にＮチャネルのＶＭＯＳを形成する場合について説
明したが、Ｎ型基板上にＰチャネルのＶＭＯＳを形成す
る場合も全く同様の機能が実現されることはいうまでも
ない。

（第７実施例） 以上、本発明のＶＭＯＳを用いたニューロン素子の形成
方法として、第１図（ｄ）及び第７図（ａ）、（ｂ）等
の構成について説明したが、これらの構成の１つの開運
は、νＭＯ５１２４，７０３，７０４が導通状態となっ
たとき、ＶＤＤからアースに直流電流が流れることであ
る。特に、同図のようにＮＭＯ３のインバータと組合わ
せた場合には、Ｖａｕｔ２のＨＩＧＨ，ＬＯＷのいずれ
の状態に対しても、必ずどちらかのパスに貫通電流が流
れ°ることとなり、消費電力低減の観点からは望ましく
ない結果となる。また、Ｚ　＞　Ｖ　ｔｏ□のときは、
Ｖ　０ｕｔｌには、ｌｏｗ　１ｅｖｅｌがでる訳である
が、これは完全な０Ｖではなく、Ｖ　ｏｏＸ　ＲＯＮ／
（ＲＯＮ＋ＲＬ）となる。ここで、ＲＯＭはｖＭＯ５の
ＯＮ抵抗、ＲＬは負荷素子の抵抗値である。通常、Ｒｏ
Ｎ（ＲＬと設計するため、はぼ出力電圧は０に近くなる
が、望ましくは完全に０Ｖの出力されるのがよい。以上
の要請に答えられるようにしたのが本発明の第７実施例
である。

第８図（ａ）は、本発明の第７実施例を示す平面図であ
り、第８図（ｂ）は第８図（ａ）のＸ−Ｘ′における断
面図である。

８０１はＰ型基板８０３上に形成したＮチャネル型のＶ
ＭＯＳであり、８０２はＮ型基板８０４上に形成したＰ
チャネル型のＶＭＯＳである。

８０５は、フローティングゲートであり、Ｐ型基板８０
３及びＮ型基板各々の上にゲート絶縁膜８０６．８０７
を介して設けられている。８０８−１．８０８−２．８
０８−３．８０８−４は各々４つの入力ゲートである。

８０９．８１０はそれぞれＮゝのソース及びドレイン、
８１１．８１２はそれぞれＰ４のソース及びドレインで
ある。８１３．８１４．８１５はＡＪ２配線であり、８
１３はＶｓｓ（７−ス）電位に、８１４はｖＩ）。

（正の電源電圧、例えば５Ｖ）に接続されている。なお
、８１５はフィールド酸化膜であり、８１６はＡ１配線
下の絶縁膜であり、８１７．８１７°　　８１７°゛　
８１７°°°　は絶縁膜８１６に開口されたコンタクト
ホールである。

さてここで、例えば、ＮＭＯ３％　ＰＭＯＳのゲート長
は１μｍ、ゲート幅は３μｍ１ゲ一ト酸化膜２００人と
なっている。また、入力ゲートとフローティングゲート
の重なり面積はすべて同一で、４．５（μｍ）２どなっ
ており、また両者の間の絶縁膜８１８は５ｉ０２で、厚
さは１００人となっている。このときフローティングゲ
ート８０５の電位をＺとすると、 Ｚ＝０．２１４　（Ｖ、＋Ｖ、＋Ｖ、＋Ｖ４）・・・（
１１） となる。ここで、ＶＩ％　Ｖ２、Ｖ３、Ｖ４は、４つの
入力ゲートへの入力電圧である。今、フローティングゲ
ートからみたＮチャネルｖＭＯ３８０１の閾値ＶＴｎ”
をＩＶＳ　ＰチャネルシＭＯＳ８０２の閾値ＶＴＰ“を
−ＩＶと設計したとする。

Ｚに対する８１５の電位■。ｕｔｌを求めると、第８図
（Ｃ）の実線のようになる。Ｚ＜ＩＶのときは、Ｎチャ
ネルシＭＯＳ８１０がＯＦＦ、ＰチャネＪｔｚｕＭＯＳ
８０２がＯＮとなって、Ｖ　０ｕｔｌは５■となる。Ｚ
＞４のときは、ＰチャネルシＭＯＳ８０２がＯＮとなり
、ＮチャネルｕＭＯＳ８０１がＯＦＦとなり、Ｖｏ、、
はＯｖとなる。このように、低レベルが正確に出力され
るだけでなく、低レベル出力時にも貫通電流の流れるこ
とがなく、極めて低消費電力のニューロン素子が形成で
きる。第８図（Ｃ）の破線で示したのは、ＶＴｎ”２　
Ｖ、　ＶＴｎ−−２Ｖｆ）場合（７）Ｖａｕｔ＋とＺの
関係であり、５Ｖから０■への特性変化が急峻である。

このように閾値ＶＴ　ｎ　、Ｖ　Ｔ　＋１の組合わせに
より、特性をコントロールすることができる。本発明の
第７実施例は、低消費電力という優れた特性をもったν
ＭＯＳであり、ＮチャネルシＭＯ３とＰチャネルシＭＯ
３が１つのフローティングゲートを共有し、お互いに相
補的にＯＮ、ＯＦＦを行っているため、Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ　ｖ　Ｍ　ＯＳ　、略してＣ−νＭＯ３と
呼ぶ。

以上バルクＳｔウェハー上でｖＭＯ５をつくる場合につ
いてのみ述べたが、たとえばＳＯＩ基板、つまり絶縁膜
上に形成されたＳｉ層内に本発明のデイバイスをつくっ
てもよい。

（第８実施例） 第９図は、Ｃ−υＭＯＳを用いたニューロン素子の構成
例であり、本発明の第８実施例を示している。９０１は
、４つの入力ゲートを持ったＣ−υＭＯ３を表す記号で
あり、９０２はＣＭＯ３のインバータである。９０３．
９０４．９０５．９０６は、４つの入力電圧Ｖ１、■２
、■５、■４に、それぞれＸ　ｒ　、Ｘ２　、Ｘｓ　、
　Ｘ４ノ制御電圧で決定される重み係数Ｗ、、Ｗ２、Ｗ
、、Ｗ４をかけて出力し、Ｃ−υＭＯＳの入力ゲートに
信号を供給する回路である＊ＶＯｕｔ２は、■。ｕｔｌ
がＨＩＧＨレベルのときにＬＯＷ％ｖＱｕｔ、がＬＯＷ
レベルのときにＨＩＧＨレベルを出力する。ＶＯｕｔ２
のＨＩＧＨ％ＬＯＷのいずれの場合にも、Ｃ−ＶＭＯＳ
９０１、ＣＭＯＳインバータ９０２には、どちらも貫通
電流が流れていない。

第８図、第９図の例では、８０８−１〜８０８−４はす
べて人力ゲートとしたが、このうちの少なくとも１本を
第６図で述べた制御ゲート６０５の如く用いてもよい。

例えば、８０８−１に固定電位を与え、これ′：より、
ＶＴｎｘ　ＶＴｐをコントロールしてもよい。また、６
０５の如き制御ゲートを別途設けてももちろんよい。更
に、フローティングゲートへの電荷の注入等を利用して
もよいことは言うまでもない。

次に、第３図及び第９図に用いた重みを掛け算する回路
（３０２−１〜３０２−ｎ、及び９０３．９０４．９０
５．９０６）についての実施例について説明する。第１
０図は重み掛は算回路の１例を示す回路図である。例え
ば、１００１はＮＭＯ３で、その閾値ＶＴＨは略々Ｏｖ
に設定されている。Ｒｏは抵抗であり、ＲＸは入力電圧
Ｘによフてコントロールされる可変抵抗である。

１００２の電位をＶ、とするとＶｍ　＝Ｖｌｎ　　ＶＴ
Ｈで与えられるため、■ＴＨ＝０とすると、■、＝Ｖｌ
ｎとなる。従って、出力電圧Ｖ　ｏｕｔは、で与えられ
る。

従ってこの回路は、■１．１という入力に対し、ＲＸ　
／　（ｖｔｏ　＋　ＲＸ　）なる重み係数を掛けて出力
する機能をもっている。このとき、入力電圧Ｘによって
可変抵抗の値Ｒ８をコントロールできれば、重み係数を
自在に変化させることができる。

可変抵抗の実現方法としては、例えば第１１図に示した
ように、１つのＭＯＳＦＥＴを使用してもよい。ゲート
に一定の電圧Ｖａを印加しておくと、その電流電圧特性
は同図に示したようになり、Ｖａの値によって変化する
。従って、これを可変抵抗として用いることができる。

しかし、図から明らかなようにＩ−Ｖ特性の非線形性が
大きく、回路設計には注意が必要である。

（第９実施例） 次に本発明のνＭＯ３を用いれば、非常に線形性の優れ
た可変抵抗の実現できること−を次に示す、このことを
説明するために、νＭＯ３の特性を少し一般的に解析し
てみる。第１２図は、２つの入力ゲート１２０１．１２
０２をもつｖＭＯｓを記号で表したものであり、ソース
をアース電位としたときのドレイン電圧を■。、人力ゲ
ートの電圧を■１、Ｖ２、フローティングゲート１２０
３の電圧をＺと表す。また、このνＭＯ３のチャネル長
、チャネル幅をそれぞれＬ％Ｗ、フローティングゲート
からみた閾値をＶＴ）Ｉとすると、ドレイン電流■。は
次式で表される。即ち、 ・・・　（１２°） ここで、μ７は電子の表面Ｂ動度、Ｃｏはフローティン
グゲート下のゲート酸化膜容量である。また、 Ｚ　＝Ｗ１Ｖ＋　＋Ｗ２　Ｖ２　　　　　”・（１３）
と表される。ここで、 である。

本発明の第９実施例を第１３図に示す。ここに示される
υＭＯＳにおいては、第１人力ゲート１２０１はドレイ
ンと接続され、第２人力ゲート１２０２には、一定電圧
ｖ２が与えられている。

（１３）式においてＶ、＝ＶＤとし、（１２’）式に代
入すると、 となる。

ここで、Ｗ１＝％とすると、Ｖ０′の項が消えて次式と
なる。

第１３図（ｂ）に示すように工。はＶＯに比例し、νＭ
Ｏ５は線形抵抗素子となるのである。このνＭＯ３の外
部からみた直流抵抗値Ｒ８は、で与えられることになる
。つまり、Ｖ２の値によって抵抗値が制御できることに
なる。（１５）式％式％ （１６） となるように、Ｗ２　、ＶＴＨを設定しなくてはならな
い。νＭＯ３をデプレション形とすれば、ＶＴＨ〈０で
あり、（１６）は常に満足される。また、Ｗ、＝％とす
るためには、 すなわち、 Ｃ０＋Ｃ２＝ＣＩ とする必要がある。これには、Ｃ０の効果を小さくでき
る本発明の第５実施例である第５図の如き構造をとるの
が有利である。第１３図（ａ）の回路を第１０図のＲＸ
として用いれば、ｖ２の値によってその抵抗値を制御で
き、理想的な重み掛は算回路が実現できる。このように
νＭＯ３は、極めて有効な応用が可能であり、本発明に
よる新しいトランジスタの幅広い応用性を示している。

上の解析はフローティングゲート内の電荷を０として行
ったが、例えばＣ２なるチャージが存在するとすると（
１５）式の抵抗値は、次のように修正される。即ち、 となる。第６図において第６実施例として述べたように
、フローティングゲート内への電子の注入、あるいはフ
ローティングゲートからの電子の放出を利用して抵抗値
を記憶させることができる。この場合、Ｖ２は電荷の注
入を行う場合のみ電圧を印加すればよく、通常動作では
一定値に保っておけばよい。

（第１０実施例） これまで述べてきたニューロン回路は、すべて正の電源
電圧ＶＤＤを１つ用いて構成されていた。

従って、信号はすべて正の値のみであり、負の値は扱う
ことができなかった。第１４図（ａ）は、正負の信号を
自在に扱える本発明第１０実施例で説明する回路図であ
る。１４０１は、第８図で述べた如きＣ−υＭＯ３であ
るが、ＮチャネルυＭＯ３のソース１４０２は負の電源
電圧（−ｖｌ）。）に接続されている。１４０３はＣＭ
Ｏ３のインバータであり、やはりＮＭＯ３のソース１４
０４は（Ｖｏｏ）に接続されている。１４０５．１４０
６はそれぞれＰチャネルＭＯ３ＦＥＴ及びＮチャネルＭ
Ｏ３ＦＥＴであり、その閾値は、それぞれ略々０Ｖに設
定されている。Ｖｌ、・・・　Ｖｎは、正負の任意の値
をもった人力である。ＶＯｕｔ２は、Ｚ　＞　Ｖ　Ｔ〆
ならば＋ＶＤＤ、Ｚ　＜　Ｖ　ＴＭ”ならば−Ｖ　ｎｏ
（７）値をとる。さてここで、１４０８の回路動作につ
いて考えてみる。Ｖ　ＱＬＩｔ２が正の場合には、ＰＭ
ＯＳ　１４０５はＯＦＦとなり、１４０８　ハ第１４図
（ｂ）のようになる。即ち、 となり、■。ｕｔ３は正の値が出力される。

また一方、■。ｕｔ２が負の場合には、ＮＭＯＳ１４０
６がＯＦＦとなり、１４０８は第１４図（ｃ）となる。

即ち、 となって、今度は負の値が出力されることになる。つま
り、正負も考慮して重み係数の掛は算ができるのである
。１４０８の如き回路を、例えば第８図（Ｃ）の９０３
〜９０６に用いることにより、正負の信号を扱えるニュ
ーロン回路が構成できるのである。また、零回路におけ
る可変抵抗素子として、本発明の第９実施例の如きνＭ
ＯＳ回路も用いればよいことは、言うまでもない。

（第１１実施例） νＭＯＳは、以上に述べたニューロンコンピュータ回路
用素子として様々な有用な応用以外にも、まだ多くの特
徴ある応用が可能である。

第１５図は本発明の第１１実施例を示す回路図である。

１５０１は、４人力のνＭＯ３であり、それぞれにｖｌ
、■２、■３、■４の入力電圧が入力されている。フロ
ーティング電極の電圧をＺとすると、ｚ−ｗ、ｖ、＋Ｗ
、Ｖ２＋Ｗ、Ｖ３＋Ｗ４■４と表され、今、フローティ
ングゲートからみたこのＭＯＳの閾値をＶＴＨとすると
、ＶＯｕｔ＝Ｚ−ＶＴ）Ｉ　となる。

Ｖ７Ｈを略々０Ｖに設定すると、 ｖ。ｕｔ＝ｗ、ｖ、＋ｗ２ｖ、＋ｗ、ｖ３＋ｗ４ｖ４と
なり、入力電圧の、線形加算値を出力する回路となる。

この様な機能は、例えば多値論理回路には非常に有用な
回路であり、これまで電流の加算性を応用して電圧の加
算演算を行っていたのに較べると消費電力が非常に小さ
くなる。また、単一の素子で実現できるため、集積度の
著しい向上がはかれるのである。

（第１２実施例） 第１６図は、第１５図の回路を応用したニューロン回路
の構成例であり、本発明の第１２実施例を示す。■。、
の出力が２段のインバータ１６ｏ２．１６０３を経てＶ
Ｏｕｔ２が出力されている。インバータ１６０２の閾値
をＶＴＨとすれば、 ＪＶＩ＋　Ｗ２Ｖ２　＋　Ｗ３Ｖ３　＋　Ｗ４Ｖ４＞　
ＶＴＨで、Ｖ　ｏｕｔにはＨＩＧＨの信号が出てくる。

即ち、ニューロンの機能を果すことは明らかである。１
６０２．１６０３のインバータは、ＮＭＯ３（７）Ｅ−
Ｒ型、Ｅ−Ｅ型、Ｅ−Ｄ型、あるいはＣＭＯ３型のいず
れであってもよい。

（第１３実施例） 第１７図は、本発明の第１３実施例を示すｖＭＯ５の構
造図である。４つの入力ゲートとフローティングゲート
との容量結合係数を、ＣＩ、Ｃ２、Ｃ３、Ｃ４とし、Ｃ
２＝　２　Ｃ１，Ｃ３＝４Ｃ１、Ｃ４＝８Ｃ＋　とする
と、フローティングゲートの電位Ｚは、 と表される。今、Ｖ、％　Ｖ２、ｖ、　、ｖ４を１、あ
るいはＯとすると、（１９）式の（Ｖ、＋２Ｖ２＋　４
　Ｖｓ　＋　８　Ｖ４　）内の数は２進数（Ｖ４、Ｖ：
１．Ｖ２、Ｖｌ）を１０進数で表した値に等しい。つま
り、Ｚは２進数を１０進数に変換した数に比例した電圧
値となっている。従って、第１７図のνＭＯ３を第１５
図のνＭＯＳとして用いると、ｖ　ｏｕｔは２進数（Ｖ
４、Ｖ３、Ｖ２、Ｖｌ　）をＤ−Ａ変換した出力が得ら
れるのである。このように、たった１個のνＭＯ３を用
いてＤ−Ａ変換を行うことができる。これもｖＭｏＳの
非常に重要な応用である。

（第１４実施例） 第１８図は、本発明の第１４実施例を示す図面で、２つ
の人力ゲート−■。、ｖｃをもつνＭＯ３である。フロ
ーティングゲートの電位をＺとし、フローティングゲー
トからみた閾値をＶＴＲとすると、 Ｚ　＝Ｗ　１Ｖ　Ｇ　＋　Ｗ　２　Ｖ　ｃと表され、Ｚ
＞ＶＴＨでトランジスタがＯＮする。

つまり Ｗ　ＩＶ　６　＋　Ｗ２　Ｖ　ｃ　＞　Ｖ　ｒ）ｌ　　
より、のとき、このｖＭＯｓはＯＮする。即ち、このν
ＭＯ３をＶＧをゲートとする単一（７）ＭＯＳ　Ｆ　Ｅ
Ｔであると考えると、 なる新たな閾値をもったトランジスタとみなすことがで
きる。しかも、（２１）式より明らかなように、この閾
値は外部から加える電圧■。によって変化させられるの
である。このように、外部信号によって可変な閾値を有
するトランジスタは、これまで存在しなかった。このよ
うなトランジスタは、例えば多値論理集積回路構成上、
非常に重要な回路素子であり、様々な工夫、アイデアが
出されてきたが、ｖＭＯ５を用いれば、このように簡単
に実現できるのである。

［発明の効果］ 以上述べたように、本発明のνＭＯ３は従来困難とされ
ていたニューロン・コンピュータを低消費電力で、且つ
、高集積度で実現することができるばかりでなく、Ｄ−
Ａ変換器や、線形加算器、閾値可変トランジスタなどア
ナログ回路、多値論理集積回路等、様々な応用分野に適
用可能な優れた半導体装置である。

【図面の簡単な説明】

第１図は第１実施例を説明するための図であり、第１図
（ａ）は装置の断面図、第１図（ｂ）は等価回路図、第
１図（Ｃ）は回路概念図、第１図（ｄ）は変形例の回路
構成図、第１図（ｅ）は特性を示すグラフ、第１図（ｆ
）は平面図、第１図（ｇ）は第１図（ｆ）のＹ−Ｙ’断
面図である。 第２図は、第２実施例を説明するための図であり、第２
図（ａ）は装置の平面図、第２図（ｂ）は第２図（ａ）
のｘ−ｘ’断面図、第２図（Ｃ）は第２図（ａ）のＹＹ
’断面図である。 第３図は、第３実施例を説明するためのブロック図であ
る。 第４図は、第４実施例を説明するための装置の断面図で
ある。 第５図、は第５実施例を説明するための図であり、第５
図（ａ）は装置の平面図、第５図（ｂ）は第５図（ａ）
のｘ−ｘ’断面図である。 第６図は、第６実施例を説明するための装置の断面図で
ある。 第７図は、変形例を説明するための回路図である。 第８図は、第７実施例を説明するための図であり、第８
図（ａ）は装置の平面図、第８図（ｂ）は第８図（ａ）
のｘ−ｘ’断面図、第８図（Ｃ）は特性を示すグラフで
ある。 第９図は、第８実施例を説明するための回路図である。 第１０図および第１１図は、変形例を説明するための回
路図である。 第１２図は、第９実施例を説明するための回路図である
。 第１３図は、第９実施例を説明するための図であり、第
１３図（ａ）は回路図、第１３図（ｂ）は特性を示すグ
ラフである。 第１４図は、第１０実施例を説明するための回路図であ
る。 第１５図は、第１１実施例を説明するための回路図であ
る。 第１６図は、第１２実施例を説明するための回路図であ
る。 第１７図は、第１３実施例を説明するための回路構成概
念図である。 第１８図は、第１４実施例を説明するための回路構成概
念図である。 第１９区は、従来例を説明するための図であり、第１９
図（ａ）は回路概念図であり、第１９図（ｂ）は特性を
示すグラフである。 第２０図は、従来例を説明するための回路図である。 （符号の説明） １０２−１．１０２−２，１０２−３・・・は演算増幅
器（オペアンプ）、１０１・・・Ｐ型Ｓｔ基板、１０２
・・・ゲート酸化膜、１０３・・・ゲート電極、１０４
・・・絶縁膜、１０５−１〜１０５−４・・・ゲート電
極、１０６・・・絶縁膜、１０６−１〜１０６−４・・
・Ａｎ配線、１０７・・・ソース、１０８・・・ドレイ
ン、１０９・・・Ａ１配線、１１１・・・Ｓｉ基板表面
、２０１・・・フローティングゲート、２０２・・・ゲ
ート酸化１１ｇ、２０３・・・フローティングゲート、
２０４・・・絶縁膜、２０５−１〜２０５−４・・・入
力ゲート、２０６・・・絶縁膜、２０６−１〜２０６−
４・・・人力ゲートに接続されたＡＪ２配線、２０７・
・・ソース、２０８・・・ドレイン、２０９．２１０・
・−ＡＪＺ配線、３０１・・・ニューロン素子、３０３
・・・信号電圧の入力電圧、３０４・・・出力電圧、３
０５・・・制御信号Ｘ、の入力電圧、４０１−１，４０
１−３゜４０１−５・・・人力ゲート、４０２・・・絶
縁膜、４０３・・・フローティングゲート、４０４・・
・熱酸化膜、４０５・・・Ｐ型Ｓｉ基板、４０６・・・
フィールド酸化膜、４０７・・・Ａｊ２配線、５０１・
・・フィールド酸化膜、５０２・・・ソース、５０３・
・・ドレイン、５０４・・・フローティングゲート、５
０５・・・人力ゲート、６０３・・・フローティングゲ
ート、６０４・・・人力ゲート、６０５・・・制御ゲー
ト、６０６・・・酸化膜、６０７・・・ゲート酸化膜、
６０８・・・酸化膜、７０１・・・モードＭＯＳトラン
ジスタ、７０２・・・Ｎチャネルエンハンスメントモー
ドトランジスタ、８０１・・・ＮチャネルυＭＯ３８０
２・・・ＰチャネルシＭＯ３，８０３・・・Ｐ型基板、
８０４・・・Ｎ型基板、８０５・・・フローティングゲ
ート、８０６゜８０７・・・ゲート絶縁膜、８０８−１
〜８０８−４・・・人力ゲート、８０９・・・ソース、
８１０・・・ドレイン、８１１・・・ソース、８１２・
・・ドレイン、８１３，８１４，８１５・・−ＡＪＺ配
線、８１６・・・ＡｆＬ配線下の絶縁膜、８１７，８１
７’８１７”、　　８１７”’　・・・コンタクトホー
ル、８１８−・・絶縁膜、９０１　・・・Ｃ−ｖ　Ｍ　
ＯＳ　９０２　・・・ＣＭＯ３＜７）インバータ、８０
８−１〜８０８−４・・・人力ゲート、１００１・・・
ＮＭＯ３，１２０１゜１２０２・・・入力ゲート、１２
０３・・・フローティングゲート、１４０１　・・・Ｃ
−νＭｏ　Ｓ、　　１４０２・・・ソース、１４０３・
・−０ＭＯ５のインバータ、１４０４・・・ソース、１
４０５・・・ＰＭＯ５ＦＥＴ。 １４０６−・・ＮＭＯ３ＦＥＴ、１５０１・−・νＭ。 Ｓ、１６０２．１６０３・・・インバータ。 第 図 （Ｃ） （ｄ） （ｅ） （ａ） （ｂ） 派 第 図 （Ｃ） 第 図 第 ４ 図 第 図 （ａ） 第 図 （ａ） （ｂ） Ｖｏｕｔｌ 第 図 （Ｃ） （Ｖｏけ） 第 ０ 図 第 ２ 図 第 ３ 図 ｎ 〜 〉 ψ 〉 第 １４ 図 （０） 第 ５ 図 ＤＯ 第 ６ 図 第 ７ 図 ■＋ ２ ■３ ４ 第 旧 図 ｍ−「−−］−一一 第 １９ 図 （ａ） （ｂ） ２−　ΣｗｉＶｉ ｉ虐１ 第 ２０図 （ａ） （ｂ）

Claims (10)

【特許請求の範囲】
1. （１）基板上に一導電型の第１の半導体領域を有し、こ
   の領域内に設けられた反対導電型の第１のソース及びド
   レイン領域を有し、前記ソース、ドレイン領域を隔てる
   領域に絶縁膜を介して設けられた電位的にフローティン
   グ状態にある第１のゲート電極を有し、前記ゲート電極
   と容量結合する少なくとも２個以上の第２のゲート電極
   を有し、前記第２のゲート電極の各々に印加した電圧に
   所定の重みをかけて線形加算した値の絶対値が所定の閾
   値より大となった場合にのみ前記第１のゲート電極下に
   反転層が形成され、前記第１のソース及びドレイン領域
   間が電気的に接続されるよう構成されたことを特徴とす
   る半導体装置。
2. （２）前記基板上に、前記第１の半導体領域と反対導電
   型の第２の半導体領域を有し、この第２の半導体領域内
   に設けられた前記第１の半導体領域と同じ導電型を有す
   る第２のソース及びドレイン領域を有し、前記第１のゲ
   ート電極の少なくとも一部が前記第２のソース及びドレ
   イン領域を隔てる領域に絶縁膜を介して設けられたこと
   を特徴とする請求項１記載の半導体装置。
3. （３）前記第１のドレイン領域が、負荷素子を介して電
   源ラインに接続されていることを特徴とする請求項１記
   載の半導体装置。
4. （４）前記第１のドレイン領域が電源ラインに接続され
   、前記第１のソース領域が負荷素子を介して接地ライン
   に接続されていることを特徴とする請求項１記載の半導
   体装置。
5. （５）前記第１のゲート電極と、前記第１のソース領域
   間の電位差の絶対値が、略々０Ｖとなったときに、前記
   反転層が消失するよう構成されたことを特徴とする請求
   項４記載の半導体装置。
6. （６）前記第２のゲートに印加された電圧の重みをかけ
   た線形加算を行う際の重みの大きさを、前記第２のゲー
   ト電極と前記第１のゲート電極のオーバーラップする面
   積の大きさにより決定したことを特徴とする請求項１な
   いし請求項５記載の半導体装置。
7. （７）前記第２のゲート電極がｎ個（ｎ≧２）設けられ
   、第ｉ番目（ｉ＝１〜ｎ）の第２のゲート電極と前記第
   １のゲート電極との間の容量結合係数をＣ＿ｉとしたと
   き、Ｃ＿ｉ＝２＾ｉ＾−＾１×Ｃ＿１（ｉ＝１〜ｎ）の
   関係が略々満足されるよう構成されたことを特徴とする
   請求項１ないし請求項６記載の半導体装置。
8. （８）入力電圧に対し、所定の係数を乗じた電圧を出力
   する回路を複数個有し、前記回路の出力が前記第２のゲ
   ート電極に接続されたことを特徴とする請求項１ないし
   請求項５記載の半導体装置。
9. （９）前記第２のゲート電極と前記第１のゲート電極と
   の間の容量結合係数が、すべての第２のゲート電極に対
   し、略々等しい値に設定されたことを特徴とする請求項
   ８記載の半導体装置。
10. （１０）前記第２のゲート電極の少なくとも１つの電極
    に所定の電位を与えることにより、前記反転層を形成す
    るため前記所定の閾値を所望の値に随時変更できるよう
    構成したことを特徴とする請求項１ないし請求項５、請
    求項８または請求項９記載の半導体装置。