JPH07226085A - 半導体回路 - Google Patents
半導体回路Info
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- JPH07226085A JPH07226085A JP1766994A JP1766994A JPH07226085A JP H07226085 A JPH07226085 A JP H07226085A JP 1766994 A JP1766994 A JP 1766994A JP 1766994 A JP1766994 A JP 1766994A JP H07226085 A JPH07226085 A JP H07226085A
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- Japan
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- circuit
- signal
- input
- converter
- floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5611—Multilevel memory cell with more than one control gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、簡単な回路を用いてアナログや多
値のデ−タを取り入れて保存することのできる半導体回
路を提供することを目的とする。さらに、量子化のレベ
ル数を外部信号により自由に変化できる多値のメモリを
提供することを目的とする。 【構成】 第１の信号を量子化された複数の信号からな
る信号群に変換する第１の回路と、前記信号群を多値の
第２の信号に変換する第２の回路と，前記第２の信号を
前記第１の信号として前記第１の回路に帰還せしめる手
段とから構成される半導体回路であって、前記信号群の
少なくとも１つの信号を前記第２の回路の入力から電気
的に隔絶する手段、及び、前記第２の信号を前記第２の
回路の入力から電気的に隔絶された前記信号群の少なく
とも１つの信号にかわり前記第２の回路の入力として帰
還せしめる手段を有することを特徴とする。
値のデ−タを取り入れて保存することのできる半導体回
路を提供することを目的とする。さらに、量子化のレベ
ル数を外部信号により自由に変化できる多値のメモリを
提供することを目的とする。 【構成】 第１の信号を量子化された複数の信号からな
る信号群に変換する第１の回路と、前記信号群を多値の
第２の信号に変換する第２の回路と，前記第２の信号を
前記第１の信号として前記第１の回路に帰還せしめる手
段とから構成される半導体回路であって、前記信号群の
少なくとも１つの信号を前記第２の回路の入力から電気
的に隔絶する手段、及び、前記第２の信号を前記第２の
回路の入力から電気的に隔絶された前記信号群の少なく
とも１つの信号にかわり前記第２の回路の入力として帰
還せしめる手段を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路に係り、特
にアナログのデータを量子化し、多値のデータに変換し
てそれを静的に保持することができ、さらにその量子化
のレベル数を外部信号により任意に設定することができ
る高機能半導体集積回路を提供するものである。
にアナログのデータを量子化し、多値のデータに変換し
てそれを静的に保持することができ、さらにその量子化
のレベル数を外部信号により任意に設定することができ
る高機能半導体集積回路を提供するものである。
【０００２】
【従来の技術】ビデオカメラなどの画像信号処理は従来
イメージセンサで取り入れた莫大なアナログデータをそ
のつどディジタルに変換してディジタルコンピュータに
より処理していた。この手法では画素数の増大にともな
い、処理するべきデータ数が増加し、信号処理を実時間
で行うことが不可能となる。
イメージセンサで取り入れた莫大なアナログデータをそ
のつどディジタルに変換してディジタルコンピュータに
より処理していた。この手法では画素数の増大にともな
い、処理するべきデータ数が増加し、信号処理を実時間
で行うことが不可能となる。
【０００３】そこで入力データをアナログもしくは多値
のままハードウエアレベルで完全並列に信号処理を行う
必要があるが、そのためにはセンサから取り込んだアナ
ログもしくは多値のデータや演算途中のデータを一時的
に保管する回路が必要であった。
のままハードウエアレベルで完全並列に信号処理を行う
必要があるが、そのためにはセンサから取り込んだアナ
ログもしくは多値のデータや演算途中のデータを一時的
に保管する回路が必要であった。
【０００４】しかし、従来このような回路を実現するた
めには数多くの素子を必要とし、また多値の加算を電流
加算で行っているために消費電力が多く、全ての画素セ
ンサの中に組み込んでハードウエアレベルの完全並列信
号処理をすることは困難であった。
めには数多くの素子を必要とし、また多値の加算を電流
加算で行っているために消費電力が多く、全ての画素セ
ンサの中に組み込んでハードウエアレベルの完全並列信
号処理をすることは困難であった。
【０００５】
【発明が解決しようとする課題】そこで本発明の目的
は、簡単な回路を用いてアナログや多値のデータを取り
入れて保存することのできる半導体回路を提供するもの
である。さらに、量子化のレベル数を外部信号により自
由に変化できる多値のメモリを提供することを目的とす
る。
は、簡単な回路を用いてアナログや多値のデータを取り
入れて保存することのできる半導体回路を提供するもの
である。さらに、量子化のレベル数を外部信号により自
由に変化できる多値のメモリを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の半導体回路は、
第１の信号を量子化された複数の信号からなる信号群に
変換する第１の回路と、前記信号群を多値の第２の信号
に変換する第２の回路と、前記第２の信号を前記第１の
信号として前記第１の回路に帰還せしめる手段とから構
成される半導体回路であって、前記信号群の少なくとも
１つの信号を前記第２の回路の入力から電気的に隔絶す
る手段、及び、前記第２の信号を前記第２の回路の入力
から電気的に隔絶された前記信号群の少なくとも１つの
信号にかわり前記第２の回路の入力として帰還せしめる
手段を有することを特徴とする。
第１の信号を量子化された複数の信号からなる信号群に
変換する第１の回路と、前記信号群を多値の第２の信号
に変換する第２の回路と、前記第２の信号を前記第１の
信号として前記第１の回路に帰還せしめる手段とから構
成される半導体回路であって、前記信号群の少なくとも
１つの信号を前記第２の回路の入力から電気的に隔絶す
る手段、及び、前記第２の信号を前記第２の回路の入力
から電気的に隔絶された前記信号群の少なくとも１つの
信号にかわり前記第２の回路の入力として帰還せしめる
手段を有することを特徴とする。
【０００７】また、前記第１の回路が入力信号を重みづ
けされた複数のバイナリ・デイジタルの信号に変換する
Ａ／Ｄコンバータにより構成され、前記第２の回路が重
みづけされた複数のバイナリ・デイジタルの信号を多値
の信号に変換するＤ／Ａコンバータによって構成されて
いることを特徴とする。
けされた複数のバイナリ・デイジタルの信号に変換する
Ａ／Ｄコンバータにより構成され、前記第２の回路が重
みづけされた複数のバイナリ・デイジタルの信号を多値
の信号に変換するＤ／Ａコンバータによって構成されて
いることを特徴とする。
【０００８】前記第１の回路または／および前記第２の
回路は、基板上に一導電型の半導体領域を有し、この領
域内に設けられた反対導電型のソース及びドレイン領域
と、前記ソース及びドレイン領域を隔てる領域に絶縁膜
を介して設けられた電位的にフローティング状態にある
フローティングゲート電極と、前記フローティングゲー
ト電極と絶縁膜を介して容量結合する複数の入力ゲート
電極とを有するニューロンＭＯＳトランジスタを少なく
とも１個用いて、構成されるのが好ましい。
回路は、基板上に一導電型の半導体領域を有し、この領
域内に設けられた反対導電型のソース及びドレイン領域
と、前記ソース及びドレイン領域を隔てる領域に絶縁膜
を介して設けられた電位的にフローティング状態にある
フローティングゲート電極と、前記フローティングゲー
ト電極と絶縁膜を介して容量結合する複数の入力ゲート
電極とを有するニューロンＭＯＳトランジスタを少なく
とも１個用いて、構成されるのが好ましい。
【０００９】前記第２の回路がフローティングゲートを
共有したＮ型ニューロンＭＯＳトランジスタとＰ型ニュ
ーロンＭＯＳトランジスタにより構成され、前記Ｎ型ニ
ューロンＭＯＳトランジスタのソースと前記Ｐ型ニュー
ロンＭＯＳトランジスタのソースが電気的に接続されて
おり、前記信号群が該フローティングゲートと容量結合
により電気的に結合しているのが好ましい。
共有したＮ型ニューロンＭＯＳトランジスタとＰ型ニュ
ーロンＭＯＳトランジスタにより構成され、前記Ｎ型ニ
ューロンＭＯＳトランジスタのソースと前記Ｐ型ニュー
ロンＭＯＳトランジスタのソースが電気的に接続されて
おり、前記信号群が該フローティングゲートと容量結合
により電気的に結合しているのが好ましい。
【００１０】
【作用】入力された第１の信号を量子化された複数の信
号からなる信号群に変換する第１の回路と、この信号群
を多値の第２の信号に変換する第２の回路とから構成
し、第２の信号を第１の回路の入力部に帰還させること
により、アナログまたは多値で入力された第１の信号を
所定の多値信号（第２の信号）に変換してラッチするこ
とができる。
号からなる信号群に変換する第１の回路と、この信号群
を多値の第２の信号に変換する第２の回路とから構成
し、第２の信号を第１の回路の入力部に帰還させること
により、アナログまたは多値で入力された第１の信号を
所定の多値信号（第２の信号）に変換してラッチするこ
とができる。
【００１１】さらに、信号群の少なくとも１つの信号を
第２の回路の入力から電気的に隔絶し、代わりに第２の
信号を第２の回路の入力として帰還することにより、多
値信号の量子化のレベルを変えることが可能となる。ま
た、第１の回路及び第２の回路は、ニューロンＭＯＳで
構成することにより、素子数及び消費電力を大幅に削減
することが可能となる。
第２の回路の入力から電気的に隔絶し、代わりに第２の
信号を第２の回路の入力として帰還することにより、多
値信号の量子化のレベルを変えることが可能となる。ま
た、第１の回路及び第２の回路は、ニューロンＭＯＳで
構成することにより、素子数及び消費電力を大幅に削減
することが可能となる。
【００１２】
【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
【００１３】（実施例１）本発明の第１の実施例を、図
１（ａ）の回路を用いて説明する。これは入力端子から
取り込んだ信号ＶINを量子化された多値信号として出力
する回路であるが、この量子化のレベル数を外部信号Φ
1，Φ2で任意に変化することができる回路である。
１（ａ）の回路を用いて説明する。これは入力端子から
取り込んだ信号ＶINを量子化された多値信号として出力
する回路であるが、この量子化のレベル数を外部信号Φ
1，Φ2で任意に変化することができる回路である。
【００１４】この回路の動作を説明するために、Ｄ／Ａ
コンバータの出力をＤ／Ａコンバータの入力に帰還した
ときの動作について先に述べる。図１（ｂ）は３ビット
Ｄ／Ａコンバータを示している。バイナリ・ディジタル
の３つの入力Ｘ，Ｙ，Ｚが入力され、多値の信号が出力
される。この出力ＶOUTは、 ＶOUT＝（４Ｘ＋２Ｙ＋Ｚ）／７ （１） と表わされる。
コンバータの出力をＤ／Ａコンバータの入力に帰還した
ときの動作について先に述べる。図１（ｂ）は３ビット
Ｄ／Ａコンバータを示している。バイナリ・ディジタル
の３つの入力Ｘ，Ｙ，Ｚが入力され、多値の信号が出力
される。この出力ＶOUTは、 ＶOUT＝（４Ｘ＋２Ｙ＋Ｚ）／７ （１） と表わされる。
【００１５】この回路において、図１（ｃ）の様にＺが
入力している端子にＤ／Ａコンバータの出力を帰還する
と、式（１）において、Ｚ＝ＶOUTとなり、 ＶOUT＝（４Ｘ＋２Ｙ＋ＶOUT）／７ （２） が成り立つ。これより、出力ＶOUTは、 ＶOUT＝（４Ｘ＋２Ｙ）／６ （３） となることがわかる。この（３）式は、２ビットのＤ／
Ａ変換器の入出力特性であることから、出力を入力に帰
還することにより、出力が帰還されているその入力端子
があたかも存在しないかのような入出力特性を実現する
ことができる。
入力している端子にＤ／Ａコンバータの出力を帰還する
と、式（１）において、Ｚ＝ＶOUTとなり、 ＶOUT＝（４Ｘ＋２Ｙ＋ＶOUT）／７ （２） が成り立つ。これより、出力ＶOUTは、 ＶOUT＝（４Ｘ＋２Ｙ）／６ （３） となることがわかる。この（３）式は、２ビットのＤ／
Ａ変換器の入出力特性であることから、出力を入力に帰
還することにより、出力が帰還されているその入力端子
があたかも存在しないかのような入出力特性を実現する
ことができる。
【００１６】図１（ｄ）はＹとＺが入力する２つの端子
に対して帰還をかけた図である。この場合は式（１）に
おいてＹ＝ＶOUT，Ｚ＝ＶOUTとなり、 ＶOUT＝（４Ｘ＋２ＶOUT＋ＶOUT）／７ （４） が成り立つので、結局 ＶOUT＝４Ｘ／４＝Ｘ （５） となる。これは、Ｘが１であれば１，０であれば０を出
力する回路となる。以上が、Ｄ／Ａコンバータの出力を
Ｄ／Ａコンバータの入力に帰還したときの回路動作の説
明である。
に対して帰還をかけた図である。この場合は式（１）に
おいてＹ＝ＶOUT，Ｚ＝ＶOUTとなり、 ＶOUT＝（４Ｘ＋２ＶOUT＋ＶOUT）／７ （４） が成り立つので、結局 ＶOUT＝４Ｘ／４＝Ｘ （５） となる。これは、Ｘが１であれば１，０であれば０を出
力する回路となる。以上が、Ｄ／Ａコンバータの出力を
Ｄ／Ａコンバータの入力に帰還したときの回路動作の説
明である。
【００１７】次に、図１（ａ）において、Ｄ／Ａコンバ
ータの出力をＡ／Ｄコンバータの入力としてフィードバ
ックをかける効果について説明する。図１（ｅ）はフィ
ードバックがかかっていない場合の図である。この回路
の入出力特性は、図１（ｆ）に示すように階段状の特性
となる。このような入出力特性を持つ回路でフィードバ
ックを形成すると、ＶIN＝ＶOUTの関係も同時に満たす
ことになり図中に示したような安定動作点が生じる。こ
の場合８つの安定動作点が生じることになる。この回路
は静的にこれらの８つの値を保持する機能があり、いわ
ゆる多値のスタティックメモリとして用いることができ
る。
ータの出力をＡ／Ｄコンバータの入力としてフィードバ
ックをかける効果について説明する。図１（ｅ）はフィ
ードバックがかかっていない場合の図である。この回路
の入出力特性は、図１（ｆ）に示すように階段状の特性
となる。このような入出力特性を持つ回路でフィードバ
ックを形成すると、ＶIN＝ＶOUTの関係も同時に満たす
ことになり図中に示したような安定動作点が生じる。こ
の場合８つの安定動作点が生じることになる。この回路
は静的にこれらの８つの値を保持する機能があり、いわ
ゆる多値のスタティックメモリとして用いることができ
る。
【００１８】図１（ａ）の説明に戻るが、Φ1及びΦ2が
両方ともオフのとき、つまりＡ／Ｄコンバータの出力が
全てＤ／Ａコンバータに入力されているときには、回路
の動作は図１（ｆ）に示したように８レベルのスタティ
ックメモリとして機能することになる。
両方ともオフのとき、つまりＡ／Ｄコンバータの出力が
全てＤ／Ａコンバータに入力されているときには、回路
の動作は図１（ｆ）に示したように８レベルのスタティ
ックメモリとして機能することになる。
【００１９】Φ1がオンになりＤ／Ａコンバータの最下
位ビットの入力が実効的になくなると、３ビットＡ／Ｄ
コンバータは２ビットＡ／Ｄコンバータとして、また３
ビットＤ／Ａコンバータは２ビットＤ／Ａコンバータと
して機能するため、安定動作点は図１（ｇ）に示すよう
になる。図１（ｇ）において、階段状の特性は２ビット
Ａ／Ｄコンバータと２ビットＤ／Ａコンバータを用いて
多値のメモリを構成した時のフィードバックをかけない
場合の入出力特性である。フィードバックをかけること
で、ＶIN＝ＶOUTの関係も同時に満たすことになり図中
に示したような４つの安定動作点が生じる。
位ビットの入力が実効的になくなると、３ビットＡ／Ｄ
コンバータは２ビットＡ／Ｄコンバータとして、また３
ビットＤ／Ａコンバータは２ビットＤ／Ａコンバータと
して機能するため、安定動作点は図１（ｇ）に示すよう
になる。図１（ｇ）において、階段状の特性は２ビット
Ａ／Ｄコンバータと２ビットＤ／Ａコンバータを用いて
多値のメモリを構成した時のフィードバックをかけない
場合の入出力特性である。フィードバックをかけること
で、ＶIN＝ＶOUTの関係も同時に満たすことになり図中
に示したような４つの安定動作点が生じる。
【００２０】Φ2もオンになりＤ／Ａコンバータの２つ
の下位ビットの入力が実効的になくなると、３ビットＡ
／Ｄコンバータは１ビットＡ／Ｄコンバータとして、ま
た３ビットＤ／Ａコンバータは１ビットＤ／Ａコンバー
タとして機能するため、安定動作点は図１（ｈ）に示す
ようになる。つまりこの回路は１ビットのスタティック
メモリとして機能する。
の下位ビットの入力が実効的になくなると、３ビットＡ
／Ｄコンバータは１ビットＡ／Ｄコンバータとして、ま
た３ビットＤ／Ａコンバータは１ビットＤ／Ａコンバー
タとして機能するため、安定動作点は図１（ｈ）に示す
ようになる。つまりこの回路は１ビットのスタティック
メモリとして機能する。
【００２１】Φ2だけがオンになりＤ／Ａコンバータの
真ん中のビットの入力だけが実効的になくなると、３ビ
ットＡ／Ｄコンバータは２ビットＡ／Ｄコンバータとし
て、また３ビットＤ／Ａコンバータは２ビットＤ／Ａコ
ンバータとして機能するが、これらは通常の２ビットＡ
／Ｄコンバータ、Ｄ／Ａコンバータではなく、安定動作
点は図１（ｉ）に示すようになる。つまりこの回路は入
力信号が小さい領域と大きい領域に精度を持った変則的
な４値のスタティックメモリとなる。
真ん中のビットの入力だけが実効的になくなると、３ビ
ットＡ／Ｄコンバータは２ビットＡ／Ｄコンバータとし
て、また３ビットＤ／Ａコンバータは２ビットＤ／Ａコ
ンバータとして機能するが、これらは通常の２ビットＡ
／Ｄコンバータ、Ｄ／Ａコンバータではなく、安定動作
点は図１（ｉ）に示すようになる。つまりこの回路は入
力信号が小さい領域と大きい領域に精度を持った変則的
な４値のスタティックメモリとなる。
【００２２】このように、外部から与える入力信号
Φ1，Φ2により量子化のレベル数を自由に変えることが
できる多値のメモリが実現できる。ここでは３ビットの
回路について述べたが、これは任意のビット数でよいこ
とは言うまでもない。
Φ1，Φ2により量子化のレベル数を自由に変えることが
できる多値のメモリが実現できる。ここでは３ビットの
回路について述べたが、これは任意のビット数でよいこ
とは言うまでもない。
【００２３】（実施例２）本発明の第２の実施例を、図
２の回路を用いて説明する。図２は図１（ａ）をニュー
ロンＭＯＳトランジスタを用いて構成したものである。
３ビットνＭＯＳＡ／Ｄコンバータと３ビットνＭＯＳ
Ｄ／Ａコンバータから構成されている。
２の回路を用いて説明する。図２は図１（ａ）をニュー
ロンＭＯＳトランジスタを用いて構成したものである。
３ビットνＭＯＳＡ／Ｄコンバータと３ビットνＭＯＳ
Ｄ／Ａコンバータから構成されている。
【００２４】ここで図２の回路動作を説明するために、
まず最初にνＭＯＳの構造と動作原理について説明す
る。図８（ａ）は４入力のＮチャネルνＭＯＳトランジ
スタ（Ｎ−νＭＯＳ）の断面構造の１例を示したもので
あり、４０１は例えばＰ型のシリコン基板、４０２、４
０３はＮ+拡散層で形成されたソース及びドレイン、４
０４はソース・ドレイン間のチャネル領域４０５上に設
けられたゲート絶縁膜（例えばＳｉＯ2膜）、４０６は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、４０７は例えばＳｉＯ2等
の絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは
入力ゲートで電極である。
まず最初にνＭＯＳの構造と動作原理について説明す
る。図８（ａ）は４入力のＮチャネルνＭＯＳトランジ
スタ（Ｎ−νＭＯＳ）の断面構造の１例を示したもので
あり、４０１は例えばＰ型のシリコン基板、４０２、４
０３はＮ+拡散層で形成されたソース及びドレイン、４
０４はソース・ドレイン間のチャネル領域４０５上に設
けられたゲート絶縁膜（例えばＳｉＯ2膜）、４０６は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、４０７は例えばＳｉＯ2等
の絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは
入力ゲートで電極である。
【００２５】図８（ｂ）はνＭＯＳ動作を解析するため
に さらに簡略化した図面である。各入力ゲート電極と
フローティングゲート間の容量結合係数を図のようにＣ
1、Ｃ2、Ｃ3、Ｃ4、フローティングゲートとシリコン基
板間の容量結合係数をＣ0とすると、フローティングゲ
ートの電位ΦFは次式で与えられる。 ΦF＝（１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ
4Ｖ4） 但し、ＣTOT＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4はそれぞれ入力ゲート４０８ａ、４
０８ｂ、４０８ｃ、４０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。
に さらに簡略化した図面である。各入力ゲート電極と
フローティングゲート間の容量結合係数を図のようにＣ
1、Ｃ2、Ｃ3、Ｃ4、フローティングゲートとシリコン基
板間の容量結合係数をＣ0とすると、フローティングゲ
ートの電位ΦFは次式で与えられる。 ΦF＝（１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ
4Ｖ4） 但し、ＣTOT＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4はそれぞれ入力ゲート４０８ａ、４
０８ｂ、４０８ｃ、４０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。
【００２６】今、ソース４０２の電位を０Ｖとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、フローティングゲート４０６を通常
のゲート電極とみなせば通常のＮチャネルＭＯＳトラン
ジスタと同じであり、そのゲート電位ΦFがしきい値
（ＶTH *）より大となるとソース４０２、ドレイン４０
３間の領域４０５に電子のチャネル（Ｎチャネル）が形
成され、ソース・ドレイン間が電気的に接続される。即
ち、 （１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）＞
ＶTH * の条件が満たされたときνＭＯＳは導通（オン）するの
である。
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、フローティングゲート４０６を通常
のゲート電極とみなせば通常のＮチャネルＭＯＳトラン
ジスタと同じであり、そのゲート電位ΦFがしきい値
（ＶTH *）より大となるとソース４０２、ドレイン４０
３間の領域４０５に電子のチャネル（Ｎチャネル）が形
成され、ソース・ドレイン間が電気的に接続される。即
ち、 （１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）＞
ＶTH * の条件が満たされたときνＭＯＳは導通（オン）するの
である。
【００２７】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図８（ａ）においてソース４０
２、ドレイン４０３及び基板４０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
ついての説明であるが、図８（ａ）においてソース４０
２、ドレイン４０３及び基板４０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
【００２８】νＭＯＳ３ビットＡ／Ｄコンバータ中のイ
ンバータ２０１，２０２，２０３の閾値はそれぞれ３Ｖ
DD／１４，ＶDD／２，１１ＶDD／１４としており、これ
はイオン注入プロセスで実現できるが、νＭＯＳ構成に
して入力端子の一部をＶDDあるいはグランドに接続する
ことでも実現できる。そのほかのインバータの出力はＶ
DD／２に設計している。
ンバータ２０１，２０２，２０３の閾値はそれぞれ３Ｖ
DD／１４，ＶDD／２，１１ＶDD／１４としており、これ
はイオン注入プロセスで実現できるが、νＭＯＳ構成に
して入力端子の一部をＶDDあるいはグランドに接続する
ことでも実現できる。そのほかのインバータの出力はＶ
DD／２に設計している。
【００２９】また、νＭＯＳインバータ２０５におい
て、Ｃ1：Ｃ2：Ｃ3：Ｃ4は２：２：２：７に設計してい
る。またνＭＯＳインバータ２０４においてＣ1：Ｃ2は
４：７に設計している。
て、Ｃ1：Ｃ2：Ｃ3：Ｃ4は２：２：２：７に設計してい
る。またνＭＯＳインバータ２０４においてＣ1：Ｃ2は
４：７に設計している。
【００３０】Ａ／Ｄコンバータの最上位ビット２０６の
出力はインバータ２０２の閾値がＶ DD／２なので入力が
０〜ＶDD／２の時０、ＶDD／２〜ＶDDの時は１となる。
νＭＯＳインバータ２０５の入力電圧（ＶIN）に対する
フローティングゲートの電位ΦFの変化を図３（ａ）、
νＭＯＳインバータ２０４の入力電圧に対するフローテ
ィングゲートの電圧の変化を図３（ｂ）に示す。なお、
図において、γは、 γ＝（ＣTOT−Ｃ0）／ＣTOT で定義される値である。
出力はインバータ２０２の閾値がＶ DD／２なので入力が
０〜ＶDD／２の時０、ＶDD／２〜ＶDDの時は１となる。
νＭＯＳインバータ２０５の入力電圧（ＶIN）に対する
フローティングゲートの電位ΦFの変化を図３（ａ）、
νＭＯＳインバータ２０４の入力電圧に対するフローテ
ィングゲートの電圧の変化を図３（ｂ）に示す。なお、
図において、γは、 γ＝（ＣTOT−Ｃ0）／ＣTOT で定義される値である。
【００３１】図３（ａ）、（ｂ）より、入力電圧が０〜
ＶDD／１４の時は２０６，２０７，２０８の出力が
（０，０，０）、ＶDD／１４〜３ＶDD／１４の時は
（０，０，１）、３ＶDD／１４〜５ＶDD／１４の時は
（０，１，０）、５ＶDD／１４〜７ＶDD／１４の時は
（０，１，１）、７ＶDD／１４〜９ＶDD／１４の時は
（１，０，０）、９ＶDD／１４〜１１ＶDD／１４の時は
（１，０，１）、１１ＶDD／１４〜１３ＶDD／１４の時
は（１，１，０）、１３ＶDD／１４〜ＶDDの時は（１，
１，１）となる。
ＶDD／１４の時は２０６，２０７，２０８の出力が
（０，０，０）、ＶDD／１４〜３ＶDD／１４の時は
（０，０，１）、３ＶDD／１４〜５ＶDD／１４の時は
（０，１，０）、５ＶDD／１４〜７ＶDD／１４の時は
（０，１，１）、７ＶDD／１４〜９ＶDD／１４の時は
（１，０，０）、９ＶDD／１４〜１１ＶDD／１４の時は
（１，０，１）、１１ＶDD／１４〜１３ＶDD／１４の時
は（１，１，０）、１３ＶDD／１４〜ＶDDの時は（１，
１，１）となる。
【００３２】３ビットνＭＯＳＤ／Ａコンバータ２０９
はＮＭＯＳ及びＰＭＯＳのソースフォロワー構成になっ
ており、ＮＭＯＳ及びＰＭＯＳのフローティングゲート
から見た閾値を０にすると出力にはフローティングゲー
トの電圧がそのまま現われる。３ビットνＭＯＳＤ／Ａ
コンバータ２０９の入力端子の容量結合比（Ｃ1：Ｃ2：
Ｃ3）は４：２：１となっており、Ａ／Ｄコンバータの
３つの出力がすべて入力されているときには、フローテ
ィングゲートにはＡ／Ｄコンバータの３つの出力がゲー
ト上で自動的にＤ／Ａ変換される。よって、３ビットν
ＭＯＳＤ／Ａコンバータ２０９の出力にはＡ／Ｄコンバ
ータの３つの出力がＤ／Ａ変換されたものが現われる。
はＮＭＯＳ及びＰＭＯＳのソースフォロワー構成になっ
ており、ＮＭＯＳ及びＰＭＯＳのフローティングゲート
から見た閾値を０にすると出力にはフローティングゲー
トの電圧がそのまま現われる。３ビットνＭＯＳＤ／Ａ
コンバータ２０９の入力端子の容量結合比（Ｃ1：Ｃ2：
Ｃ3）は４：２：１となっており、Ａ／Ｄコンバータの
３つの出力がすべて入力されているときには、フローテ
ィングゲートにはＡ／Ｄコンバータの３つの出力がゲー
ト上で自動的にＤ／Ａ変換される。よって、３ビットν
ＭＯＳＤ／Ａコンバータ２０９の出力にはＡ／Ｄコンバ
ータの３つの出力がＤ／Ａ変換されたものが現われる。
【００３３】これにより、この回路の動作点は図１
（ｆ）に示すようになり、Φ1，Φ2がともにオフで８レ
ベルの多値スタティックメモリとして機能する。またこ
れは、実施例１で示したようにΦ1及びΦ2の値で量子化
のレベル数を任意に変化することができる。ここではイ
ンバータの閾値を指定していたが、これらは適宜変化し
てもよい。
（ｆ）に示すようになり、Φ1，Φ2がともにオフで８レ
ベルの多値スタティックメモリとして機能する。またこ
れは、実施例１で示したようにΦ1及びΦ2の値で量子化
のレベル数を任意に変化することができる。ここではイ
ンバータの閾値を指定していたが、これらは適宜変化し
てもよい。
【００３４】（実施例３）本発明の第３の実施例を、図
４の回路を用いて説明する。図４は図１（ａ）をニュー
ロンＭＯＳトランジスタを用いて構成したものであり、
３ビットνＭＯＳＡ／Ｄコンバータと３ビットνＭＯＳ
Ｄ／Ａコンバータから構成されている。実施例２で示し
た回路との違いは、Ａ／Ｄコンバータ中のνＭＯＳイン
バータ３０８，３０９にはアナログ入力信号は直接入力
されていないことである。インバータ３０１〜３０７は
入力端子から見た見かけの閾値がそれぞれ、ＶDD／１
４，３ＶDD／１４，５ＶDD／１４，ＶDD／２，９ＶDD／
１４，１１ＶDD／１４，１３Ｖ DD／１４と設計してい
る。νＭＯＳインバータ３０８及び３０９の各入力間で
の結合容量比は全て同じである。
４の回路を用いて説明する。図４は図１（ａ）をニュー
ロンＭＯＳトランジスタを用いて構成したものであり、
３ビットνＭＯＳＡ／Ｄコンバータと３ビットνＭＯＳ
Ｄ／Ａコンバータから構成されている。実施例２で示し
た回路との違いは、Ａ／Ｄコンバータ中のνＭＯＳイン
バータ３０８，３０９にはアナログ入力信号は直接入力
されていないことである。インバータ３０１〜３０７は
入力端子から見た見かけの閾値がそれぞれ、ＶDD／１
４，３ＶDD／１４，５ＶDD／１４，ＶDD／２，９ＶDD／
１４，１１ＶDD／１４，１３Ｖ DD／１４と設計してい
る。νＭＯＳインバータ３０８及び３０９の各入力間で
の結合容量比は全て同じである。
【００３５】図５（ａ）にνＭＯＳインバータ３０９
の、また図５（ｂ）にνＭＯＳインバータ３０８の入力
電圧に対するフローティングゲートの電圧の変化を示
す。νＭＯＳインバータ３０９の７つの入力端子には常
に３：４もしくは４：３の割合でＶDDとグランド電位が
入力されるために、入力電圧に対するフローティングゲ
ートの電圧の変化は３γＶDD／７と４γＶDD／７の間を
交互に遷移する。またこの遷移は前段のインバータの反
転により全て行われるために、フローティングゲート電
圧は急峻に変化する。
の、また図５（ｂ）にνＭＯＳインバータ３０８の入力
電圧に対するフローティングゲートの電圧の変化を示
す。νＭＯＳインバータ３０９の７つの入力端子には常
に３：４もしくは４：３の割合でＶDDとグランド電位が
入力されるために、入力電圧に対するフローティングゲ
ートの電圧の変化は３γＶDD／７と４γＶDD／７の間を
交互に遷移する。またこの遷移は前段のインバータの反
転により全て行われるために、フローティングゲート電
圧は急峻に変化する。
【００３６】νＭＯＳインバータ３０８の３つの入力端
子には常に１：２もしくは２：１の割合でＶDDとグラン
ド電位が入力されるために、入力電圧に対するフローテ
ィングゲートの電圧の変化はγＶDD／３と２γＶDD／３
の間を交互に遷移する。またこの遷移も前段のインバー
タの反転により全て行われるために、フローティングゲ
ート電圧は急峻に変化する。
子には常に１：２もしくは２：１の割合でＶDDとグラン
ド電位が入力されるために、入力電圧に対するフローテ
ィングゲートの電圧の変化はγＶDD／３と２γＶDD／３
の間を交互に遷移する。またこの遷移も前段のインバー
タの反転により全て行われるために、フローティングゲ
ート電圧は急峻に変化する。
【００３７】この様に設計することで、νＭＯＳインバ
ータの閾値がばらついたときでも、νＭＯＳインバータ
３０８，３０９が反転する入力電圧は変動せず、閾値の
ばらつきによるＡ／Ｄコンバータ出力のビット落ちを防
ぐことができ、図２の回路に比べて高精度のＡ／Ｄ変換
が可能となる。
ータの閾値がばらついたときでも、νＭＯＳインバータ
３０８，３０９が反転する入力電圧は変動せず、閾値の
ばらつきによるＡ／Ｄコンバータ出力のビット落ちを防
ぐことができ、図２の回路に比べて高精度のＡ／Ｄ変換
が可能となる。
【００３８】図６は、図４の回路について回路シミュレ
ーションをした結果である。入力信号は正弦波３１２
で、出力信号は３１３で示されている。出力は書き込み
を制御する書き込み信号（図７）がオンのときには入力
信号に一致しているが、書き込み信号がオフになると、
最寄りの安定点に収束している。この結果から、Φ1，
Φ2のオン、オフにより実時間で量子化の精度を変化で
きることがわかる。
ーションをした結果である。入力信号は正弦波３１２
で、出力信号は３１３で示されている。出力は書き込み
を制御する書き込み信号（図７）がオンのときには入力
信号に一致しているが、書き込み信号がオフになると、
最寄りの安定点に収束している。この結果から、Φ1，
Φ2のオン、オフにより実時間で量子化の精度を変化で
きることがわかる。
【００３９】以上において述べた回路中のニューロンＭ
ＯＳトランジスタすべてにおいて、フローティングゲー
トにスイッチをつけてフローティングゲートの電位を任
意の電位に適宜初期化してもよい。また電源電圧、トラ
ンジスタの閾値、容量の比率や値は例としてあげられて
いる値以外に適宜設計に応じて任意の値を用いて良く、
Ａ／Ｄコンバータ、Ｄ／Ａコンバータのビット数も用途
に応じて任意で良いことは言うまでもない。
ＯＳトランジスタすべてにおいて、フローティングゲー
トにスイッチをつけてフローティングゲートの電位を任
意の電位に適宜初期化してもよい。また電源電圧、トラ
ンジスタの閾値、容量の比率や値は例としてあげられて
いる値以外に適宜設計に応じて任意の値を用いて良く、
Ａ／Ｄコンバータ、Ｄ／Ａコンバータのビット数も用途
に応じて任意で良いことは言うまでもない。
【００４０】
【発明の効果】本発明により、量子化のレベル数を外部
信号により自由に変化できる多値のメモリを簡単に実現
することが可能となった。しかも、ニューロンＭＯＳト
ランジスタを用いることで極めて少数の素子で実現でき
るため、ＬＳＩ化が容易である。従って、高速・実時間
処理の要求される画像処理の分野を始めとし、多値を用
いた新しい回路アーキテクチャなど、広範な応用分野を
開拓することが可能となる。
信号により自由に変化できる多値のメモリを簡単に実現
することが可能となった。しかも、ニューロンＭＯＳト
ランジスタを用いることで極めて少数の素子で実現でき
るため、ＬＳＩ化が容易である。従って、高速・実時間
処理の要求される画像処理の分野を始めとし、多値を用
いた新しい回路アーキテクチャなど、広範な応用分野を
開拓することが可能となる。
【図１】本発明の基本構成を説明する回路図及び特性図
である。
である。
【図２】本発明の第１の実施例を示す概念図である。
【図３】実施例１のνＭＯＳインバータの入力電圧とフ
ローティングゲートの電位の関係を示すグラフである。
ローティングゲートの電位の関係を示すグラフである。
【図４】本発明の第３の実施例を示す概念図である。
【図５】実施例３のνＭＯＳインバータの入力電圧とフ
ローティングゲートの電位の関係を示すグラフである。
ローティングゲートの電位の関係を示すグラフである。
【図６】実施例３の回路シミュレーション結果を示すグ
ラフである。
ラフである。
【図７】実施例３の書き込み信号を示すグラフである。
【図８】νＭＯＳトランジスタの構造及び基本原理を説
明する概念図である。
明する概念図である。
２０１，２０２，２０３ インバータ、 ２０４，２０５ νＭＯＳインバータ、 ２０６〜２０８ Ａ／Ｄコンバータの出力、 ２０９ ３ビットνＭＯＳＤ／Ａコンバータ、 ３０１〜３０７ インバータ、 ３０８，３０９ νＭＯＳインバータ、 ３１０ ３ビットνＭＯＳＤ／Ａコンバータ、 ３１２ 入力信号、 ３１３ 出力信号、 ４０１ Ｐ型のシリコン基板、 ４０２，４０３ Ｎ+拡散層ソース及びドレイン、 ４０４ ゲート絶縁膜（例えばＳｉＯ2膜）、 ４０６ フローティングゲート電極、 ４０７ 絶縁膜、 ４０８ａ，４０８ｂ，４０８ｃ，４０８ｄ 入力ゲー
ト。
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ケ袋２の１の17の 301
Claims (4)
- 【請求項１】 第１の信号を量子化された複数の信号か
らなる信号群に変換する第１の回路と、前記信号群を多
値の第２の信号に変換する第２の回路と、前記第２の信
号を前記第１の信号として前記第１の回路に帰還せしめ
る手段とから構成される半導体回路であって、前記信号
群の少なくとも１つの信号を前記第２の回路の入力から
電気的に隔絶する手段、及び、前記第２の信号を前記第
２の回路の入力から電気的に隔絶された前記信号群の少
なくとも１つの信号にかわり前記第２の回路の入力とし
て帰還せしめる手段を有することを特徴とする半導体回
路。 - 【請求項２】 前記第１の回路が入力信号を重みづけさ
れた複数のバイナリ・デイジタルの信号に変換するＡ／
Ｄコンバータにより構成され、前記第２の回路が重みづ
けされた複数のバイナリ・デイジタルの信号を多値の信
号に変換するＤ／Ａコンバータによって構成されている
ことを特徴とする請求項１に記載の半導体回路。 - 【請求項３】 前記第１の回路または／および前記第２
の回路は、基板上に一導電型の半導体領域を有し、この
領域内に設けられた反対導電型のソース及びドレイン領
域と、前記ソース及びドレイン領域を隔てる領域に絶縁
膜を介して設けられた電位的にフローティング状態にあ
るフローティングゲート電極と、前記フローティングゲ
ート電極と絶縁膜を介して容量結合する複数の入力ゲー
ト電極とを有するニューロンＭＯＳトランジスタを少な
くとも１個用いて、構成されていることを特徴とする請
求項１または２に記載の半導体回路。 - 【請求項４】 前記第２の回路がフローティングゲート
を共有したＮ型ニューロンＭＯＳトランジスタとＰ型ニ
ューロンＭＯＳトランジスタにより構成され、前記Ｎ型
ニューロンＭＯＳトランジスタのソースと前記Ｐ型ニュ
ーロンＭＯＳトランジスタのソースが電気的に接続され
ており、前記信号群が該フローティングゲートと容量結
合により電気的に結合していることを特徴とする請求項
３に記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1766994A JP3557483B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体回路 |
| US08/702,689 US5784018A (en) | 1994-02-14 | 1995-02-14 | Semiconductor circuit |
| PCT/JP1995/000204 WO1995022146A1 (en) | 1994-02-14 | 1995-02-14 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1766994A JP3557483B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226085A true JPH07226085A (ja) | 1995-08-22 |
| JP3557483B2 JP3557483B2 (ja) | 2004-08-25 |
Family
ID=11950269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1766994A Expired - Fee Related JP3557483B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784018A (ja) |
| JP (1) | JP3557483B2 (ja) |
| WO (1) | WO1995022146A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3200012B2 (ja) * | 1996-04-19 | 2001-08-20 | 株式会社東芝 | 記憶システム |
| US7268809B2 (en) * | 1998-09-23 | 2007-09-11 | San Disk Corporation | Analog buffer memory for high-speed digital image capture |
| DE10207641A1 (de) * | 2002-02-22 | 2003-09-11 | Kid Systeme Gmbh | Informations- und Anzeigeeinrichtung für eine Versorgungseinheit eines Passagierflugzeuges |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144861A (ja) * | 1987-12-01 | 1989-06-07 | Matsushita Electric Ind Co Ltd | 画像読取装置 |
-
1994
- 1994-02-14 JP JP1766994A patent/JP3557483B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-14 US US08/702,689 patent/US5784018A/en not_active Expired - Fee Related
- 1995-02-14 WO PCT/JP1995/000204 patent/WO1995022146A1/ja active Application Filing
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5784018A (en) | 1998-07-21 |
| JP3557483B2 (ja) | 2004-08-25 |
| WO1995022146A1 (en) | 1995-08-17 |
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