JP2001052101A

JP2001052101A - 半導体演算回路及び演算装置

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Publication number: JP2001052101A
Application number: JP11225581A
Authority: JP
Inventors: Sunao Shibata; 直柴田; Masahiro Yoda; 正宏誉田; Tadahiro Omi; 忠弘大見
Original assignee: Semiconductor Technology Academic Research Center
Current assignee: Semiconductor Technology Academic Research Center
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2001-02-23
Anticipated expiration: 2019-08-09
Also published as: EP1076309A1; TW543005B; KR20010067064A; JP3199707B2; US6493263B1; KR100393021B1

Abstract

(57)【要約】【課題】アナログ演算が高速に行えると共に回路構成
の簡単な差分の絶対値を演算する半導体演算回路の実
現。【解決手段】第１の信号電圧Ｖ_Mと第２の信号電圧Ｖ
_Xの差の絶対値電圧を演算する半導体演算回路であっ
て、フローティングゲート103,104 と、容量結合するコ
ントロールゲート116,107 とを有するソース電極が接続
された第１と第２のＭＯＳ型トランジスタ101,102 と、
第１及び第２のＭＯＳ型トランジスタのコントロールゲ
ートに所定の電圧を印加した状態で、フローティングゲ
ート103 の電位をＶ_Mに、フローティングゲート104 の
電位をＶ_DD−Ｖ_Mに設定する書込み回路21,22 と、Ｖ_DD
−Ｖ_Xを演算する差電圧演算回路14-a,14-p とを備え、
第１のＭＯＳ型トランジスタのコントロールゲート116
にＶ_DD−Ｖ_Xを印加し、第２のＭＯＳ型トランジスタの
コントロールゲート117 にＶ_Xを印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ値を演算
する半導体演算回路及びそれを利用した演算装置に関
し、特に２つのアナログ信号値の差の絶対値を演算する
半導体演算回路及び基準パターンとの類似性であるマン
ハッタン距離を演算する演算装置に関する。

【０００２】

【従来の技術】近年、コンピュータ技術の発展に伴い、
データ処理技術の進歩には実に目覚ましいものがある。
しかし、人間が行っているような視覚による認識や音声
認識などの柔軟な情報処理を実現しようとすると、現在
のデジタルコンピュータでは実時間で演算結果を出すこ
とがほとんど不可能であると言われている。その理由と
して、我々が日常生活で取り扱っている情報の多くはア
ナログ量であり、これをデジタルデータとするとデータ
量が膨大になり、しかもそのデータは不正確で曖昧であ
るいうことが挙げられる。この極度に冗長なアナログデ
ータをすべてデジタル量に変換し、１つ１つ厳格なデジ
タル演算を行っている点に現在の情報処理システムの問
題点があるといえる。また、現在の情報処理システムで
は、デジタル演算を行う演算処理回路と、デジタルデー
タを保持しておくメモリが分かれており、演算処理回路
とメモリ部との間のバスボトルネックにより演算に非常
に長い時間を要することになる。

【０００３】このような問題を解決するため、アナログ
量である外界情報をそのまま取り入れてアナログ量のま
ま演算処理を行うことにより、もっと人間に類似した情
報処理を実現しようとする試みが行われている。このよ
うな情報処理の例としては、入力信号パターンとあらか
じめ記憶してあるアナログパターンとの類似性の判定処
理がある。音声や画像のコードパターンを多数記憶して
おき、入力信号パターンと各コードパターンの類似性を
判定し、もっとも類似性の高いコードパターンを抽出す
るといった処理である。類似性はユークリッド距離やマ
ッハッタン距離（差分絶対値の和）で判定するが、ユー
クリッド距離を演算するには乗算も必要であるのに対し
て、マッハッタン距離の演算は差分演算だけで行え、更
にこのような処理では相関具合を判定するのが重要で数
学的に厳密な演算は必要としないので、マッハッタン距
離で判定するのが一般的である。本発明の半導体演算回
路は、このマッハッタン距離の演算に適した回路であ
る。

【０００４】アナログ量のまま演算処理を行う方法が各
種提案されている。例えば、特開平３−６６７９号公報
は、複数のアナログ入力信号に対して加算処理を行う神
経細胞であるニューロンに類似した働きをするニューロ
ンＭＯＳトランジスタを開示している。特開平６−５３
４３１号公報は、このニューロンＭＯＳトランジスタを
利用した演算回路を開示している。更に、再公表特許Ｗ
Ｏ９６／３０８５３号は、フローティングゲートを有す
る２個のＭＯＳ型トランジスタのソース又はドレインを
接続し、２つのアナログ信号及びその差分信号をコント
ロールゲートに印加することにより、２つのアナログ信
号の差の絶対値電圧を演算する半導体演算回路を開示し
ている。

【０００５】

【発明が解決しようとする課題】マッハッタン距離の演
算を行う場合、コードパターンはあらかじめ決められて
おり、入力信号とこのコードパターンとの類似性を判定
するのが一般的であり、演算回路にコードパターンを設
定した後は、各種の画像入力信号に対して連続的に演算
が行われることが望ましく、コードパターンを変更する
ことは稀である。しかし、上記の再公表特許ＷＯ９６／
３０８５３号に開示された演算回路では、演算の度に２
つのアナログ信号又はそれを処理した信号を入力する必
要がある。そのため、上記の要求を満たすのは、コード
パターンを記憶したメモリを設け、演算の度にメモリか
ら読み出した信号を演算回路の各演算セルに設定する必
要があり、演算時間が低下するだけでなく、メモリから
読み出した信号を演算回路の各演算セルに与えるための
配線が膨大になるという問題があった。また、コードパ
ターンがデジタル信号の形で記憶されている場合には、
それをアナログ信号に変換するＤ／Ａ変換器が必要であ
り、回路規模が大きくなるという問題があった。

【０００６】本発明は、このような問題を解決するもの
で、アナログ演算が高速に行えると共に回路構成の簡単
な半導体演算回路の実現を目的とする。

【０００７】

【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体演算回路は、フローティングゲート
と、これと容量結合するコントロールゲートとを有する
２個のＭＯＳ型トランジスタのソース電極を接続し、各
ＭＯＳ型トランジスタのフローティングゲートに所望の
電圧を書き込む書込み回路を設ける。

【０００８】すなわち、本発明の半導体演算回路は、フ
ローティングゲートと、このフローティングゲートと容
量結合するコントロールゲートとを有する第１のＭＯＳ
型トランジスタと、フローティングゲートと、このフロ
ーティングゲートと容量結合するコントロールゲートと
を有し、ソース電極が第１のＭＯＳ型トランジスタのソ
ース電極と接続された第２のＭＯＳ型トランジスタと、
第１のＭＯＳ型トランジスタのフローティングゲートに
所望の電圧を書き込む第１の書込み回路と、第２のＭＯ
Ｓ型トランジスタのフローティングゲートに所望の電圧
を書き込む第２の書込み回路とを備えることを特徴とす
る。

【０００９】この半導体演算回路を使用して第１の信号
電圧Ｖ_Mと第２の信号電圧Ｖ_Xの差の絶対値電圧を演算
する場合には、両方のコントロールゲートに所定の電圧
（例えば、電源電圧Ｖ_DD）を印加した状態で、一方のフ
ローティングゲートの電位をＶ_Mに、他方フローティン
グゲートの電位をＶ_DD−Ｖ_Mに設定する。その上で、一
方のコントロールゲートにＶ_DD−Ｖ_Xを、他方のコント
ロールゲートにＶ_Xを印加すると、第１の信号電圧Ｖ_A
と第２の信号電圧Ｖ_Bの差の絶対値電圧が出力される。

【００１０】すなわち、本発明の半導体演算回路は、第
１の信号電圧と第２の信号電圧の差の絶対値電圧を演算
する半導体演算回路であって、フローティングゲート
と、このフローティングゲートと容量結合するコントロ
ールゲートとを有する第１ＭＯＳ型トランジスタと、フ
ローティングゲートと、フローティングゲートと容量結
合するコントロールゲートとを有し、ソース電極が第１
のＭＯＳ型トランジスタのソース電極と接続された第２
のＭＯＳ型トランジスタと、第１及び第２のＭＯＳ型ト
ランジスタのコントロールゲートに所定の電圧を印加し
た状態で、第１のＭＯＳ型トランジスタのフローティン
グゲートの電位を第１の信号電圧に、第２のＭＯＳ型ト
ランジスタのフローティングゲートの電位を所定の電圧
から第１の信号電圧を減算した値になるように設定する
書込み回路と、所定の電圧から第２の信号電圧を減算し
た電圧を演算する差電圧演算回路とを備え、書込み回路
により第１及び第２のＭＯＳ型トランジスタを設定した
後、第１のＭＯＳ型トランジスタのコントロールゲート
に差電圧演算回路の出力電圧を印加し、第２のＭＯＳ型
トランジスタのコントロールゲートに第２の信号電圧を
印加することにより、第１の信号電圧と第２の信号電圧
の差の絶対値電圧を出力することを特徴とする。

【００１１】ＭＯＳ型トランジスタのゲート容量と、フ
ローティングゲートとコントロールゲートの結合容量比
に起因して実際に得られる電圧と理想値との差異が問題
になる時には、例えば、上記の構成において、書込み回
路により書き込む電位を、それぞれ結合容量比に関係す
る１より小さい正の定数γを乗じた値とする。この書き
込む電位に定数γを乗じた値を得るために、書込み回路
は、第１又は第２のＭＯＳ型トランジスタと同等のダミ
ーＭＯＳ型トランジスタのフローティングゲートの電圧
を読み出す読出回路と、ダミーＭＯＳ型トランジスタの
コントロールゲートに、差が第１又は第２のＭＯＳ型ト
ランジスタに書き込む電圧に等しい２つの電圧を印加し
た時の読出回路の出力差を演算する補正電圧演算回路と
を備え、出力差に等しい電圧を第１又は第２のＭＯＳ型
トランジスタに書き込む。この出力差が書き込む電位に
定数γを乗じた値に相当する。

【００１２】また、上記の構成において、書込み回路に
よりフローティングゲートの電位を設定する時にコント
ロールゲートに印加する電圧及び演算時にコントロール
ゲートに印加する電圧を定数γで除した値としてもよ
い。第１及び第２のＭＯＳ型トランジスタは、Ｎチャン
ネルＭＯＳ型トランジスタでもＰチャンネルＭＯＳ型ト
ランジスタでもよく、ＮチャンネルＭＯＳ型トランジス
タの場合には所定の電圧を高側の電源電圧Ｖ_DDとし、Ｐ
チャンネルＭＯＳ型トランジスタの場合には所定の電圧
を低側の電源電圧Ｖ_SSとする。

【００１３】本発明の半導体演算回路は、フローティン
グゲートを第１の信号電圧に関係する電位に設定した後
は、第１の信号電圧及びそれに関係する電圧を使用せ
ず、第２の信号電圧及びそれに関係する電圧を入力する
だけで、演算が行える。従って、第１の信号電圧を変化
させない限り、フローティングゲートに設定された電位
はそのまま維持されるので、演算時に及びそれに関係す
る電圧を印加する必要はない。

【００１４】所定の個数の信号で構成される第１の信号
系と第２の信号系の対応する信号間の差の絶対値の和を
演算する本発明の演算装置は、本発明の半導体演算回路
を所定の個数分有する個別絶対値演算回路と、個別絶対
値演算回路の各半導体演算回路の出力の和を演算する加
算回路とを備える。上記のように、本発明の演算装置で
使用する半導体演算回路は、半導体演算回路のフローテ
ィングゲートを第１の信号電圧に関係する電位に設定し
た後、演算時に第１の信号電圧及びそれに関係する電圧
を印加する必要はないので、別にコードパターンに相当
する第１の信号系の信号を記憶するメモリを設ける必要
がなく、メモリから各半導体演算回路のゲートまでの信
号経路も必要としない。

【００１５】加算回路は、例えば、第１と第２の２つの
端子を有し、第２の端子が共通の接続された複数の容量
と、第２の端子の延在部がゲート電極になっているＭＯ
Ｓ型トランジスタとを備え、個別絶対値演算回路の各半
導体演算回路のソース電極が、それぞれ第１の端子に接
続されるようにすれば実現できる。上記のように、半導
体演算回路のフローティングゲートを第１の信号電圧に
関係する電位に設定した後、演算時に第１の信号電圧及
びそれに関係する電圧を印加する必要はない。そこで、
書込み回路を取り外し可能とし、専用の書込み回路でフ
ローティングゲートの電位に設定した後、書込み回路を
取り外した状態で使用することも可能である。

【００１６】

【発明の実施の形態】本発明を、ベクトル量子化による
画像圧縮処理装置の演算装置を構成する半導体演算回路
に適用した実施例を説明する。図１は、実施例における
ベクトル量子化の手法を説明する図である。図１におい
て、原画像Ａは、例えば各ピクセルが８ビットのデータ
長を有する２５６階調の画像データであるとする。例え
ば、４×４ピクセル、すなわち１６ピクセルを１ユニッ
トとすると、１ユニットのデータ量は１２８ビットであ
る。従って、１ユニットが取り得るパターンの種類は２
¹²⁸である。このうち、２０４８パターンＣ１、Ｃ２、
…、Ｃｉ、…を定め、これをコードブック１００に記憶
しておく。２０４８パターンを規定するには１１ビット
必要である。原画像Ａを４×４ピクセルの複数のユニッ
トＢに分割し、コードブック１００に記憶された２０４
８パターンから各ユニットＢにもっとも類似したパター
ンを探し、そのコードを各ユニットに割り当てて記憶す
る。画像を再生する場合には、コードブック１００から
各ユニットにコードに対応したパターンを読み出して割
り当てる。この場合、１ユニットのデータ量が１２８ビ
ットから１１ビットに圧縮されたことになる。

【００１７】図２は、各ユニットにもっとも類似したパ
ターンを探す処理を説明する図である。図２の（１）
は、原画像Ａを分割した１ユニットＢを示する。ユニッ
トＢは、１６個のピクセルを有し、各ピクセルの階調デ
ータがａ〜ｐであるとする。図２の（２）に示すよう
に、コードブック１００には２０４８パターンＣ１、
…、Ｃｉ、…、Ｃｎが記憶されており、各パターンのピ
クセルは、Ｃ１であればＡ１〜Ｐ１、ＣｉであればＡｉ
〜Ｐｉ、ＣｎであればＡｎ〜Ｐｎの階調データを有す
る。ここでは、各ピクセルの階調データの差の絶対値の
和、すなわち図２の（３）に示すマンハッタン距離がも
っとも小さくなるパターンをもっとも類似しているとす
る。本発明の実施例の演算装置は、上記のマンハッタン
距離の演算と距離がもっとも小さくなるパターンの判定
をアナログ処理で行う。ここでは、アナログ信号ではあ
るが、コードブック１００に記憶された各パターンの各
ピクセルの階調データをテンプレートデータと呼ぶ。

【００１８】図３は、本発明の実施例の演算装置の構成
を示すブロック図である。図示のように、この演算装置
は、ｎ個の第１〜第ｎのパターン距離演算回路１−１〜
１−ｎと、第１〜第ｎのパターン距離演算回路１−１〜
１−ｎの演算した距離のうち最小距離を判定しその最小
距離のパターンを示すコードを出力する最小信号検出回
路２とを有し、画像信号にもっとも類似したパターンの
コードを出力する。ｎはコードブック１００に記憶され
たパターンの個数であり、図１及び図２で説明した例で
あれば、ｎは２０４８である。

【００１９】画像信号は、図１に示すように原画像Ａ
を、図２の（１）に示すような４×４ピクセルを１ユニ
ットとして複数のユニットに分割した時の各ユニットの
ピクセルａ〜ｐの値を示すアナログ信号である。従っ
て、並行に出力される１６個のアナログ信号であり、専
用のＴＶカメラを使用してこのような信号を並列に出力
するか、画像データを記憶したビットマップメモリから
１６個のデータを並列に読み出してＤ／Ａ変換して生成
する。

【００２０】第１〜第ｎのパターン距離演算回路１−１
〜１−ｎは同じ回路であり、画像信号の各ピクセルのア
ナログ値とそれぞれパターンのテンプレートデータの値
との差の絶対値を演算し、すべて（１６個）のピクセル
の差の絶対値を加算して、画像信号と各パターンのマン
ハッタン距離をそれぞれ演算し、マンハッタン距離に応
じた強度のアナログ信号を出力する。最小信号検出回路
２は、第１〜第ｎのパターン距離演算回路１−１〜１−
ｎが出力するマンハッタン距離に応じたアナログ信号の
うち、最小強度の信号を検出し、もっともマンハッタン
距離の小さなパターン、すなわち画像信号にもっとも類
似したパターンを示すコードを出力する。最小信号検出
回路２は、例えば、前述の特開平６−５３４３１号公報
に開示された最小入力を検出して、この出力を示す信号
を出力するWINNER-TAKE-ALL 回路を使用することが可能
であり、ここでは詳しい説明は省略する。

【００２１】図４は、第１〜第ｎのパターン距離演算回
路１−１〜１−ｎの１つの構成を示す図である。図示の
ように、１６個の演算セル１１−ａ〜１１−ｐと、各演
算セルの２つのＮチャンネルＭＯＳトランジスタのコン
トロールゲートに印加する信号を切り換えるスイッチ１
２−ａ〜１２−ｐ及び１３−ａ〜１３−ｐと、高電位側
の電源電圧Ｖ_DDと画像信号の各ピクセルの信号Ｓａ〜Ｓ
ｐのアナログ値Ｖ_Xa〜Ｖ_Xpとの差Ｖ_DD−Ｖ_Xa〜Ｖ_DD−Ｖ
_Xpを演算する差電圧演算回路１４−ａ〜１４−ｐと、演
算セル１１−ａ〜１１−ｐの出力を加算する加算回路１
５と、スイッチ１２−ａ〜１２−ｐ及び１３−ａ〜１３
−ｐの制御とそれらに供給する電圧を発生するゲート制
御回路２１と、書込み制御回路２２とを有する。各演算
セルにはテンプレートデータが書き込まれており、信号
Ｓａ〜Ｓｐとの差分絶対値を演算する。

【００２２】まず、図５から図７を参照して、本実施例
の演算セルと書込み制御回路の構成と動作を説明する。
図５は、演算セル１１と書込み制御回路２２を示す回路
図であり、演算セルは１個のみ示してある。読み出し回
路１２４と、比較器１２８と、書込み電圧制御回路１３
３と、書込み電圧切替え回路１３０と、書込み切替え回
路１５１とが、書込み制御回路２２を構成する。

【００２３】参照番号１０１、１０２は、ＮＭＯＳトラ
ンジスタであり、１０３、１０４は例えばＮ＋ポリシリ
コンで形成されたフローティングゲートであり、フロー
ティングゲート１０３はＮＭＯＳトランジスタ１０１の
オン・オフ状態を、フローティングゲート１０４はＮＭ
ＯＳトランジスタ１０２のオン・オフ状態を制御する。
ＮＭＯＳトランジスタ１０１、１０２のドレイン電極１
０５、１０６はここでは互いに接続され、ＰＭＯＳトラ
ンジスタで構成されるスイッチ素子１０７を介して、信
号線１０８に接続されている。一方、ＮＭＯＳトランジ
スタ１０１、１０２のソース電極１０９、１１０は互い
に接続され、ＮＭＯＳトランジスタで構成されるスイッ
チ素子１１１を介して信号線１１２に接続されている。
本実施例では、スイッチ素子１０７と１１１をそれぞれ
ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成し
ているが、スイッチ素子としての機能をもつ素子であれ
ば何を用いてもよい。

【００２４】ＮＭＯＳトランジスタ１０１のフローティ
ングゲート１０３は、フローティングゲート１０３と容
量結合するコントロールゲート１１６と、電荷を注入及
び引き抜く手段１１３に接続されている。この手段１１
３はフローティングゲート１０３及び書込み切替え回路
の出力端子１１５ａに接続されている。同様に、ＮＭＯ
Ｓトランジスタ１０２のフローティングゲート１０４
は、フローティングゲート１０４と容量結合するコント
ロールゲート１１７、電荷を注入及び引き抜く手段１１
４に接続されており、この手段１１４はフローティング
ゲート１０４及び書込み切替え回路の出力端子１１５ｂ
に接続されている。すなわち、フローティングゲート１
０３、１０４は、薄いトンネル酸化膜を介して書込み切
替え回路の出力端子１１５ａ、１１５ｂと接続されてい
る。電荷注入・引抜き手段１１３、１１４は出力端子１
１５ａ、１１５ｂから高電圧を入力し、フローティング
ゲート１０３、１０４と出力端子１１５ａ、１１５ｂ間
（トンネル酸化膜）に高電圧を加え、ファウラーノルド
ハイム(Fowler-Nordheim) 電流でフローティングゲート
１０３、１０４のそれぞれの電荷の注入及び引抜きを行
う。

【００２５】トンネル酸化膜の代わりに、窒化膜又は酸
窒化膜（ＯＮＯ膜）を使用してフランケルプール・エミ
ッション(Frankel-Poole Emission)電流で行ってもよ
い。又は、手段１１３、１１４をそれぞれフローティン
グゲートをを有するＭＯＳ型トランジスタとし、このト
ランジスタのフローティングゲートをフローティングゲ
ート１０３、１０４にそれぞれ接続し、ソース電極又は
ドレイン電極の一方を電圧切替え回路の出力端子１１５
ａ、１１５ｂに接続し、ソース電極又はドレイン電極の
もう一方を接地電位あるいはある電位に接続し、チャン
ネル−ホット−エレクトロン(Channel-Hot-Electron)電
流で電荷の注入及び引抜きを行ってもよい。

【００２６】信号線１０８は、ここではＰＭＯＳトラン
ジスタで構成されるスイッチ素子１１８を介して５Ｖの
電源線１１９に接続されると同時に、ＣＭＯＳトランス
ミッションゲートで構成されるスイッチ素子１２０を介
して読み出し回路１２４の所定の端子に接続されてい
る。また、信号線１１２は、ＮＭＯＳトランジスタで構
成されるスイッチ素子１２１を介して０Ｖの電源線１２
２に接続されると同時に、ＣＭＯＳトランスミッション
ゲートで構成されるスイッチ素子１２３を介して読み出
し回路１２４の所定の端子に接続されている。

【００２７】図示のように、読み出し回路１２４のＭＯ
Ｓ型トランジスタ１２５と演算セルのＭＯＳ型トランジ
スタ１０１とが対となっており、読み出し回路１２４と
ＭＯＳ型トランジスタ１０１でオペアンプのボルテージ
フォロワ動作により、ＭＯＳ型トランジスタ１０１のフ
ローティングゲート１０３の電圧を読み出し、出力端子
１２６に電圧値として出力する。また、読み出し回路１
２４のＭＯＳ型トランジスタ１２５と演算セルのＭＯＳ
型トランジスタ１０２とが対となっており、読み出し回
路１２４とＭＯＳ型トランジスタ１０２でオペアンプの
ボルテージフォロワ動作により、ＭＯＳ型トランジスタ
１０２のフローティングゲート１０４の電圧を読み出
し、出力端子１２６に電圧値として出力する。ここで
は、オペアンプのボルテージフォロワ動作を利用するこ
とによりフローティングゲート１０３、１０４の電圧値
を読み出しているが、読み出し回路としては信号線１０
８又は１１２を出力端子１２６に接続し、トランジスタ
のソースフォロワ動作を利用して読み出しても何ら問題
はない。

【００２８】読み出し回路１２４の出力端子１２６は、
外部入力端子１２７と共に比較器１２８の入力端子に接
続されている。また、比較器１２８の出力端子１２９
は、書込み電圧切替え回路１３０に接続されている。比
較器１２８は、読み出し回路１２４の出力端子１２６及
び外部入力端子１２７の電圧を入力とし、フローティン
グゲート１０３又は１０４への書込み時に読み出し回路
１２４で読み出した出力端子１２６の電圧が外部入力端
子１２７の電圧と等しくなった時に、比較器１２８の出
力端子１２９に終了信号を出力する。

【００２９】書込み電圧切替え回路１３０は、書込み電
圧制御回路１３３の出力端子１４３の出力と、例えば接
地電位や出力端子１４３の電圧値の半分の電圧が入力さ
れる端子１３２を選択し、端子１２９、１３１の制御信
号が共に“１”を表している時に書込み電圧制御回路１
３３の出力端子１４３の出力を書込み電圧切替え回路１
３０の出力端子に出力し、それ以外の時は端子１３２の
電圧を出力端子１１５に出力する。書込み切替え回路１
５１は、書込み電圧切替え回路１３０の出力を、出力端
子１１５ａと１１５ｂのどちらに出力するかを選択す
る。すなわち、フローティングゲート１０３と１０４の
どちらに書き込むかを選択する。

【００３０】書込み電圧制御回路１３３では、出力端子
１４３に出力する電圧を段階的に変化できるようになっ
ており、書き込む電圧に応じて出力端子１４３に出力す
る電圧を変化させる。例えば、２ビットのＡ／Ｄコンバ
ータ１３４で、外部信号入力端子１２７に入力されたア
ナログ電圧をアナログ・デジタル変換し、スイッチ素子
１３５、１３６、１３７、１３８のいずれか１つのスイ
ッチ素子のみを導通状態とする。例えば、フローティン
グゲート１０３、１０４に書込みたい電圧の目標値が
０．５Ｖから４．５Ｖの範囲の電圧をとる時、外部信号
入力端子１２７の電圧値が０．５Ｖから１．５Ｖの電圧
値の時はスイッチ素子１３５を導通状態として上で、端
子１３９の入力電圧が出力端子１４３に出力される。ま
た、外部信号入力端子１２７の電圧値が１．５Ｖから
２．５Ｖの電圧値の時はスイッチ素子１３６を導通状態
とした上で、端子１４０の入力電圧が出力端子１４３に
出力される。同様に、外部信号入力端子１２７の電圧値
が２．５Ｖから３．５Ｖの電圧値の時は端子１４１の入
力電圧、外部信号入力端子１２７の電圧値が３．５Ｖか
ら４．５Ｖの電圧値の時は端子１４２の入力電圧がそれ
ぞれ書込み電圧制御回路１３３の出力端子１４３に出力
される。このように、フローティングゲート１０３、１
０４への書込み目標値、つまり外部信号入力端子１２７
の入力電圧値にあらかじめ決められたルールに従って決
定された書込み電圧が書込み電圧制御回路１３３の出力
端子１４３に出力される。ここでは、外部信号入力端子
１２７に入力された電圧に対応して端子１３９から１４
２までに入力された電圧の中から一つを選択する機構を
持った回路構成にしてあるが、例えば、外部信号入力端
子１２７に書込み電圧制御回路への入力とし、端子１４
０、１４１、１４２からの入力をなくし、端子１３９の
入力電圧に外部信号入力端子１２７の電圧を加算し出力
端子１４３に出力する方法でもよい。また、書込み電圧
制御回路は外部信号入力端子１２７の入力電圧と出力端
子１４３の出力電圧との間に、ある入出力特性、例え
ば、端子１２７の入力電圧の平方根に＋１５．０Ｖを加
えた値が端子１４３の出力電圧になるような入力電圧の
関数で出力電圧が記述されるような関係を持つ回路によ
って構成することも可能である。

【００３１】なお、図示していないが、各スイッチ素子
は図４のゲート制御回路２１により制御される。本実施
例では、例としてテンプレートデータを３Ｖ、入力デー
タを２Ｖとする。この時、本実施例の半導体演算回路に
おける結果は、テンプレートデータと入力データの差の
絶対値、すなわち３Ｖ−２Ｖ＝１Ｖとなる。以下、テン
プレートデータの書込みモードと書込み後の入力データ
との演算モードの２つに分けて詳細に動作説明を行う。

【００３２】まず、書込みモードについて説明する。本
実施例では、テンプレートデータを３Ｖとしており、Ｎ
ＭＯＳトランジスタ１０１のフローティングゲート１０
３には３Ｖを書込み、ＮＭＯＳトランジスタ１０２のフ
ローティングゲート１０４には５−３＝２Ｖを書き込む
とする。つまり、テンプレートデータをＶ_Mとすると、
一方のフローティングゲートにはＶ_Mを書込み、もう一
方のフローティングゲートにはＶ_DD−Ｖ_Mを書込む。

【００３３】書込みモード時には、図４のスイッチ１２
−ａ〜１２−ｐ及び１３−ａ〜１３−ｐは、ゲート制御
回路２１からの信号が各コントロールゲートに印加され
るように切替えられる。更に、図６に示すように、スイ
ッチ素子１０７、１１１、１２０、１２３を導通状態と
し、スイッチ素子１１８、１２１を遮断状態とする。ま
た、フローティングゲート１０３に書き込む電圧と同じ
電圧３Ｖをターゲット電圧とし、比較器１２８の外部信
号入力端子１２７に入力する。ここでは、外部信号入力
端子１２７の電圧値を３Ｖとしたため、書込み電圧制御
回路１３３のスイッチ素子１３７のみが導通状態とな
り、端子１４１の電圧が出力端子１４３に出力される。
まず、フローティングゲート１０３には３Ｖを書込むた
め、書込み切替え回路１５１を、書込み電圧切替え回路
１３０の出力が出力端子１１５ａに接続されるように切
り替える。そして、図４のゲート制御回路２１から、Ｎ
ＭＯＳトランジスタ１０１のフローティングゲート１０
３のコントロールゲート１１６には、例えば、５Ｖなど
ある決まった一定電圧を与えて、ＮＭＯＳトランジスタ
１０２のコントロールゲート１１７及び他の演算セル１
１−ｂ〜１１−ｐのコントロールゲートには、フローテ
ィングゲートへの書込み及び読み出しが行われないよう
な低い電圧を与える。その上で、書込み電圧切替え回路
１３０の端子１３１を“１”にし、読み出し回路１２４
の出力端子１２６の電圧と外部信号入力端子１２７の電
圧（３Ｖ）とが等しくなければ、比較器１２８の出力端
子１２９は“０”を表すので、書込み電圧制御回路１３
３の出力端子１４３の書込み電圧を書込み電圧切替え回
路１３０の出力端子に出力し、これが電荷を注入及び引
き抜く手段１１３に印加され、フローティングゲート１
０３に対して書込みを開始する。この時、フローティン
グゲート１０４の電荷を注入及び引き抜く手段１１４に
は電圧は印加されないので、フローティングゲート１０
４に対して書込みは行われない。この書込み動作中、フ
ローティングゲート１０３の電圧値は読み出し回路１２
４で常に読み出されており、その読み出した値を出力端
子１２６に出力する。上記のように、フローティングゲ
ート１０４のコントロールゲート１１７には、読み出し
が行われないような電圧が印加されているので、読み出
し回路１２４で読み出されるのはフローティングゲート
１０３の電圧値のみである。フローティングゲート１０
３への書込み動作の終了は、比較器において端子１２６
と外部信号入力端子１２７の電圧値が等しくなった時
に、比較器１２８の出力端子１２９に書込み終了信号と
して“１”が出力され、端子１１５の出力電圧を、端子
１４３の書込み電圧から端子１３２の書込み終了電圧に
切り換えることにより行う。

【００３４】ＮＭＯＳトランジスタ１０１のフローティ
ングゲート１０３への書込みが終了した後、同様の方法
でＮＭＯＳトランジスタ１０２のフローティングゲート
１０４への書込みを行う。更に図４に示した他の１５個
の演算セル１１−ｂ〜１１−ｐについても同様の方法
で、順次フローティングゲートへの書込みを行う。そし
て、図３のすべてのパターン距離演算回路１−１〜１−
ｎについて、パターンのテンプレートデータに応じて書
込みを行う。

【００３５】以上のようにして、本実施例では、４種類
の電圧値に応じた書込み電圧を用いて、アナログ・多値
の書込み目標値を書き込むことができる。また、本実施
例によれば、演算を行うフローティングゲートへの書込
み動作時に、外部信号入力端子１２７に与えられた書込
み目標電圧に応じた書込み電圧を用いて行うことによ
り、書込み開始から書込み終了までの書込み時間を高速
化し且つある程度均一化することができる。

【００３６】テンプレートデータの書込み動作時に、読
み出し回路により読み出しながら書込みを行い、読み出
した電圧を用いて書込みの終了判定を行う方式において
は、フローティングゲートの電圧が書込み目標値に達し
てから実際に書込みが終了するまでの遅延時間があり、
この遅延時間の間に書き込まれた値が書込み誤差とな
る。本実施例においては、書込み目標電圧によって最適
な書込み電圧を供給することにより、書込み時間がある
程度均一化され、書込み終了直前の書込み速度が書込み
動作における書込み誤差のバラツキが一定範囲に収ま
る。このことにより、高精度な書込みを実現できる。

【００３７】上記のように、本実施例では、書込みを高
速にすると共に書込み目標値による速度のバラツキを押
さえるために、書込み目標値に応じて書込み電圧を切り
分ける方式を採用しているが、書込み電圧を書込み目標
電圧によらず一定とすることももちろん可能である。ま
た、本実施例では、演算を行うゲート電極への書込みを
行うと同時に読み出しを行い、書込み目標値に達したか
判定を行っているが、これは一例であり、広く行われて
いるライト／ベリファイ(Write/Verify)方式を用いるこ
とも可能である。

【００３８】フローティングゲートに書き込まれた電圧
は、半永久的に維持されるので、テンプレートデータを
変更しない限り、再びフローティングゲートに電圧を書
き込む必要はない。そのため、書込み制御回路２２を別
の書込み用装置に設け、書込み制御回路２２を除く部分
を組み込んだデバイスを、この書込み用装置にセットし
て所望のテンプレートデータを書き込んだ後、演算装置
として使用することも可能である。これであれば、デバ
イスから書込み制御回路２２を除くことが可能であり、
回路規模を小型にできる。

【００３９】次に、演算モードについて説明する。書込
みモードにおいて、テンプレートデータ３Ｖに対して、
ＮＭＯＳトランジスタ１０１のフローティングゲート１
０３には３Ｖ、ＮＭＯＳトランジスタ１０２のフローテ
ィングゲート１０４には２Ｖを書き込んでいる。まず、
図４のスイッチ１２−ａ〜１２−ｐが差電圧発生回路１
４−ａ〜１４−ｐの出力が各コントロールゲートに印加
されるように切替えられ、スイッチ１３−ａ〜１３−ｐ
が信号（入力データ）Ｓａ〜Ｓｐが各コントロールゲー
トに印加されるように切替えられる。更に、図７に示す
ように、スイッチ素子１０７、１１８、１２１を導通状
態とし、スイッチ素子１１１、１２０、１２３を遮断状
態として、テンプレートデータと入力データの差分絶対
値の演算を行う。

【００４０】図４の差電圧発生回路１４−ａ〜１４−ｐ
は、それぞれ電源電圧Ｖ_DDと信号（入力データ）Ｓａ〜
Ｓｐの差を演算して出力する。以下の説明では、入力デ
ータを２Ｖとする。ＮＭＯＳトランジスタ１０１のコン
トロールゲート１１６には、差電圧発生回路１４の出力
する５−２＝３Ｖが印加され、ＮＭＯＳトランジスタ１
０２のコントロールゲート１１７に入力データ２Ｖが印
加される。その時、図７に示すように、ＮＭＯＳトラン
ジスタ１０１のフローティングゲート１０３の電位は、
書込み時のコントロールゲート１１６の電位が５Ｖから
３Ｖに引き下げられるのに伴って、３Ｖから２Ｖ引下げ
られて１Ｖとなる。つまり、テンプレートデータを
Ｖ_M、入力データをＶ_Xとすると、コントロールゲート
１１６にＶ_DDが印加されている時にフローティングゲー
ト１０３に書き込まれる電圧はＶ_Mであり、演算時にコ
ントロールゲート１１６の電位をＶ_DDからＶ_DD−Ｖ_Xと
すると、Ｖ_X分だけフローティングゲート１０３の電位
が引き下げられるので、フローティングゲート１０３の
電位はＶ_M−Ｖ_Xとなるのである。これにより、テンプ
レートデータと入力データの差分をフローティングゲー
ト上で演算できる。

【００４１】一方、ＮＭＯＳトランジスタ１０２のフロ
ーティングゲート１０４には５−３＝２Ｖが書き込まれ
ており、コントロールゲート１１７に２Ｖを与えると、
フローティングゲート１０４の電位は書込み時のコント
ロールゲート１１７の電位が５Ｖから２Ｖに引き下げら
れたのに伴って、２Ｖから３Ｖ引下げられて−１Ｖとな
る。つまり、テンプレートデータＶ_M、入力データＶ_X
に対して、コントロールゲート１１７にＶ_DDが印加され
ている時にフローティングゲート１０４に書き込まれる
電圧はＶ_DD−Ｖ_Mであり、演算時にコントロールゲート
１１７の電位をＶ_DDからＶ_Xとすると、Ｖ_DD−Ｖ_X分だ
けフローティングゲート１０４の電位が引き下げられる
ので、フローティングゲート１０４の電位はＶ_X−Ｖ_M
となるのである。

【００４２】このように、ＮＭＯＳトランジスタ１０１
のフローティングゲート１０３において、Ｖ_M−Ｖ_Xが
演算され、ＮＭＯＳトランジスタ１０２のフローティン
グゲート１０４においてはＶ_X−Ｖ_Mが演算される。各
フローティングゲートの電位がそれぞれ確定したところ
で、互いのソース電極がつながっているＮＭＯＳトラン
ジスタ１０１、１０２をソースフォロワ動作させると、
値の大きな電位となっているフローティングゲートに追
従して、出力端子１４４の電位が上昇する。これによ
り、最終的に出力端子１４はＭａｘ（Ｖ_X−Ｖ_M，Ｖ_M
−Ｖ_X）＝｜Ｖ_X−Ｖ_M｜で表される電位となる。つま
り、フローティングゲート１０３、１０４に書き込まれ
た電位を読み出す時に、それぞれのコントロールゲート
１１６、１１７に入力データを入力することにより、フ
ローティングゲート上で入力データとの差分を演算し、
その値をソースフォロワ動作で読み出すことにより、テ
ンプレートデータと入力データの差分絶対値が演算さ
れ、端子１４４から出力される。

【００４３】図４に戻って、加算回路１５は、各演算セ
ル１１−ａ〜１１−ｐの端子１４４に接続される１６個
の第１の電極１７−ａ〜１７−ｐと、フローティングゲ
ートの第２の電極１８と、スイッチ素子１９と、第２の
電極１８をゲート電極とするソースフォロワ回路２０を
有する。１６個の第１の電極１７−ａ〜１７−ｐと第２
の電極１８は、コンデンサを形成する。言い換えれば、
第１の電極１７−ａ〜１７−ｐはそれぞれ１６個のコン
デンサの第１の電極であり、１６個のコンデンサの第２
の電極が共通に接続されている。書込みモード時には、
スイッチ素子１９は導通状態にあり、第２の電極１８は
接地レベルになっている。演算モードに入ると、スイッ
チ素子１９は遮断状態になり、各演算セル１１−ａ〜１
１−ｐからは、テンプレートデータと入力データの差分
絶対値が出力される。第２の電極１８の電位は、各演算
セル１１−ａ〜１１−ｐから出力される差分絶対値を示
す電圧信号に応じて増加し、その値は１６個の演算セル
１１−ａ〜１１−ｐの出力する差分絶対値の和に対応す
る。ソースフォロワ回路２０は、この差分絶対値の和に
対応した電圧信号を出力する。

【００４４】以上のようにして、演算モードでは、各パ
ターン距離演算回路１−１〜１−ｎは、コードブック１
００に記憶された各パターンのテンプレートデータと画
像信号のマンハッタン距離をそれぞれ出力し、最小信号
検出回路２は、そのうちの最小距離のパターンを探し
て、そのパターンを示すコードを出力する。これによ
り、画像信号の１ユニットにもっとも近似したパターン
が決定される。

【００４５】なお、本実施例では、フローティングゲー
ト中の電荷量を変化させる書込み制御回路２２を、読み
出し回路、比較器、書込み電圧制御回路、書込み電圧切
替え回路及び書込み切替え回路により実現しているが、
フローティングゲート中の電荷量を変化させることが可
能であれば、その他のどのような手段を用いてもよく、
本発明の効果に影響を与えるものではない。

【００４６】以上のように、非常に少ないトランジスタ
数で、テンプレートデータを記憶する不揮発性アナログ
・多値メモリとして動作すると同時に、その記憶データ
（テンプレートデータ）と入力データの差分絶対値、す
なわちマンハッタン距離を演算し、最小距離のパターン
を検出する装置を実現することができた。第１実施例に
おいては、テンプレートデータ（Ｖ_M）と入力データ
（Ｖ_X）との差分絶対値（｜Ｖ_X−Ｖ_M｜）を求めるこ
とができる演算セル、すなわち半導体演算回路の例を示
したが、実際にはトランジスタのゲート容量と、フロー
ティングゲートとコントロールゲートの結合容量比によ
り、実際に得られる電圧は理想値と異なるという問題が
ある。第２実施例は、このような問題を解決した半導体
演算回路である。

【００４７】図８は、本発明の第２実施例の演算回路の
構成を示す図であり、図５に対応する図である。以下、
理想的な結果を得られない原因と、第２実施例において
その問題を解決する構成について説明する。なお、第２
実施例の演算回路の基本的な回路構成及び回路動作は、
第１実施例の演算セルと同じであるので、ここでは第１
実施例と異なる点についてのみ説明する。

【００４８】トランジスタのゲート容量をＣ₀、フロー
ティングゲートとコントロールゲートの結合容量をＣ₁
とする。テンプレートデータをＶ_Mとして、それぞれの
トランジスタのフローティングゲートにＶ_M、Ｖ_DD−Ｖ
_Mを書き込んだ後に、入力データとしてＶ_Xをコントロ
ールゲートにそれぞれＶ_DD−Ｖ_X、Ｖ_Xを印加した際、
フローティングゲートの電位Ｖ_F1、Ｖ_F2は、以下のよう
になる。

【００４９】

【数１】

【００５０】このように、入力データとしてコントロー
ルゲートに印加した電圧にある１より小さいな正の定数
γがかかり、ペアとなっているトランジスタのフローテ
ィングゲート電位に対称性がなくなり、高精度な演算結
果を得ることができない。この問題は、テンプレートデ
ータＶ_Mをフローティングゲートに書き込む際に、フロ
ーティングゲート１０３にはγＶ_M、フローティングゲ
ート１０４にはγ（Ｖ_DD−Ｖ_X）を書き込み電圧として
変換すれば解決できる。そこで、第２実施例の演算回路
では、この書込み電圧を変換する手段として、例えば、
オペアンプを用いた書込み電圧変換部２０１を設け、外
部からテンプレートデータＶ_Mが入力された時に、自動
的にγをかけた値を出力する。これにより、ＮＭＯＳト
ランジスタ１０１、１０２のフローティングゲート１０
３、１０４に書き込まれる電圧が、外部から外部信号入
力端子１２７に入力されるテンプレートデータＶ_Mにγ
をかけた値になる。しかし、特に書込み電圧を制御する
構成に制限はなく、どのような構成を用いてもよい。

【００５１】このように、書込み電圧を設定してフロー
ティングゲートに書き込んだ後、入力データＶ_Xに対
し、コントロールゲート１１６にＶ_DD−Ｖ_X、コントロ
ールゲート１１７にＶ_Xを印加した時のフローティング
ゲート１０３、１０４のそれぞれの電位Ｖ_F1、Ｖ_F2は、
次のように表される。

【００５２】

【数２】

【００５３】このように、２つのフローティングゲート
の電位の対称性が保たれ、トランジスタ１０１、１０２
をソースフォロワ動作させることにより、電位Ｖ_F1、Ｖ
_F2のうちどちらか高い電圧値Ｍａｘ（γ（Ｖ_X−
Ｖ_M），γ（Ｖ_M−Ｖ_X））が出力端子１４４に現れ
る。図９は、本発明の第３実施例の演算回路の構成を示
す図である。

【００５４】第３実施例は、トランジスタのゲート容量
と、フローティングゲートとコントロールゲートの結合
容量比により、実際に得られる電圧は理想値と異なると
いう問題を、第２実施例とは異なる方法で解決する。な
お、基本的な回路構成及び回路動作は第１実施例と同じ
であるので、ここでは第１実施例と異なる点についての
み説明する。

【００５５】トランジスタ３０１はダミートランジスタ
であり、トランジスタ１０１、１０２と全く同じ構造を
有する。ここでは、トランジスタ１０１のフローティン
グゲート１０３にテンプレートデータＶ_X、トランジス
タ１０２のフローティングゲート１０４にＶ_DD−Ｖ_Xを
書き込むものとする。まずはじめに、ダミートランジス
タ３０１のコントロールゲート３０３に０Ｖを印加す
る。この時のフローティングゲート３０２に保持されて
いる電荷量を電圧Ｖ₀として読み出し、読み出し回路３
０６に保持しておく。次に、ダミートランジスタ３０１
のコントロールゲート３０３にＶ_Xを印加する。コント
ロールゲート３０３に印加する電圧は、例えば、読み出
し回路部３０６から出力する。コントロールゲート３０
３に印加するＶ_Xは、外部信号入力端子１２７から読み
出し回路部３０６に入力される。この時のフローティン
グゲート３０２に保持されている電圧値との差分Ｖ_X’
を演算して出力する。この時、コントロールゲート３０
３に印加された書込み電圧の目標値Ｖ_Xに対し、読み出
し回路部３０６から出力される電圧Ｖ_X’は、次の式で
表される。

【００５６】

【数３】

【００５７】このＶ_X’を新たな書込み目標電圧とし、
スイッチ素子３０５、３０４をそれぞれオフ状態とし、
且つスイッチ素子１１１、１０７、３０７をオン状態と
した上で、トランジスタ１０１のフローティングゲート
１０３への書込みを行う。テンプレートデータＶ_Xを書
込み時に、この一連の動作により、実際にはゲート容量
と結合容量比γを考慮した値を書き込めることになる。
同様の動作が、フローティングゲート１０４にＶ_DD−Ｖ
_Xを書き込む際にも適用することができる。

【００５８】第２実施例及び第３実施例では、トランジ
スタ１０１、１０２のフローティングゲート１０３、１
０４への書込み電圧を結合容量比γを乗じた値にした
が、フローティングゲート１０３、１０４への書込み電
圧を補正せずに、コントロールゲート１１６、１１７に
印加する電圧を結合容量比γで除した値にすることによ
っても補正が可能である。すなわち、第１実施例におい
て、書込みモードでは、コントロールゲート１１６、１
１７にＶ_DD／γを印加し、演算モードでは、コントロー
ルゲート１１６に（Ｖ_DD−Ｖ_X）／γを印加し、コント
ロールゲート１１７にＶ_X／γを印加する。

【００５９】以上、演算セルをＮＭＯＳトランジスタで
構成した例を示したが、演算セルをＰＭＯＳトランジス
タで構成することも可能である。図１０は、演算セルを
ＰＭＯＳトランジスタで構成した第４実施例を示す図で
ある。２個のＰＭＯＳトランジスタ４０１、４０２のソ
ース電極とドレイン電極が接続され、ソース電極は加算
回路に接続されると共にスイッチ素子４０８を介して信
号線に接続され、この信号線は読み出し回路４１２とス
イッチ素子４１０を介して電源線に接続される。また、
ドレイン電極はスイッチ４０９を介して信号線に接続さ
れ、この信号線は読み出し回路４１２とスイッチ素子４
１０を介して接地電位に接続される。ＰＭＯＳトランジ
スタ４０１、４０２のフローティングゲート４０３、４
０４は書込み電圧制御部４１４に接続され、コントロー
ルゲート４０５、４０６に容量結合されている。第１実
施例と同様に、読み出し回路４１２でフローティングゲ
ート４０３又は４０４の電圧を読み出しながら、書込み
電圧制御部４１４によりフローティングゲート４０３又
は４０４へ電圧を書き込む。比較部４１３は、読み出し
回路４１２が出力するフローティングゲート４０３又は
４０４の電圧と外部信号入力端子４１５から入力される
目標電圧とを比較し、フローティングゲート４０３又は
４０４の電圧が目標電圧に達した時に終了信号を出力す
る。

【００６０】上記の第１〜第４実施例では、各演算セル
のソースを共通に接続すると共に、ドレインも共通に接
続した。しかし、ドレインを共通に接続する必要はな
く、ドレインを別々に電源線及び読み出し回路に接続す
ることも可能である。図１１は、ドレインを別々に電源
線及び読み出し回路に接続した第５実施例を示す図であ
る。

【００６１】図示のように、第５実施例は、図５の第１
実施例に類似した構成を有し、演算セルのドレインの接
続と、フローティングゲート１０３と１０４の電荷を注
入及び引き抜く手段１１３と１１４の接続が異なる。Ｎ
ＭＯＳトランジスタ１０１のドレイン電極１０５は、Ｐ
ＭＯＳトランジスタで構成されるスイッチ素子１０７ａ
を介して、信号線１０８ａに接続されている。ＮＭＯＳ
トランジスタ１０２のドレイン電極１０６は、ＰＭＯＳ
トランジスタで構成されるスイッチ素子１０７ｂを介し
て、信号線１０８ｂに接続されている。信号線１０８ａ
と１０８ｂは、それぞれスイッチ素子１１８ａ、１１８
ｂを介して電源線１１９ａ、１１９ｂに接続されると共
に、スイッチ素子１２０ａ、１２０ｂを介して読み出し
回路１２４に接続されている。また、電荷を注入及び引
き抜く手段１１３と１１４は、共通の端子１１５に接続
されている。

【００６２】フローティングゲート１０３に書込みを行
う場合には、スイッチ素子１０７ａ、１２０ａを導通状
態に、スイッチ素子１０７ｂ、１２０ｂ、１１８ａ及び
１１８ｂを遮断状態にする。これにより、ＮＭＯＳトラ
ンジスタ１０１のみが読み出し回路１２４に接続され、
ＮＭＯＳトランジスタ１０２は接続されない状態になっ
ており、たとえＮＭＯＳトランジスタ１０２がオン状態
でも読み出しには関係しない。従って、ＮＭＯＳトラン
ジスタ１０２のコントロールゲート１１７に高電圧を印
加することができる。そのため、フローティングゲート
１０３に書込みを行うために端子１１５に高電圧を印加
しても、フローティングゲート１０４への書込みは行わ
れない。他は、第１実施例と同じである。

【００６３】フローティングゲート１０３への書込みが
終了してフローティングゲート１０４への書込みを行う
場合には、ＮＭＯＳトランジスタ１０２のみ読み出し回
路１２４に接続して、同様の処理を行う。演算時には、
スイッチ素子１０７ａ、１０７ｂ、１１８ａ、１１８ｂ
を導通状態に、スイッチ素子１２０ａ、１２０ｂを遮断
状態にする。減算処理は、共通に接続されたソース電極
側で行われるので、ドレイン電極１０５、１０６がそれ
ぞれ別々に電源線１１９ａ、１１９ｂに接続されていて
も、第１実施例と同じ演算が行われる。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
高速で且つ高精度にアナログ又は多値データを記憶し、
かつ高精度にアナログ又は多値演算が可能な演算回路を
簡単な回路構成で実現できる。

【図面の簡単な説明】

【図１】本発明の実施例の演算装置で処理するベクトル
量子化による画像圧縮処理を説明する図である。

【図２】ベクトル量子化による画像圧縮処理におけるマ
ンハッタン距離の演算を説明する図である。

【図３】本発明の実施例のベクトル量子化による画像圧
縮処理のための演算装置の構成を示すブロック図であ
る。

【図４】実施例の演算装置のパターン距離演算回路の構
成を示す図である。

【図５】第１実施例の演算セルと書込み制御回路の構成
を示す回路図である。

【図６】第１実施例の演算セルと書込み制御回路の書込
みモード時の状態を示す図である。

【図７】第１実施例の演算セルと書込み制御回路の演算
みモード時の状態を示す図である。

【図８】本発明の第２実施例の半導体演算回路（演算セ
ル）と書込み制御回路の構成を示す図である。

【図９】本発明の第３実施例の半導体演算回路（演算セ
ル）と書込み制御回路の構成を示す図である。

【図１０】演算セルをＰＭＯＳトランジスタで構成した
本発明の第４実施例の構成を示す図である。

【図１１】演算セルのドレイン電極を分離し、書込み手
段を共通化した本発明の第５実施例の構成を示す図であ
る。

【符号の説明】１−１〜１−ｎ…パターン距離演算回路２…最小信号検出回路１１−ａ〜１１−ｐ…演算セル１４−ａ〜１４−ｐ…差電圧演算回路１５…加算回路２１…ゲート制御回路２２…書き込み制御回路１０１、１０２…ＮＭＯＳトランジスタ１０３、１０４…フローティングゲート１１３、１１４…フローティングゲート書込み手段

Claims

【特許請求の範囲】

【請求項１】フローティングゲートと、該フローティ
ングゲートと容量結合するコントロールゲートとを有す
る第１のＭＯＳ型トランジスタと、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有し、ソース電極が
前記第１のＭＯＳ型トランジスタのソース電極と接続さ
れた第２のＭＯＳ型トランジスタと、前記第１のＭＯＳ型トランジスタの前記フローティング
ゲートに所望の電圧を書き込む第１の書込み回路と、前記第２のＭＯＳ型トランジスタの前記フローティング
ゲートに所望の電圧を書き込む第２の書込み回路とを備
えることを特徴とする半導体演算回路。
【請求項２】第１の信号電圧と第２の信号電圧の差の
絶対値電圧を演算する半導体演算回路であって、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有する第１のＭＯＳ
型トランジスタと、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有し、ソース電極が
前記第１のＭＯＳ型トランジスタのソース電極と接続さ
れた第２のＭＯＳ型トランジスタと、前記第１及び第２のＭＯＳ型トランジスタの前記コント
ロールゲートに所定の電圧を印加した状態で、前記第１
のＭＯＳ型トランジスタの前記フローティングゲートの
電位を前記第１の信号電圧に、前記第２のＭＯＳ型トラ
ンジスタの前記フローティングゲートの電位を前記所定
の電圧から前記第１の信号電圧を減算した値になるよう
に設定する書込み回路と、前記所定の電圧から前記第２の信号電圧を減算した電圧
を演算する差電圧演算回路とを備え、前記書込み回路により前記第１及び第２のＭＯＳ型トラ
ンジスタを設定した後、前記第１のＭＯＳ型トランジス
タの前記コントロールゲートに前記差電圧演算回路の出
力電圧を印加し、前記第２のＭＯＳ型トランジスタの前
記コントロールゲートに前記第２の信号電圧を印加する
ことにより、第１の信号電圧と第２の信号電圧の差の絶
対値電圧が出力されることを特徴とする半導体演算回
路。
【請求項３】第１の信号電圧と第２の信号電圧の差の
絶対値電圧を演算する半導体演算回路であって、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有する第１のＭＯＳ
型トランジスタと、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有し、ソース電極が
前記第１のＭＯＳ型トランジスタのソース電極と接続さ
れた第２のＭＯＳ型トランジスタと、前記第１及び第２のＭＯＳ型トランジスタの前記コント
ロールゲートに所定の電圧を印加した状態で、前記第１
のＭＯＳ型トランジスタの前記フローティングゲートの
電位を、前記第１の信号電圧に１より小さい正の定数γ
を乗じた値に、前記第２のＭＯＳ型トランジスタの前記
フローティングゲートの電位を、前記所定の電圧から前
記第１の信号電圧を減算した値に前記定数γを乗じた値
になるように設定する書込み回路と、前記所定の電圧から前記第２の信号電圧を減算した電圧
を演算する差電圧演算回路とを備え、前記書込み回路により前記第１及び第２のＭＯＳ型トラ
ンジスタを設定した後、前記第１のＭＯＳ型トランジス
タの前記コントロールゲートに前記差電圧演算回路の出
力電圧を印加し、前記第２のＭＯＳ型トランジスタの前
記コントロールゲートに前記第２の信号電圧を印加する
ことにより、第１の信号電圧と第２の信号電圧の差の絶
対値電圧を出力することを特徴とする半導体演算回路。
【請求項４】請求項３に記載の半導体演算回路であっ
て、前記書込み回路は、前記第１又は第２のＭＯＳ型トラン
ジスタと同等のダミーＭＯＳ型トランジスタのフローテ
ィングゲートの電圧を読み出す読出回路と、前記ダミー
ＭＯＳ型トランジスタの前記コントロールゲートに、差
が前記第１又は第２のＭＯＳ型トランジスタに書き込む
電圧に等しい２つの電圧を印加した時の前記読出回路の
出力差を演算する補正電圧演算回路とを備え、前記出力
差に等しい電圧を前記第１又は第２のＭＯＳ型トランジ
スタに書き込む半導体演算回路。
【請求項５】第１の信号電圧と第２の信号電圧の差の
絶対値電圧を演算する半導体演算回路であって、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有する第１ＭＯＳ型
トランジスタと、フローティングゲートと、該フローティングゲートと容
量結合するコントロールゲートとを有し、ソース電極が
前記第１のＭＯＳ型トランジスタのソース電極と接続さ
れた第２のＭＯＳ型トランジスタと、前記第１及び第２のＭＯＳ型トランジスタの前記コント
ロールゲートに、所定の電圧を１より小さい正の定数γ
で除した電圧を印加した状態で、前記第１のＭＯＳ型ト
ランジスタの前記フローティングゲートの電位を、前記
第１の信号電圧に、前記第２のＭＯＳ型トランジスタの
前記フローティングゲートの電位を、前記所定の電圧か
ら前記第１の信号電圧を減算した値に設定する書込み回
路と、前記所定の電圧から前記第２の信号電圧を減算した電圧
を演算する差電圧演算回路とを備え、前記書込み回路により前記第１及び第２のＭＯＳ型トラ
ンジスタを設定した後、前記第１のＭＯＳ型トランジス
タの前記コントロールゲートに、前記差電圧演算回路の
出力電圧を前記定数γで除した電圧を印加し、前記第２
のＭＯＳ型トランジスタの前記コントロールゲートに前
記第２の信号電圧を前記定数γで除した電圧を印加する
ことにより、第１の信号電圧と第２の信号電圧の差の絶
対値電圧を出力することを特徴とする半導体演算回路。
【請求項６】請求項１から５のいずれか１項に記載の
半導体演算回路であって、前記第１及び第２のＭＯＳ型トランジスタは、Ｎチャン
ネルＭＯＳ型トランジスタであり、前記所定の電圧は高
側の電源電圧である半導体演算回路。
【請求項７】請求項１から５のいずれか１項に記載の
半導体演算回路であって、前記第１及び第２のＭＯＳ型トランジスタは、Ｐチャン
ネルＭＯＳ型トランジスタであり、前記所定の電圧は低
側の電源電圧である半導体演算回路。
【請求項８】所定の個数の信号で構成される第１の信
号系と第２の信号系の対応する信号間の差の絶対値の和
を演算する演算装置であって、請求項１から６のいずれか１項に記載の半導体演算回路
を前記所定の個数分有する個別絶対値演算回路と、前記個別絶対値演算回路の各半導体演算回路の出力の和
を演算する加算回路とを備える演算装置。
【請求項９】請求項８に記載の演算装置であって、前記加算回路は、第１と第２の２つの端子を有し、前記第２の端子が共通
の接続された複数の容量と、前記第２の端子の延在部がゲート電極になっているＭＯ
Ｓ型トランジスタとを備え、前記個別絶対値演算回路の各半導体演算回路の前記ソー
ス電極が、それぞれ前記第１の端子に接続される演算装
置。
【請求項１０】請求項８に記載の演算装置であって、前記個別絶対値演算回路の各半導体演算回路の前記書込
み回路は、取り外し可能である演算装置。