KR20010067064A - 반도체 연산 회로 및 연산 장치 - Google Patents

Abstract

단순한 회로로 구현가능하며, 고속 아날로그 연산을 수행하여 제 1 신호 전압과 제 2 신호 전압 간의 차이를 나타내는 절대값 전압을 연산할 수 있는 반도체 연산 회로가 개시된다. 이 반도체 연산 회로는: 부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 갖는 제 1 MOS 트랜지스터와; 부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 결합되는 제 2 MOS 트랜지스터와; 상기 제 1, 2 MOS 트랜지스터의 제어 게이트들에 인가된 규정 전압을 이용하여, 상기 제 1 MOS 트랜지스터의 부동 게이트의 전위를 상기 제 1 신호 전압에 해당하는 값으로 세트시키고, 상기 제 2 MOS 트랜지스터의 부동 게이트의 전위를 상기 규정 전압으로부터 상기 제 1 신호 전압을 감산하여 얻어지는 값으로 세트시키는 기록 회로와; 그리고 상기 규정 전압에서 제 2 신호 전압을 감산하여 얻어지는 값을 나타내는 전압을 연산하기 위한 차이 전압 연산 회로를 구비하며; 상기 기록 회로에 의해 상기 제 1, 2 MOS 트랜지스터를 세트시킨 후, 상기 차이 전압 연산 회로의 출력 전압이 상기 제 1 MOS 트랜지스터의 제어 게이트에 인가되고, 동시에 제 2 신호 전압이 상기 제 2 MOS 트랜지스터의 제어 게이트에 인가될 때, 상기 제 1 신호 전압과 상기 제 2 신호 전압 간의 차이를 나타내는 절대값 전압이 출력되는 것을 특징으로 한다.

Description

반도체 연산 회로 및 연산 장치{SEMICONDUCTOR COMPUTING CIRCUIT AND COMPUTING APPARATUS}

본 발명은 아날로그 값들에 대한 연산을 수행하는 반도체 연산 회로 및 이를 이용하는 연산 장치에 관한 것으로서, 특히 2개의 아날로그 값들 간의 절대값 차이를 연산하는 반도체 연산 회로, 및 기준 패턴에 대한 유사성의 척도인 맨하탄 디스턴스(Manhattan distance)를 연산하는 장치에 관한 것이다.

컴퓨터 기술이 진보함에 따라서, 최근 몇 년 동안 데이터 처리 기술에서 상당한 발전이 이루어졌다. 그러나, 가령 사람에 의해 이루어지는 시각 인식 또는 음성 인식과 같은 탄력적인 정보 처리가 컴퓨터를 이용하여 수행될 수 있다면, 오늘날의 디지털 컴퓨터를 이용하여, 실시간으로 연산 결과를 제공한다는 것은 거의 불가능하다고 알려져 있다. 이에 대한 하나의 이유는 우리가 매일의 생활속에서 처리하는 많은 정보들이 아날로그 형태의 전기량이기 때문인데, 이러한 전기량이 디지털 데이터로 표현되면 데이터량이 엄청나게 커질 뿐 아니라 데이터가 부정확해지고 불명확해진다. 오늘날의 정보 처리 시스템의 문제는, 많은 여분의 아날로그 데이터가 디지털 전기량으로 변환되며 정밀한 디지털 연산이 하나씩 수행된다는 사실에 있다. 또한, 오늘날의 정보 처리 시스템에서는, 디지털 연산을 수행하는 연산 회로 및 디지털 데이터를 보유하는 메모리가 별개의 요소로서 제공되며, 결과적으로 연산 회로와 메모리 간의 버스 병목 현상으로 인하여 긴 연산 시간이 요구된다.

상기의 문제를 해결하기 위하여, 외부 세상으로부터의 정보를 초기 형태, 즉 아날로그 전기량의 형태로 받아들임으로써, 그리고 이 아날로그 전기량에 대하여 바로 연산을 수행함으로써 인간의 뇌와 좀 더 유사한 정보 처리를 달성하고자 하는시도가 이루어지고 있다. 정보 처리에 대한 이러한 시도는 입력 신호 패턴과 미리저장된 아날로그 패턴 간의 유사성 평가를 포함한다. 좀 더 명확하게 설명하면, 많은 수의 음성 또는 이미지 코드 패턴들을 미리 저장한 다음, 각각의 코드 패턴을 갖는 입력 신호 패턴을 유사성에 대하여 비교하여 가장 큰 유사성을 갖는 코드 패턴을 선택한다. 유사성은 유클리드 디스턴스(Euclidean distance) 또는 맨하탄 디스턴스(절대값 차이의 합)를 이용하며 측정되며; 맨하탄 디스턴스의 연산은 단지 차이를 연산함으로써 이루어질 수 있는 반면, 유클리드 디스턴스는 곱셈을 필요로 하기 때문에, 그리고 이러한 처리에서는, 상관 정도의 평가가 가장 큰 관심사이며 수학적으로 정확한 연산은 필요하지 않기 때문에, 맨하탄 디스턴스를 이용하여 유사성을 측정하는 것이 일반적이다. 본 발명의 반도체 연산 회로는 맨하탄 디스턴스의 연산에 적당하다.

아날로그 전기량에 대하여 직접적인 연산을 수행하기 위한 여러가지 방법들이 제시되었다. 예를 들어, 일본의 미심사된 특허 공개 제3-6679호는 신경 세포, 신경 셀처럼 작동하며 다수의 아날로그 입력 신호들의 덧셈을 수행하는 신경세포 MOS 트랜지스터를 개시한다. 일본의 미심사된 특허 공개 제6-53431호는 이러한 신경 세포 MOS 트랜지스터를 이용한 연산 회로를 개시한다. 또한, 공개 특허 제WO96/30853호는 반도체 연산 회로를 제공하는데, 이 반도체 연산 회로는 함께 접속된 소스들 또는 드레인들과 함께 부동 게이트를 구비하는 2개의 MOS 트랜지스터를 이용하며, 2개의 아날로그 신호들 및 그들의 차이 신호를 제어 게이트에 인가함으로써, 2개의 아날로그 신호들 간의 차이를 나타내는 절대값 전압을 연산한다.

맨하탄 디스턴스를 연산할 때, 일반적으로 코드 패턴이 미리결정되며, 입력 신호와 미리결정된 코드 패턴 간의 유사성이 평가되고; 일단 코드 패턴이 연산 회로 내에 세트되면, 많은 이미지 입력 신호들에 대하여 연산이 연속적으로 수행되는 것이 바람직하며, 코드 패턴이 바뀌는 것은 드물다.

그러나, 상기 인용된 공개 특허 제WO96/30853호에서 기술된 연산 회로에서는 각 연산을 위하여 2개의 아날로그 신호들 또는 그들의 처리 신호들이 입력될 필요가 있다. 이러한 조건을 만족시키기 위해서는, 코드 패턴들을 보유하기 위한 메모리가 제공되어야 하며, 메모리로부터 판독된 신호들은 연산이 수행될 때 마다 연산 회로의 각 연산 셀에 세트되어야 하고; 이는 연산 시간을 증가시킬 뿐 아니라, 상기 메모리로부터 판독된 신호들을 개별적인 연산 셀들로 전달하기 위한 와이어링이 방대해지는 문제를 발생시킨다. 또한, 만일 코드 패턴이 디지털 형태로 저장된다면, 이를 아날로그 신호로 변환하기 위한 D/A 변환기가 제공되어야 하며, 이로 인해 회로의 양이 증가되는 문제가 발생하게 된다.

본 발명의 목적은 단순한 회로를 이용하여 구현할 수 있으며 고속 아날로그 연산을 수행하는 반도체 연산 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 연산 회로는 2개의 MOS 트랜지스터를 구비하며, 각 트랜지스터는 부동 게이트 및 이 부동 게이트에 용량적을 결합되는 제어 게이트를 갖고, 이 부동 게이트 및 제어 게이트의 소스 전극들은 함께 접속되며; 그리고 각 MOS 트랜지스터에 바람직한 전압을 기록하기 위한 기록 회로를 구비한다.

좀 더 명확하게 설명하면, 본 발명의 연산 회로는 부동 게이트 및 이 부동 게이트에 용량적으로 결합된 제어 게이트를 갖는 제 1 MOS 트랜지스터와; 부동 게이트와 이 부동 게이트에 용량적으로 결합된 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 접속된 제 2 MOS 트랜지스터와; 상기 제 1 MOS 트랜지스터의 부동 게이트에 바람직한 전압을 기록하기 위한 제 1 기록 회로와; 그리고 상기 제 2 MOS 트랜지스터의 부동 게이트에 바람직한 전압을 기록하기 위한 제 2 기록 회로를 구비하는 것을 특징으로 한다.

상기 반도체 연산 회로를 이용하여 제 1 신호 전압(V_M) 및 제 2 신호 전압(V_X) 간의 차이를 나타내는 절대값 전압을 연산할 때, 한 부동 게이트의 제 1 전위는 V_M으로 세트되고 다른 부동 게이트에서의 전위는 V_DD-V_M으로 세트되며, 규정 전압(예를 들어, 공급 전압 V_DD)이 2개의 부동 게이트들에 인가된다. 이러한 조건에서, V_DD-V_M이 한 제어 게이트에 인가되고 V_X가 다른 제어 게이트에 인가될 때, 제 1 신호 전압(V_M)과 제 2 신호 전압(V_X) 간의 차이를 나타내는 절대값 전압이 출력된다.

좀 더 명확하게 설명하면, 제 1 신호와 제 2 신호 간의 차이를 나타내는 절대값 전압을 연산하기 위한 본 발명의 반도체 연산 회로는:

부동 게이트 및 이 부동 게이트에 용량적으로 결합되는 제어 게이트를 갖는제 1 MOS 트랜지스터와; 부동 게이트 및 이 부동 게이트에 용량적으로 결합되는 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 결합되는 제 2 MOS 트랜지스터와; 상기 제 1, 2 MOS 트랜지스터의 제어 게이트들에 인가된 규정 전압을 이용하여, 상기 제 1 MOS 트랜지스터의 부동 게이트의 전위를 제 1 신호 전압에 해당하는 값으로 세트시키고, 상기 제 2 MOS 트랜지스터의 부동 게이트의 전위를 상기 규정 전압으로부터 상기 제 1 신호 전압을 감산하여 얻어지는 값으로 세트시키는 기록 회로와; 그리고 상기 규정 전압에서 제 2 신호 전압을 감산하여 얻어지는 값을 나타내는 전압을 연산하기 위한 차이 전압 연산 회로를 구비하며;

상기 기록 회로에 의해 상기 제 1, 2 MOS 트랜지스터를 세트시킨 후, 차이 전압 연산 회로의 출력 전압이 상기 제 1 MOS 트랜지스터의 제어 게이트에 인가되고, 동시에 제 2 신호 전압이 상기 제 2 MOS 트랜지스터의 제어 게이트에 인가될 때, 제 1 신호 전압과 제 2 신호 전압 간의 차이를 나타내는 절대값 전압이 출력된다.

부동 게이트에 대한 MOS 트랜지스터의 제어 게이트 결합 용량에 대한 부동 게이트 결합 용량의 비로 인하여 발생하는 실제로 얻어지는 전압과 이상적인 전압 간의 차이가 문제가 될 때, 상기 구성에서의 기록 회로에 의해 기록될 각 전위는, 예를 들어 결합 용량비에 관련된 1보다 작은 양의 상수만큼 곱해진다. 기록을 위해 상수만큼 곱해진 전위를 얻기 위하여, 상기 기록 회로는,

상기 제 1 또는 2 MOS 트랜지스터와 동등한 더미 MOS 트랜지스터의 부동 게이트 상의 전압을 판독하기 위한 판독 회로; 및 2개의 전압, 즉 그 전압들 간의 차이가 제 1 또는 2 MOS 트랜지스터에 기록될 전압과 같은 2개의 전압이 더미 MOS 트랜지스터의 제어 게이트에 교대로 인가되고, 상기 기록 회로가 상기 제 1, 2 MOS 트랜지스터의 출력 차이와 같은 전압을 기록할 때에 발생하는 판독 회로의 출력 차이를 연산하는 수정 전압 연산 회로를 구비한다. 이러한 출력 차이는 상수가 곱해져 기록된 전위 값에 해당한다.

변형예로서, 상기 구성에서, 기록 회로에 의해 각 부동 게이트들의 전위를 셋팅할 때에 제어 게이트들에 인가되는 전압, 및 연산을 수행할 때에 각 제어 게이트들에 인가되는 전압은 상수로 나누어질 수도 있다.

제 1, 2 MOS 트랜지스터들은 N-채널 MOS 트랜지스터들 또는 P-채널 MOS 트랜지스터들을 이용하여 구성될 수도 있으며; N-채널 MOS 트랜지스터들의 경우, 고레벨의 공급 전압(V_DD)이 규정 전압으로서 인가되며, P-채널 MOS 트랜지스터들의 경우, 저레벨의 공급 전압(V_SS)이 규정 전압으로서 인가된다.

본 발명의 반도체 연산 회로에 있어서, 일단 부동 게이트가 제 1 단일 전압에 관련된 전위로 세트되면, 연산은 제 1 단일 전압 또는 이에 관련된 전압을 이용하지 않으면서, 제 2 단일 전압 및 이에 관련된 전압을 단지 입력함으로써 수행될 수 있다. 따라서, 부동 게이트에 일단 세트된 전위는 온전하게 유지되기 때문에, 제 1 단일 전압이 바뀌지 않는 한, 연산을 수행할 때 제 1 단일 전압 또는 이에 관련된 전압을 인가할 필요가 없게 된다.

본 발명은 또한, 각각 소정 수의 신호들로 구성된 제 1 신호 그룹 및 제 2 신호 그룹 내의 해당하는 신호들 간의 절대값 차이의 합을 연산하기 위한 장치를 제공하며, 이 장치는 소정수의 신호들에 해당하는 수의 반도체 연산 회로들을 갖는 개별적인 절대값 연산 회로와, 여기서 상기 각 반도체 연산 회로들은 본 발명의 반도체 연산 회로와 동일하며; 그리고 개별적인 절대값 연산 회로 내의 반도체 연산 회로들의 출력의 합을 연산하는 덧셈 회로를 구비한다.

상기 설명한 바와 같이, 본 발명의 연산 장치에 이용된 반도체 연산 회로에 있어서, 일단 반도체 연산 회로의 부동 게이트가 제 1 단일 전압과 관련된 전위로 세트된다면, 연산을 수행할 때 제 1 단일 전압 또는 이에 관련된 전압을 인가할 필요가 없게 되며; 이는 코드 패턴들에 해당하는 제 1 신호 그룹의 신호들을 저장하는 데에 개별적인 메모리를 제공할 필요를 없애고, 메모리로부터 각 반도체 연산 회로의 게이트로의 신호 경로를 제거한다.

덧셈 회로는, 예를 들어, 각각 2개의 터미널들, 제 1 터미널 및 제 2 터미널을 갖는 다수의 커패시터들과, 여기서 커패시터들의 제 2 터미널들은 함께 접속되어 공통의 제 2 터미널을 형성하고; 상기 공통의 제 2 터미널의 연장부로부터 게이트 전극이 형성되는 MOS 트랜지스터를 구비하며, 여기서 개별적인 절대값 연산 회로 내의 반도체 연산 회로의 소스 전극들은 제 1 터미널들에 각각 결합된다.

상기 설명한 바와 같이, 일단 반도체 연산 회로의 부동 게이트가 제 1 신호 전압과 관련된 전위로 세트된다면, 연산을 수행할 때 제 1 신호 전압 또는 이에 관련된 전압을 인가할 필요가 없게 된다. 따라서, 기록 회로는 이를 이용하여 부동게이트에 바람직한 전위를 기록한 후 연산 장치로부터 이 기록 회로를 제거할 수 있도록 제거가능하게 형성될 수도 있다.

본 발명의 특징 및 장점들은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다.

도 1은 본 발명의 실시예에 따른 연산 장치에서 수행되는 벡터 양자화에 의한 이미지 압축 과정을 설명하기 위한 다이어그램.

도 2A 내지 도 2C는 벡터 양자화에 의한 이미지 압축 과정에 있어서 맨하탄 디스턴스의 연산을 설명하기 위한 다이어그램.

도 3은 본 발명의 실시예에 따른 벡터 양자화에 의한 이미지 압축을 수행하기 위한 연산 장치의 구성을 보여주는 블록도.

도 4는 실시예들의 연산 장치 내의 패턴 디스턴스 연산 회로의 구성을 보여주는 다이어그램.

도 5는 제 1 실시예에 따른 연산 셀 및 기록 제어 회로의 구성을 보여주는 회로도.

도 6은 기록 모드에서의 제 1 실시예의 연산 셀 및 기록 회로의 상태를 보여주는 다이어그램.

도 7은 연산 모드에서의 제 1 실시예의 연산 셀 및 기록 회로의 상태를 보여주는 다이어그램.

도 8은 본 발명의 제 2 실시예에 따른 반도체 연산 회로(연산 셀) 및 기록제어 회로의 구성을 보여주는 다이어그램.

도 9는 본 발명의 제 3 실시예에 따른 반도체 연산 회로(연산 셀) 및 기록 제어 회로의 구성을 보여주는 다이어그램.

도 10은 각 연산 셀이 PMOS 트랜지스터들을 이용하여 구성되는 본 발명의 제 4 실시예의 구성을 보여주는 다이어그램.

도 11은 연산 셀의 드레인 전극들이 분리되며 기록 수단이 함께 연결되는 본 발명의 제 4 실시예의 구성을 보여주는 다이어그램.

<도면의 주요 부분에 대한 부호의 설명>

1-1 ∼ 1-n: 패턴 디스턴스 연산 회로

2: 최소 신호 검출 회로

11-a ∼11-p: 연산 셀

14-a ∼ 14-p: 차이 전압 발생 회로

15: 덧셈 회로

21: 게이트 제어 회로

22: 기록 제어 회로

101, 102: NMOS 트랜지스터

103, 104: 부동 게이트

113, 114: 전하 주입 및 제거 수단

이제, 벡터 양자화 이미지 압축 장치에 이용되는 연산 장치의 일부를 형성하는 반도체 연산 회로에 적용되는 본 발명의 실시예를 설명한다.

도 1은 본 발명의 실시예들에 이용되는 벡터 양자화 기술을 설명하기 위한 다이어그램이다. 도 1에서는, 소스 이미지(A)가, 예를 들어 8 비트로 표현되는 각 픽셀을 갖는 256개의 그레이스케일 레벨들을 갖는 이미지 데이터임을 가정한다. 여기서, 만일 블록이 4×4 픽셀들, 즉 16 픽셀들이 한 유닛으로서 선택된다면, 예를 들어 유닛당 데이터량은 128 비트가 된다. 이렇게 되면 한 유닛이 가질 수 있는 패턴의 수는 2¹²⁸개가 된다. 이러한 가능 패턴들 중에서, 2048개의 패턴들 C1, C2,...,Ci가 코드북(100)에 정의 및 저장된다. 2048개의 패턴들을 정의하기 위해서는 11개의 비트들이 필요하다. 소스 이미지(A)가 4×4 픽셀들로 된 다수의 유닛(B)으로 분할된 다음; 코드북(100)에 저장된 2048개 패턴들의 세트는 고려중인 유닛(B)에 가장 밀접하게 닮은 패턴을 위치시키기 위하여 검색되며, 패턴 코드는 유닛에 할당된 다음 저장된다. 각 유닛에 대하여 이러한 과정이 반복된다. 이미지를 재구성할 때, 각 유닛에 해당하는 코드가 코드북(100)으로부터 읽혀진 다음 해당 유닛에 할당된다. 이 경우 128 비트에서 11 비트로 데이터량이 감소된다.

도 2A 내지 도 2C는 각 유닛을 가장 밀접하게 닮은 패턴을 검색하기 위한 과정을 설명하는 다이어그램이다. 도 2A는 소스 이미지(A)로부터 분할된 한 유닛(B)을 보여준다. 유닛(B)은 그레이스케일 데이터가 각각 a 내지 p로 표시되는 16개의 픽셀들로 구성된다. 도 2B에 나타낸 바와 같이, 2048개의 패턴들 C1,...Ci,...Cn은 코드북(100)에 저장되며, 그리고 각 패턴 내의 픽셀들은 패턴(C1)의 경우에는 A1 내지 P1으로, 그리고 패턴(Cn)의 경우에는 An 내지 Pn으로 표시되는 그레이스케일 데이터를 갖는다. 여기서, 대응하는 픽셀들 간의 그레이스케일 데이터 내의 절대값 차이, 즉 도 2C에 도시된 맨하탄 디스턴스의 합을 최소화하는 패턴이 가장 가까운 것으로 판단된다. 본 발명의 실시예에 따른 연산 장치는 맨하탄 디스턴스를 연산하는 데에 아날로그 처리를 이용하며, 가장 작은 디스턴스를 갖는 패턴을 결정한다. 코드북(100)에 저장된 각 패턴내 픽셀들의 그레이스케일 데이터는 이들이 아날로그 신호들임에도 불구하고 템플릿(template) 데이터로 일컬어진다.

도 3은 본 발명의 실시예에 따른 연산 장치의 구성을 보여주는 블록도이다. 도시한 바와 같이, 연산 장치는 n개의 패턴 디스턴스 연산 회로들, 즉 제 1 내지 제 n 패턴 디스턴스 연산 회로들(1-1 내지 1-n), 및 제 1 내지 제 n 패턴 디스턴스 연산 회로들(1-1 내지 1-n)에 의해 연산된 디스턴스들 중 가장 짧은 디스턴스를 검출하고 가장 짧은 디스턴스를 갖는 패턴을 나타내는 코드를 출력하는 최소 신호 검출 회로(2)를 구비한다. 따라서, 연산 장치는 이미지 신호에 가장 밀접하게 매치되는 패턴을 나타내는 코드를 출력한다. 여기서, n은 코드북(100)에 저장된 패턴들의수를 나타내며; 도 1 및 도 2A 내지 도 2C를 참조하여 설명된 예에서의 n은 2048이다.

이미지 신호는 도 1에 나타낸 이미지 소스(A)가 다수의 유닛들로 분할될 때 각 유닛 내의 a 내지 p 픽셀들의 값을 나타내는 아날로그 신호들로 구성되며, 상기 다수의 유닛들 각각은 도 2A에 나타낸 바와 같은 4×4 픽셀로 구성된다. 좀 더 명확하게 설명하면, 이미지 신호는 병렬로 출력되는 16개의 아날로그 신호들로 구성되며; 이들 신호들은 특별한 TV 카메라를 이용하여 병렬로 출력되거나, 또는 이미지 데이터가 저장되어 있는 비트 맵 메모리로부터 16개의 데이터 조각들을 병렬로 읽어 이들을 아날로그 형태로 변환함으로써 발생된다.

제 1 내지 제 n 패턴 디스턴스 연산 수단(1-1 내지 1-n)은 동일한 회로이며; 작동시, 이미지 신호 내의 각 픽셀의 아날로그 값과 해당하는 템플릿 데이터의 값 간의 절대값 차이가 연산되며, 이미지 신호와 각 패턴 간의 맨하탄 디스턴스가 모든 (16) 개의 픽셀들에 대한 절대값 차이를 더함으로써 연산되고, 맨하탄 디스턴스에 비례하는 세기를 갖는 아날로그 신호가 출력된다. 맨하탄 디스턴스를 나타내는 아날로그 신호들 및 제 1 내지 제 n 패턴 디스턴스 연산 수단(1-1 내지 1-n)으로부터의 출력 중에서, 최소 신호 검출 회로(32)는 최소 세기를 갖는 신호를 검출하고, 최소 맨하탄 디스턴스를 갖는 패턴, 즉 이미지 신호와 가장 밀접하게 매치하는 패턴을 나타내는 코드를 출력한다. 최소 신호 검출 회로(2)는, 예를 들어 이전에 인용된 바 있는 일본의 미심사된 특허 공개 제6-53451호에서 설명된 것과 유사한, 최소 입력을 검출하고 이 입력을 나타내는 신호를 출력하는 위너 테이크 올(winner-take-all) 회로를 이용하여 구성될 수 있다. 이 회로의 상세한 설명은 본원에 제공되지 않는다.

도 4는 제 1 내지 제 n 패턴 디스턴스 연산 회로(1-1 내지 1-n)중 하나의 구성을 보여주는 다이어그램이다. 도시된 바와 같이, 패턴 디스턴스 연산 회로는 16개의 연산 셀들(11-a 내지 11-p)과; 각 연산 셀들 내의 2개의 N-채널 MOS 트랜지스터들의 제어 게이트들에 인가되는 신호들을 스위칭하는 스위치들(12-a 내지 12-p 및 13-a 내지 13-p)과; 고레벨의 공급 전압(V_DD)과 이미지 신호 내의 각 픽셀 신호들(Sa 내지 Sp)의 아날로그 값들(V_Xa내지 V_Xp) 간의 차이들(V_DD-V_Xa내지 V_DD-V_Xp)를 연산하는 차이 전압 발생 회로들(14-a 내지 14-p)과; 연산 셀들(11-a 내지 11-p)의 출력을 더하는 덧셈 회로(15)와; 상기 스위치들(12-a 내지 12-p 및 13-a 내지 13-p)을 제어하며 이들 스위치들에 공급되는 전압들을 발생시키는 게이트 제어 회로(21)와; 그리고 기록 제어 회로(22)를 구비한다. 템플릿 데이터가 각 연산 셀들에 기록되며, 신호들(Sa 내지 Sp)에 대한 절대값 차이가 연산된다.

먼저, 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 연산 셀 및 기록 제어 회로의 구성 및 동작에 대해 설명한다.

도 5는 연산 셀(11) 및 기록 제어 회로(22)를 도시한 회로도이다. 단지 하나의 연산 셀 만이 도시된다. 판독 회로(124), 비교기(128), 기록 전압 제어 회로(133), 기록 전압 선택기 회로(130), 및 기록 선택기 회로(151)가 함께 기록 제어 회로(22)를 구성한다.

도면 부호(101 및 102)는 NMOS 트랜지스터들을 나타내며, 도면 부호(103 및 104)는, 예를 들어 n+ 폴리실리콘으로부터 형성된 부동 게이트들을 나타내고; 부동 게이트(103)는 NMOS 트랜지스터(101)의 온/오프 상태를 제어하며, 부동 게이트(104)는 NMOS 트랜지스터(102)의 온/오프 상태를 제어한다. NMOS 트랜지스터들(101 및 102)의 드레인 전극들은 함께 결합되며, PMOS 트랜지스터로부터 형성된 스위치 장치(107)를 통하여 신호선(108)에 연결된다. 반면, NMOS 트랜지스터들(101 및 102)의 소스 전극들(109 및 110)은 함께 결합되며 NMOS 트랜지스터로부터 형성된 스위치 장치(111)를 통하여 신호선(112)에 연결된다. 본 실시에에서, 스위치 장치들(107 및 111)은 각각 PMOS 트랜지스터 및 NMOS 트랜지스터로부터 형성되지만, 스위칭 장치의 기능을 갖는 모든 장치가 이용될 수도 있다.

NMOS 트랜지스터(101)의 부동 게이트(103)의 한 측은 제어 게이트(116)에 용량적으로 결합되며, 다른 측은 전하 주입 및 제거 수단(113)에 연결된다. 수단(113)은 부동 게이트(103) 뿐 아니라 기록 선택기 회로의 출력 터미널(115a)에 연결된다. 유사하게, NMOS 트랜지스터(102)의 부동 게이트(104)의 한측은 제어 게이트(117)에 용량적으로 결합되며, 다른 측은 전하 주입 및 제거 수단(114)에 연결된다. 수단(114)은 부동 게이트(104) 뿐 아니라 기록 선택기 회로의 출력 터미널(115b)에 연결된다. 즉, 부동 게이트들(103 및 104)은 각각 얇은 터널 산화막을 통하여 기록 선택기 회로의 출력 터미널들(115a 및 115b)에 연결된다. 전하 주입 및 제거 수단(113 및 114)은 각각 출력 터미널들(115a 및 115b)로부터 고전압을 취하여, 부동 게이트들(103, 104)과 출력 터미널들(115a, 115b) 사이에 고전압을 인가하고, 파울러-노드하임 전류를 이용하여 개별적인 부동 게이트들(103, 104)로 전하를 주입하거나, 이들로부터 전하를 제거한다.

터널 산화막은 질화막 또는 산화막/질화막(ONO 필름들)으로 대체될 수도 있으며, 전하 주입 및 제거는 프랑켈-풀 방출 전류(Frankel-Poole emission current)를 이용하여 수행될 수도 있다. 변형예로서, 각 수단들(113 및 114)은 해당하는 부동 게이트(103 또는 104)에 연결된 부동 게이트를 갖는 MOS 트랜지스터로부터 구성될 수도 있으며, 이 트랜지스터의 소스 또는 드레인 전극은 기록 선택기 회로의 해당 출력 터미널(115a 또는 115b)에 접속되고 나머지 전극은 접지 전위 또는 지정된 전위에 접속되며, 그리고 전하 주입 및 제거는 채널 열전자 전류를 이용하여 수행될 수도 있다.

도시된 예에서, 신호선(108)은 PMOS 트랜지스터로부터 형성된 스위치 장치(118)를 통하여 5-V 파워 공급선(119)에 접속되며, CMOS 전송 게이트로부터 형성된 스위치 장치(120)를 통하여 판독 회로(124)의 지정된 터미널에 접속된다. 유사하게, 신호선(112)은 NMOS 트랜지스터로부터 형성된 스위치 장치(121)를 통하여 0-V 파워 공급선(122)에 접속되며, CMOS 전송 게이트로부터 형성된 스위치 장치(123)를 통하여 판독 회로(124)의 지정된 터미널에 접속된다.

도시된 바와 같이, 판독 회로(124) 내의 MOS 트랜지스터(125)는 연산 셀 내의 MOS 트랜지스터(124)와 쌍을 이루며, MOS 트랜지스터(101)과 함께 판독 회로(124)는 OP 앰프의 전압 팔로워 동작을 이용하여 MOS 트랜지스터(101)의 부동 게이트(103) 상의 전압을 읽은 다음 판독된 전압 값을 출력 터미널(126)로 출력한다. 판독 회로(124) 내의 MOS 트랜지스터(125)는 또한 연산 셀 내의 MOS 트랜지스터(102)와 쌍을 이루며, 그리고 MOS 트랜지스터(102)와 함께 판독 회로(124)는 op amp의 전압 팔로워 동작을 이용하여 MOS 트랜지스터(102)의 프롤팅 게이트(104) 상의 전압을 판독한 다음 판독 전압을 출력 터미널(126)로 출력한다. 도시된 예에서, 각 부동 게이트(103, 104) 상의 전압값은 OP 앰프의 전압 팔로워 동작을 이용하여 판독되지만, 판독 회로는 신호선(108 또는 112)을 출력 터미널(126)에 결함으로써 트랜지스터 소스 팔로워 동작을 이용하여 전압값을 판독하도록 구성될 수도 있으며; 이 경우 또한 어떠한 문제도 발생시키지 않으면서 전압을 판독할 수 있다.

판독 회로(124)의 출력 터미널(126) 및 외부 입력 터미널(127)는 비교기(128)의 입력 터미널들에 연결된다. 비교기(128)의 출력 터미널(129)는 기록 전압 선택기 회로(130)의 출력 터미널(129)에 연결된다.

비교기(128)는 판독 회로(124)의 출력 터미널(126) 및 외부 입력 터미널(127)로부터의 전압들을 입력으로 받아들인 다음, 부동 게이트(103 또는 104)로 기록될 때 판독 회로(124)에 의해 판독된 출력 터미널(126) 상의 전압이 외부 입력 터미널(127) 상의 전압과 같을 때 그의 출력 터미널(129)로 종료 신호를 출력한다.

기록 전압 선택기 회로(130)는 기록 전압 제어 회로(133)의 출력 터미널(143)를 선택하거나, 또는 접지 전위 또는 출력 터미널(143) 전압의 반에 해당하는 전압이 입력되는 터미널(132)를 선택한다. 좀 더 명확하게 설명하면, 단말기들(129 및 131) 상의 제어 전압이 모두 "1"일 때, 기록 전압 제어 회로(133)의출력 터미널(143)가 기록 전압 선택기 회로(130)의 출력 터미널에 결합되도록 선택되며, 그렇지 않으면 단말기(132) 상의 전압이 출력 터미널(115)의 출력으로 선택된다. 기록 선택기 회로(151)는 출력 단말기들(115a 및 115b)의 하나 또는 다른 하나에 기록 선택기 회로(130)의 출력을 제공한다. 즉, 부동 게이트(103 또는 104) 전압 중 어떤 것이 기록될 지를 선택한다.

기록 전압 제어 회로(133)는 출력 터미널(143) 상으로 출력될 전압이 보조를 맞추어 변할 수 있도록, 그리고 출력 터미널(143) 상으로 출력될 전압이 기록된 전압에 따라서 변하도록 구성된다. 예를 들어, 외부 신호 입력 터미널(127)에 인가된 아날로그 전압은 2-비트 A/D 변환기(134)에 의해 디지털 형태로 변환되며, 스위치 장치들(135, 136, 137 및 138) 중 단지 하나만을 작동시킨다. 예를 들어, 부동 게이트(103 또는 104)에 기록될 전압의 목표값이 0.5V 내지 4.5V 범위의 값을 취한다고 가정하면; 외부 신호 입력 터미널(127) 상의 전압값이 0.5V 내지 1.5V의 범위 내에 있을 때에는, 스위치 장치(135)가 작동되어 단말기(139)에서의 입력 전압이 출력 터미널(143)로 출력되게 한다. 마찬가지로, 외부 신호 입력 터미널(127) 상의 전압값이 1.5V 내지 2.5V의 범위 내에 있을 때에는, 스위치 장치(136)가 작동되어 단말기(140)에서의 입력 전압이 출력 단말기(143)로 출력되게 한다. 유사하게, 외부 신호 입력 터미널(127) 상의 전압값이 2.5V 내지 3.5V의 범위 내에 있을 때에는, 단말기(141)에서의 입력 전압이 선택되며, 외부 신호 입력 터미널(127) 상의 전압값이 3.5V 내지 4.5V의 범위 내에 있을 때에는, 단말기(142)에서의 입력 전압이 기록 전압 제어 회로(133)의 출력 터미널(143) 상의 출력으로 선택된다. 이러한방식에 있어서, 부동 게이트(103 또는 104)에 기록될 전압의 목표값, 즉 외부 신호 입력 터미널(127)에서의 입력 전압값을 기반으로 소정의 룰에 따라 결정된 기록 전압이 기록 전압 제어 회로(133)의 출력 터미널(143) 상에 출력된다. 본원에 도시된 회로는 외부 신호 입력 터미널(127)에서의 전압 입력에 따라서 터미널들(139 내지 142)에서의 전압 입력중 하나를 선택하도록 구성되며; 변형예로서, 외부 신호 입력 터미널(127)가 기록 전압 제어 회로의 입력이 되어 입력 터미널들(140, 141 및 142)을 없앨 수도 있고, 그리고 외부 신호 입력 터미널(127)로부터의 전압 입력이 터미널(139)에서의 입력 전압에 부가되어 출력 터미널(143) 상에 전체 전압을 출력할 수도 있다. 또한, 출력 전압이 입력 전압의 함수로 표현되도록, 예를 들어 터미널(127)로부터의 입력 전압의 제곱근에 +15.0V를 더함으로써 얻어지는 전압이 터미널(143)에 전달된 출력 전압과 같도록, 외부 신호 입력 터미널(127)로부터의 전압 입력과 출력 터미널(143)에서의 전압 출력 간에 미리정한 입/출력 특성 관계를 갖는 회로로부터 기록 전압 제어 회로를 구성하는 것이 가능하다.

본원에 도시되지는 않았지만, 각 스위치 장치는 도 4에서의 게이트 제어 회로(21)에 의해 제어된다.

본 실시에에서, 예로서 템플릿 데이터는 3V로 세트되고 입력 데이트는 2V로 세트된다고 가정하자. 이 경우, 본 실시예의 반도체 연산 회로에서의 연산 결과는 템플릿 데이터와 입력 데이터 간의 절대값의 차이, 즉 3V-2V=1 임을 보여준다. 상세한 동작 설명은 동작을 2개의 모드, 즉 템플릿 데이터 기록 모드 및 기록후 입력 데이터를 가지고 연산을 수행하는 연산 모드로 나누어 하기에 제공된다.

먼저, 기록 모드를 설명한다. 본 실시예에서, 템플릿 데이터는 3V로 세트되고, 3V는 NMOS 트랜지스터(101)의 부동 게이트(103)에 기록되며, 5-3=2V는 NMOS 트랜지스터(102)의 부동 게이트(104)에 기록된다. 즉, 템플릿 데이터는 V_M으로 표시되며, V_M은 한 부동 게이트에, 그리고 V_DD-V_M는 다른 부동 게이트에 기록된다.

기록 모드에서, 도 4의 스위치들(12-a 내지 12-p 및 13-a 내지 13-p)은 게이트 제어 회로(21)로부터의 신호들이 각 제어 게이트들에 인가되도독 세트된다. 또한, 도 6에 도시한 바와 같이, 스위치 장치들(107, 111, 120 및 123)은 턴온되며, 스위치 장치들(118 및 121)은 턴오프된다. 부동 게이트에 기록되는 전압과 동일한 값인 3V의 전압이 목표 전압으로 선택되며, 비교기(128)의 외부 신호 입력 터미널(127)에 입력된다. 도시된 예에서, 외부 신호 입력 터미널(127) 상의 전압이 3V로 세트되기 때문에, 기록 전압 제어 회로(133)에서는 단지 스위치 장치(137) 만이 턴온되어, 터미널(141)에서의 전압이 출력 터미널(143) 상에 출력되게 한다.

먼저, 부동 게이트(103)에 3V를 기록하기 위하여, 기록 선택기 회로(151)는 기록 전압 선택기 회로(130)가 출력 터미널(115a)에 연결되도록 세트된다. 이렇게 되면, 도 4의 게이트 제어 회로(21)로부터, 소정의 일정 전압, 예를 들어 5V의 전압이 NMOS 트랜지스터의 부동 게이트(103)의 제어 게이트(116)에 인가되며, 그들의 관련된 부동 게이트들 상에서 어떠한 기록 또는 판독도 이루어지지 않도록 충분히 낮은 전압이 나머지 연산 셀들(11-b 내지 11-p)의 제어 게이트들 뿐 아니라 NMOS 트랜지스터(102)의 제어 게이트(117)에 인가된다. 이러한 조건에서, 기록 전압 제어 선택기 회로(130)의 터미널(131)는 "1"로 세트되며; 이후, 만일 판독 회로(124)의 출력 터미널(126) 상의 전압이 외부 신호 입력 터미널(127) 상의 전압(3V)과 같지 않다면, 비교기(128)는 그의 출력 터미널(129)에 "0"을 출력하며, 그 결과 기록 전압 제어 회로(133)의 출력 터미널(143)에서의 기록 전압은 기록 전압 선택기 회로(130)의 출력 터미널 상으로 출력되고, 전하 주입 및 제거 수단(113)에 인가되며, 이에 따라 부동 게이트(103)로의 기록 동작이 개시된다. 이때, 부동 게이트(104)에 연결된 전하 주입 및 제거 수단(114)에는 어떠한 전압도 인가되지 않기 때문에, 부동 게이트(104)에 대한 어떠한 기록도 수행되지 않는다. 이러한 기록 동작 동안, 부동 게이트(103) 상에서의 전압 값은 판독 회로(124)에 의해 일정하게 판독되며, 판독된 값은 출력 터미널(126)로 출력된다. 상기 설명한 바와 같이, 판독을 야기시키지 않을 정도로 충분히 낮은 전압이 부동 게이트(104)의 제어 게이트(117)에 인가되기 때문에, 판독 회로(124)는 단지 부동 게이트(103) 상의 전압값 만을 판독한다. 터미널(126) 상의 전압이 외부 신호 입력 터미널(127) 상의 전압과 같아질 때, 비교기(128)는 그의 출력 터미널(129)에 기록 종료 신호로서 "1"을 출력하여, 터미널(143)에서의 종료 전압에서 터미널(132)에서의 기록 종료 전압으로 스위치시키기 위한 터미널(115) 상의 출력 전압을 야기시키며, 이로써 부동 게이트(103)로의 기록 동작이 종료된다.

NMOS 트랜지스터(101)의 부동 게이트(103)로의 기록이 완료된 후, 유사한 방법으로 NMOS 트랜지스터(102)의 부동 게이트(104)로의 기록이 수행된다. 또한, 유사한 방법으로, 도 4에 도시된 나머지 15개 연산 셀들(11-b 내지 11-p)의 부동 게이트들로의 기록이 차례로 수행된다. 도 3의 모든 패턴 디스턴스 연산 회로들(1-1 내지 1-n)에서의, 기록은 해당하는 패턴 템플릿 데이터에 따라 수행된다.

상기 설명한 바와 같이, 본 실시예에 따르면, 아날로그/멀티-값을 갖는 기록 목표 값들이 4개 링크의 전압 값들을 기반으로 결정된 기록 전압들을 이용하여 기록된다. 또한, 본 실시예에 따르면, 연산에 이용되는 부동 게이트로의 기록이 외부 신호 입력 터미널(127)에 인가된 기록 목표 전압을 기반으로 결정된 기록 전압을 이용하여 수행되기 때문에, 기록 동작의 시작부터 끝까지의 기록 시간이 단축될 수 있으며 특정한 한도까지 균등해질 수 있다.

템플릿 데이터의 기록시, 만일 기록이 판독 회로에 의한 판독 동안에 수행되고, 기록 동작의 끝이 판독 전압을 이용하여 검출된다면, 부동 게이트 상의 전압이 기록 목표 값에 이르는 시간으로부터 기록이 실질적으로 종료되는 시간까지의 시간 지연이 발생되어, 지연 시간 동안 기록된 모든 값은 에러를 야기시킨다. 본 실시에에서는, 기록 목표 값을 기반으로 최적의 기록 전압을 공급함으로써, 기록 시간이 특정한 한도로 균등해질 수 있으며, 기록 동작이 끝나기 바로 전에 기록 에러를 야기시키는 기록 속도 편차가 미리규정된 범위 내로 유지된다. 이는 높은 정확성을 가지고 기록할 수 있게 한다.

상기 설명한 바와 같이, 본 실시예에서, 기록 전압은 기록 속도를 증가시키고 기록 목표 값으로 인한 기록 속도의 편차를 줄이기 위하여 기록 목표 값에 따라 단계적으로 변하지만, 기록 전압은 기록 목표 전압에 상관없이 일정하게 유지될 수도 있음을 주목하자.

또한, 본 실시예에서는, 연산을 위하여 게이트 전극에 전압이 기록되는 동시에, 전압이 목표 전압값에 이르렀는 지의 여부를 결정하기 위하여 전압이 판독되지만 이는 단지 일예이며, 이 대신에 널리 실행되는 기록/증명 방법이 이용될 수 있다.

부동 게이트에 기록된 전압이 반영구적으로 유지되기 때문에, 템플릿 데이터가 바뀌지 않는 한 부동 게이트에 전압을 재기록할 필요가 없다. 따라서, 기록 회로(27)가 개별적인 기록 장치 내에 제공될 수도 있으며; 이 경우, 기록 회로(22)가 아닌 회로를 포함하는 장치는 기록 장치를 이용하여 바람직한 템플릿 데이터를 장치에 기록한 후의 연산 장치로서 이용될 수 있다. 이렇게 되면, 기록 회로(22)가 장치로부터 생략될 수 있기 때문에 회로의 크기가 감소될 수 있다.

다음으로, 연산 모드를 설명한다. 기록 모드에서는, 3V의 템플릿 데이터에 대하여 3V가 NMOS 트랜지스터(101)의 부동 게이트(103)에 기록되었고, 2V가 NMOS 트랜지스터(102)의 부동 게이트(104)에 기록되었다. 연산 모드에서, 도 4의 스위치들(12-a 내지 12-p)은 차이 전압 발생 회로(14-a 내지 14-p)의 출력들이 해당하는 제어 게이트들에 인가되도록 세트되며, 스위치들(13-a 내지 13-p)은 신호들(입력 데이터)(Sa 내지 Sp)이 해당하는 제어 게이트들에 인가되도록 세트된다. 또한, 도 7에 도시한 바와 같이, 스위치 장치들(117, 118 및 121)은 턴온되고, 스위칭 장치들(111, 120 및 123)은 턴오프되며; 이러한 조건에서, 템플릿 데이터와 입력 데이터 간의 절대값 차이가 연산된다.

도 4의 차이 전압 발생 회로들(14-a 내지 14-p)은 공급 전압(V_DD)과 각 신호들(입력 데이터)(Sa 내지 Sp) 간의 차이를 연산한 다음, 그 결과를 출력한다. 하기의 설명은 2V가 입력 데이터로서 공급된다는 전제를 기반으로 제공된다. 차이 전압 발생 회로(14)의 출력, 즉 5-2=3V가 NMOS 트랜지스터(101)의 제어 게이트(116)에 인가되며, 입력 데이터 2V는 NMOS 트랜지스터(102)의 제어 게이트(117)에 인가된다. 이때, 도 7에 도시된 바와 같이, NMOS 트랜지스터(101)의 부동 게이트(103)의 전위는 기록이 5V에서 3V로 떨어지는 동안 제어 게이트(116)의 전위와 마찬가지로 3V에서 2V가 떨어져 1V가 된다. 즉, 템플릿 데이터를 V_M으로 입력 데이터를 V_X로 나타내면, V_DD가 제어 게이트(116)에 인가될 때 부동 게이트(103)에 기록되는 전압은 V_M이며, 제어 게이트(116)의 전위가 연산시 V_DD에서 V_DD-V_X로 떨어질 때 부동 게이트(103)의 전위는 V_X만큼 떨어지게 되며; 이에 따라, 부동 게이트(103)의 전위는 V_M-V_X로 떨어진다. 이러한 방식으로, 템플릿 데이터와 입력 데이터 간의 차이가 부동 게이트 상에서 연산될 수 있다.

반면에, 5-3=2V가 NMOS 트랜지스터(102)의 부동 게이트(104)에 기록되기 때문에, 제어 게이트(117)에 2V가 인가될 때 부동 게이트(104)의 전위는 제어 게이트(117)의 전위가 5V에서 2V로 떨어지는 것과 같이 2V에서 3V가 떨어져 -1V가 된다. 즉, 템플릿 데이터(V_M) 및 입력 데이터(V_X)에 대하여, V_DD가 제어 게이트(117)에 인가될 때 부동 게이트(104)에 기록되는 전압은 V_DD-V_X이며, 제어 게이트(117)의전위가 연산시 V_DD에서 V_X로 떨어질 때 부동 게이트(104)의 전위는 V_DD-V_X만큼 떨어지게 되며; 이에 따라, 부동 게이트(104)의 전위는 V_X-V_M으로 떨어진다.

이러한 방식으로, V_M-V_X가 NMOS 트랜지스터(101)의 부동 게이트(103) 상에서 연산되며, V_X-V_M은 NMOS 트랜지스터(102)의 부동 게이트(104) 상에서 연산된다. 각 부동 게이트들 상에서의 전위가 결정된 후, 소스 전극들이 함께 연결되어 있는 NMOS 트랜지스터들(101 및 102)이 소스 팔로워 구성으로 동작할 때, 출력 터미널(144)의 전위는 부동 게이트의 전위 값이 더 커지는 것과 같이 올라간다. 결과적으로, 출력 터미널(144)의 최종 전위는 Max(V_X-V_M, V_M-V_X)=｜V_X-V_M｜으로 표현된다. 즉, 각 제어 게이트들(116 및 117)에 입력 데이터를 인가함으로써 부동 게이트들(103 및 103)에 기록된 전위들을 읽을 때, 입력 데이터에 대한 차이들의 각 부동 게이트들 상에서 연산되며, 그리고 소스 팔로워 동작을 이용하여 각 값들을 읽음으로써, 템플릿 데이터와 입력 데이터 간의 절대값 차이가 연산되며 그 결과가 출력 터미널(144)로부터 출력된다.

도 4를 다시 보면, 덧셈 회로(15)는 각 연산 셀들(11-a 내지 11-p)의 터미널들(144)에 연결된 제 1 전극들(17-a 내지 17-p)과; 부동 게이트로서의 제 2 전극(18)과; 스위치 장치(19)와; 그리고 제 2 전극(18)을 그의 게이트 전극으로서 갖는 소스 팔로워 회로(20)를 구비한다. 16개의 제 1 전극들(17-a 내지 17-p) 및 제 2 전극(18)은 커패시터를 형성한다. 즉, 제 1 전극들(17-a 내지 17-p)은 각각16개의 커패시터들의 제 1 전극들이며, 그리고 16개의 커패시터들의 제 2 전극들은 함께 연결된다. 기록 모드에서, 스위치 장치(19)는 제 2 전극(18)을 접지 레벨로 연결시키도록 세트된다. 연산 모드에서, 스위치 장치(19)는 턴오프되며, 탬ㅍㄹ릿 데이터와 입력 데이터 간의 절대값 차이는 각각의 연산 셀들(11-a 내지 11-p)로부터 출력된다. 제 2 전극(18)의 전위는 각 연산 셀들(11-a 내지 11-p)로부터의 절대값 차이 출력을 나타내는 전압 신호들에 비례하여 증가하며; 전위 값은 각 연산 셀들(11-a 내지 11-p)로부터의 절대값 차이 출력의 합에 해당한다. 소스 팔로워 회로(20)는 절대값 차이들의 합에 해당하는 전압 신호를 출력한다.

상기 설명한 바와 같이, 연산 모드에서, 각 패턴 디스턴스 연산 회로들(1-1 내지 1-n)은 코드북(100)에 저장된 해당 패턴의 템플릿 데이터와 이미지 신호 간의 맨하탄 디스턴스를 출력하며, 최소 신호 검출 회로(2)는 최소 디스턴스를 갖는 패턴을 검색한 다음 그 패턴을 나타내는 코드를 출력한다. 이러한 방식으로, 이미지 신호의 한 유닛과 가장 밀접하게 닮은 패턴이 결정된다.

본 실시예에서, 부동 게이트 상에서의 전하량을 변화시키는 기록 제어 회로(22)는 판독 회로, 비교기, 기록 전압 제어 회로, 기록 전압 선택기 회로, 및 기록 선택기 회로를 이용하여 구현되지만, 부동 게이트 상의 전하량을 가변시킬 수 있는 다른 모든 수단이 이용될 수 있으며; 이경우에서도 본 발명의 효과가 달성될 수 있다.

상기 설명한 바와 같이, 본 발명은 매우 작은 수의 트랜지스터들을 이용하여, 템플릿 데이터를 저장하기 위한 비휘발성 아날로그/많은 값을 갖는 메모리의기능을 수행하며, 맨하탄 디스턴스, 즉 저장된 데이터(템플릿 데이터)와 입력 데이터 간의 절대값 차이를 연산하고, 최소 디스턴스를 갖는 패턴을 검출하는 장치를 구현한다.

상기 설명된 제 1 실시예는 반도체 연산 회로, 즉 템플릿 데이터(V_M)와 입력 데이터(V_X) 간의 절대값 차이(｜V_X-V_M｜)를 얻을 수 있는 연산 셀의 예를 다루었지만, 실질적인 실행시, 제어 게이트 결합 용량에 대한 부동 게이트의 트랜지스터 게이트 용량비 때문에 실질적으로 얻어진 전압 값이 이상적인 값과 다르게 되는 문제가 발생한다. 이후 설명되는 제 2 실시예는 이러한 문제를 극복하는 반도체 연산 회로에 관한 것이다.

도 8은 본 발명의 제 2 실시예에 따른 연산 회로의 구성을 보여주는 다이어그램이며; 이는 도 5의 구성과 대응한다.

이상적인 결과를 얻을 수 없는 이유 및 상기 문제를 해결하는 제 2 실시예의 구성이 하기 설명된다. 제 2 실시예의 기본적인 회로 구성 및 회로 동작은 제 1 실시예의 연산 셀과 같기 때문에, 하기의 설명에서는 제 1 실시예와 다른 것만을 다룬다.

여기에서, 트랜지스터 게이트 용량은 C₀로 표시되며, 부동 게이트 대 제어 게이트 결합 용량은 C₁으로 표시된다. 각 트랜지스터들의 부동 게이트들에 V_M및 V_DD-V_M을 기록한 후, V_DD-V_X및 V_X가 각 제어 게이트들에 인가될 때, 각 부동 게이트들의 전위들(V_F1및 V_F2)은 다음과 같이 주어지며, 상기 V_M은 템플릿 데이터이고 V_X는 입력 데이터이다.

여기서

이다.

나타낸 바와 같이, 각 제어 게이트에 입력 데이터로서 인가된 전압에는 1 보다 작은 양의 상수가 곱해지며; 이는 쌍을 이루는 트랜지스터들의 부동 게이트 전위들 간의 대칭성을 파괴시키며, 이로 인해 높은 정확성을 갖는 연산 결과가 얻어질 수 없게 된다.

상기 문제는 부동 게이트들에 템플릿 데이터(V_M)를 기록할 때 기록 전압을 부동 게이트(103)에 대해서는V_M으로, 그리고 부동 게이트(104)에 대해서는(V_DD-V_X)로 변환시킴으로써 해결될 수 있다. 이러한 점을 고려하여, 제 2 실시예의 연산 회로에서는, 예를 들어 연산 증폭기를 이용하는 기록 전압 변환기(201)가 기록 전압을 변환하기 위한 수단으로서 제공되며, 템플릿 데이터(V_M)가 외부적으로 인가될 때,가 곱해진 값이 자동으로 출력된다. 결과적으로,가 곱해진, 외부 신호 입력 터미널(127)에 외부적으로 인가된 템플릿 데이터(V_M)는 NMOS 트랜지스터들(101 및 102)의 부동 게이트들(103 및 104)에 기록될 전압으로서 인가된다. 그러나, 기록 전압 제어 구성은 여기에 도시된 것에 한정되는 것이 아니라 적절한 모든 구성이 이용될 수 있음을 유념하자.

따라서, 각 부동 게이트들에 세트 기록 전압들을 기록한 후, 입력 데이터(V_X, V_DD-V_X및 V_X)가 각 제어 게이트들(116 및 117)에 인가될 때, 각 부동 게이트의 전위(V_F1및 V_F2)는 다음과 같이 표현된다.

알 수 있는 바와 같이, 2개의 부동 게이트들의 전위들 간의 대칭성이 유지되며; 이러한 조건에서, 트랜지스터들(101 및 102)이 소스 팔로워 구성으로 작동할 때, 어느 것이 전압 값, Max((V_X-V_M),(V_M-V_X))에서 더 크든지 간에 전위(V_F1또는 V_F2)가 출력 터미널(144)로 출력된다.

도 9는 본 발명의 제 3 실시예에 따른 연산 회로의 구성을 보여주는 다이어그램이다.

제 3 실시예는, 제어 게이트 결합 용량에 대한 부동 게이트가 트랜지스터 게이트 용량비 때문에 실질적으로 얻어진 전압값이 이상적인 값과 다르다는 문제점을 해결하기 위하여 상기 제 2 실시예와 다른 방법을 이용한다. 제 3 실시예의 기본적인 회로 구성 및 회로 동작이 상기 제 1 실시예의 것들과 같기 때문에, 하기의 설명의 제 1 실시예와 다른 것만을 다룬다.

트랜지스터(301)는 더미 트랜지스터이며 각 트랜지스터들(101 및 102)과 정확히 동일하다. 템플릿 데이터(V_M)는 트랜지스터(101)의 부동 게이트(103)에 기록되며 V_DD-V_X는 트랜지스터(102)의 부동 게이트(104)에 기록된다고 가정한다. 먼저, 0V가 더미 트랜지스터(301)의 제어 게이트(303)에 인가된다. 이때, 부동 게이트(302) 상에 보유되는 전하량은 전압(V₀)으로 판독되며 판독 회로(306)에 보유된다. 다음으로, V_X가 더미 트랜지스터(301)의 제어 게이트(303)에 인가된다. 제어 게이트(303)에 인가된 전압은, 예를 들어 판독 회로(306)로부터 출력된다. 제어 게이트(303)에 인가된 V_X는 외부 신호 입력 터미널(127)로부터 판독 회로(306)로 공급된다. 이때, 부동 게이트(302) 상에 보유된 전압 값에 대한 차이(V_X')가 연산되어 출력된다. 이때 판독 회로(306)로부터 출력된 전압(V_X')은 제어 게이트(303)에 인가된 기록 전압 목표값(V_X)과 관련하여 하기의 방정식으로 표현된다.

상기 전압(V_X')이 새로운 목표 전압으로서 선택되며, 스위치 장치들(305 및 304)를 턴오프시키고 스위치 장치들(111, 107 및 307)을 턴온시킴으로써 트랜지스터(101)의 부동 게이트(103)에 대한 기록이 수행된다. 이러한 연속적인 동작에 의하여, 결합 용량비에 대한 게이트 용량을 고려한 값이 템플릿 데이터(V_X) 기록시 부동 게이트에 실질적으로 기록된다. 유사한 연속 동작들이 부동 게이트(104)에 V_DD-V_X를 기록할 때 이용될 수 있다.

제 2, 3 실시예들에서, 트랜지스터들(101 및 102)의 부동 게이트들(103 및 104)에 인가되는 기록 전압들은 이들에 결합 용량비 만큼 곱함으로써 수정되지만, 이러한 수정은 또한 부동 게이트들(103 및 104)에 인가되는 기록 전압들을 교정하기 보다는 제어 게이트들(116 및 117)에 인가되는 전압들이 결합 용량비()로 나누어지는 경우에도 달성될 수 있음을 유념하자. 좀 더 명확히 설명하면, 제 1 실시예에서, 기록 모드에서는 V_DD/가 제어 게이트들(116 및 117)에 인가되며, 연산 모드에서는 (V_DD-V_X)/가 제어 게이트(116)에 인가되고 V_X/가 제어 게이트(117)에 인가된다.

상기 실시예들은 각 연산 셀이 MNOS 트랜지스터들을 이용하여 구성되는 예들을 다루었지만, 각 연산 셀은 PMOS 트랜지스터들을 이용하여 구성될 수 있다. 도 10은 각 연산 셀이 PMOS 트랜지스터들을 이용하여 구성되는 제 4 실시예를 보여주는 다이어그램이다. 2개의 PMOS 트랜지스터들(401 및 402)의 소스 전그들 및 드레인 전극들은 각각 서로 접속되며, 그리고 소스 전극들은 덧셈 회로에 함께 접속되고 스위치 장치(408)를 경유하여 신호선에 또한 접속되며; 이러한 신호선은 판독 회로(412)에 접속되고 스위치 장치(410)를 통하여 파워 공급선에 또한 접속된다.반면에, 드레인 전극들은 스위치(409)에 의하여 신호선에 함께 접속되며, 이 신호선은 판독 회로(412)에 접속되고, 스위치 장치(411)에 의해 접지 전위에 접속된다. PMOS 트랜지스터들(401 및 402)의 부동 게이트들(403 및 404)의 한 측은 기록 전압 제어기(414)에 접속되며, 다른 측은 제어 게이트들(405 및 406)에 각각 용량적으로 결합된다. 제 1 실시예에서와 같이, 기록 전압 제어기(414)를 이용하여 전압이 부동 게이트(403 또는 404)에 기록되며, 동시에, 판독 회로(412)를 이용하여 부동 게이트(403 또는 404) 상의 전압이 판독된다. 비교기(413)는 판독 회로(412)에 의해 판독된 부동 게이트(403 또는 404) 상의 전압을 외부 신호 입력 터미널(415)로부터 입력된 목표 전압과 비교한 다음, 부동 게이트(403 또는 404) 상의 전압이 목표 전압에 이를 때 종료 신호를 출력한다.

제 1 내지 4 실시예들에서, 각 연산 셀들의 드레인들 뿐 아니라 소스들은 함께 접속되지만, 드레인들은 반드시 함께 접속될 필요는 없다. 즉, 드레인들은 파워 공급선 및 판독 회로에 개별적으로 접속될 수도 있다. 도 11은 드레인들이 파워 공급선 및 판독 회로에 개별적으로 접속된 제 5 실시예를 보여주는 다이어그램이다.

알 수 있는 바와 같이, 제 5 실시예는 도 5에 도시된 제 1 실시예의 구성과 유사하며, 단지 연산 셀의 드레인들의 접속 및 부동 게이트들(103 및 104)에 연결된 전하 주입 및 제거 수단(113 및 114)의 접속만이 다르다. NMOS 트랜지스터(101)의 드레인 전극(105)은 PMOS 트랜지스터로부터 형성된 스위치 장치(107a)에 의해 신호선(108a)에 접속된다. NMOS 트랜지스터(102)의 드레인 전극(106)은 PMOS 트랜지스터로부터 형성된 스위치 장치(107b)에 의해 신호선(108b)에 접속된다. 신호선들(108a 및 118b)은 스위치 장치들(118a 및 118b)에 의하여 각각 파워 공급선들(119a 및 119b)에 접속되고, 스위치 장치들(12a 및 120b)에 의하여 판독 회로(124)에 접속된다. 반면에, 전하 주입 및 제거 수단들(113 및 114)은 공통 터미널(115)에 접속된다.

부동 게이트(103) 기록시, 스위치 장치들(107a 및 120a)은 턴온되며, 스위치 장치들(107b, 120b, 118a 및 118b)는 턴오프된다. 결과적으로, 단지 NMOS 트랜지스터(101) 만이 판독 회로(124)에 접속되며, NMOS 트랜지스터(102)는 판독 회로(124)에 접속되지 않는데, 이는 NMOS 트랜지스터(102)가 턴온될지라도 이 트랜지스터가 기록 동작에 어떠한 영향도 미치지 않도록 하기 위함이다. 따라서, 고전압이 NMOS 트랜지스터(102)의 제어 게이트(117)에 인가될 수 있다. 결과적으로, 프롤팅 게이트(103)를 기록하기 위하여 터미널(115)에 고전압이 인가될 때, 부동 게이트(104)에는 어떠한 기록도 이루어지지 않게 된다. 그렇지 않으면, 제 1 실시예의 동작과 동일하게 된다.

부동 게이트(103)로의 기록 동작 완료 후 부동 게이트(104) 기록시, 단지 NMOS 트랜지스터(102) 만이 판독 회로(124)에 접속되며, 동일한 동작이 반복된다. 연산 수행시, 스위치 장치들(107a, 107b, 118a 및 118b)은 턴온되며, 스위치 장치들(120a 및 120b)은 턴오프된다. 삭감 동작이 공통 소스측 상에서 수행되기 때문에, 드레인 전극들(105 및 106)이 각 파워 공급선들(119a 및 119b)에 개별적으로 접속될지라도 제 1 실시예에서와 동일한 동작이 수행된다.

상기 설명한 바와 같이, 본 발명에 따르면 고속 및 고정확성으로 아날로그 또는 다중값을 갖는 데이터를 저장할 수 있으며 고정확성으로 아날로그 또는 다중값을 갖는 데이터의 연산을 수행할 수 있는 연산 회로가 단순한 회로를 이용하여 구현될 수 있다.

Claims (16)

1. 부동 게이트 및 상기 부동 게이트에 용량적으로 결합된 제어 게이트를 갖는 제 1 MOS 트랜지스터와;

   부동 게이트와 상기 부동 게이트에 용량적으로 결합된 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 접속된 제 2 MOS 트랜지스터와;

   상기 제 1 MOS 트랜지스터의 상기 부동 게이트에 바람직한 전압을 기록하기 위한 제 1 기록 회로와; 그리고

   상기 제 2 MOS 트랜지스터의 상기 부동 게이트에 바람직한 전압을 기록하기 위한 제 2 기록 회로를 구비하는 것을 특징으로 하는 반도체 연산 회로.
2. 제 1 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 N-채널 MOS 트랜지스터이며, 상기 규정된 전압은 고레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
3. 제 1 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 P-채널 MOS 트랜지스터들이며, 상기 규정된 전압은 저레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
4. 제 1 신호 전압과 제 2 신호 전압 간의 차이를 나타내는 절대값 전압을 연산하기 위한 반도체 연산 회로로서,

   부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 갖는 제 1 MOS 트랜지스터와;

   부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 결합되는 제 2 MOS 트랜지스터와;

   상기 제 1, 2 MOS 트랜지스터의 제어 게이트들에 인가된 규정 전압을 이용하여, 상기 제 1 MOS 트랜지스터의 부동 게이트의 전위를 상기 제 1 신호 전압에 해당하는 값으로 세트시키고, 상기 제 2 MOS 트랜지스터의 부동 게이트의 전위를 상기 규정 전압으로부터 상기 제 1 신호 전압을 감산하여 얻어지는 값으로 세트시키는 기록 회로와; 그리고

   상기 규정 전압에서 제 2 신호 전압을 감산하여 얻어지는 값을 나타내는 전압을 연산하기 위한 차이 전압 연산 회로를 구비하며;

   상기 기록 회로에 의해 상기 제 1, 2 MOS 트랜지스터를 세트시킨 후, 상기 차이 전압 연산 회로의 출력 전압이 상기 제 1 MOS 트랜지스터의 제어 게이트에 인가되고, 동시에 제 2 신호 전압이 상기 제 2 MOS 트랜지스터의 제어 게이트에 인가될 때, 상기 제 1 신호 전압과 상기 제 2 신호 전압 간의 차이를 나타내는 절대값 전압이 출력되는 것을 특징으로 하는 반도체 연산 회로.
5. 제 4 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 N-채널 MOS 트랜지스터이며, 상기 규정된 전압은 고레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
6. 제 4 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 P-채널 MOS 트랜지스터들이며, 상기 규정된 전압은 저레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
7. 제 1 신호 전압과 제 2 신호 전압 간의 차이를 나타내는 절대값 전압을 연산하기 위한 반도체 연산 회로로서,

   부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 갖는 제 1 MOS 트랜지스터와;

   부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 결합되는 제 2 MOS 트랜지스터와;

   상기 제 1, 2 MOS 트랜지스터들의 상기 제어 게이트들에 인가된 상기 규정 전압을 이용하여, 상기 제 1 MOS 트랜지스터의 상기 부동 게이트의 전위를 상기 제 1 신호 전압에 1 보다 작은 양의 상수를 곱한 것과 같은 값을 세트시키고, 상기 제 2 MOS 트랜지스터의 상기 부동 게이트의 전위를 상기 규정 전압에서 상기 제 1 신호 전압을 감산한 다음 결과적인 차이값에 상기 상수를 곱한 것과 동일한 값을세트시키는 기록 회로와; 그리고

   상기 규정 전압에서 제 2 신호 전압을 감산하여 얻어지는 값을 나타내는 전압을 연산하기 위한 차이 전압 연산 회로를 구비하며;

   상기 기록 회로에 의해 상기 제 1, 2 MOS 트랜지스터를 세트시킨 후, 상기 차이 전압 연산 회로의 출력 전압이 상기 제 1 MOS 트랜지스터의 제어 게이트에 인가되고, 동시에 제 2 신호 전압이 상기 제 2 MOS 트랜지스터의 제어 게이트에 인가될 때, 상기 제 1 신호 전압과 상기 제 2 신호 전압 간의 차이를 나타내는 절대값 전압이 출력되는 것을 특징으로 하는 반도체 연산 회로.
8. 제 7 항에 있어서, 상기 기록 회로는:

   상기 제 1 또는 2 MOS 트랜지스터와 동등한 더미 MOS 트랜지스터의 부동 게이트 상의 전압을 판독하기 위한 판독 회로; 및

   2개의 전압, 즉 그 전압들 간의 차이가 제 1 또는 2 MOS 트랜지스터에 기록될 전압과 같은 2개의 전압이 더미 MOS 트랜지스터의 제어 게이트에 교대로 인가되고, 상기 기록 회로가 상기 제 1, 2 MOS 트랜지스터의 출력 차이와 같은 전압을 기록할 때에 발생하는 판독 회로의 출력 차이를 연산하는 수정 전압 연산 회로를 구비하며,

   상기 기록 회로는 상기 제 1 또는 2 MOS 트랜지스터에 상기 출력 차이와 동등한 전압을 기록하는 것을 특징으로 하는 반도체 연산 회로.
9. 제 7 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 N-채널 MOS 트랜지스터이며, 상기 규정된 전압은 고레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
10. 제 7 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 P-채널 MOS 트랜지스터들이며, 상기 규정된 전압은 저레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
11. 제 1 신호 전압과 제 2 신호 전압 간의 차이를 나타내는 절대값 전압을 연산하기 위한 반도체 연산 회로로서,

    부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 갖는 제 1 MOS 트랜지스터와;

    부동 게이트 및 상기 부동 게이트에 용량적으로 결합되는 제어 게이트를 가지며, 소스 전극이 상기 제 1 MOS 트랜지스터의 소스 전극에 결합되는 제 2 MOS 트랜지스터와;

    상기 제 1, 2 MOS 트랜지스터들의 상기 제어 게이트들에 인가된 1보다 작은 양의 상수가 곱해진 상기 규정 전압을 이용하여, 상기 제 1 MOS 트랜지스터의 상기 부동 게이트의 전위를 상기 제 1 신호 전압과 동일한 값으로 세트시키고, 상기 제 2 MOS 트랜지스터의 상기 부동 게이트의 전위를 상기 규정 전압에서 상기 제 1 신호 전압을 감산하여 얻어진 값과 동일한 값으로 세트시키는 기록 회로와; 그리고

    상기 규정 전압에서 제 2 신호 전압을 감산하여 얻어지는 값을 나타내는 전압을 연산하기 위한 차이 전압 연산 회로를 구비하며;

    상기 기록 회로에 의해 상기 제 1, 2 MOS 트랜지스터를 세트시킨 후, 상기 상수로 나누어진 상기 차이 전압 연산 회로의 출력 전압이 상기 제 1 MOS 트랜지스터의 제어 게이트에 인가되고, 동시에 상기 상수로 나누어진 상기 제 2 신호 전압이 상기 제 2 MOS 트랜지스터의 제어 게이트에 인가될 때, 상기 제 1 신호 전압과 상기 제 2 신호 전압 간의 차이를 나타내는 절대값 전압이 출력되는 것을 특징으로 하는 반도체 연산 회로.
12. 제 11 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 N-채널 MOS 트랜지스터이며, 상기 규정된 전압은 고레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
13. 제 11 항에 있어서, 상기 제 1, 2 MOS 트랜지스터들은 P-채널 MOS 트랜지스터들이며, 상기 규정된 전압은 저레벨의 공급 전압인 것을 특징으로 하는 반도체 연산 회로.
14. 각각 소정 수의 신호들로 구성된 제 1 신호 그룹 및 제 2 신호 그룹 내의 해당하는 신호들 간의 절대값 차이의 합을 연산하기 위한 연산 장치로서,

    소정수의 신호들에 해당하는 수의 반도체 연산 회로들을 갖는 개별적인 절대값 연산 회로와, 여기서 상기 각 반도체 연산 회로들은 상기 제 1 항 내지 제 6 항 중의 어느 한 항에서 설명된 상기 반도체 연산 회로와 동일하며; 그리고

    개별적인 절대값 연산 회로 내의 반도체 연산 회로들의 출력의 합을 연산하는 덧셈 회로를 구비하는 것을 특징으로 하는 연산 장치.
15. 제 14 항에 있어서, 상기 덧셈 회로는:

    각각 2개의 터미널들, 즉 제 1 터미널 및 제 2 터미널을 갖는 다수의 커패시터들과, 여기서 상기 커패시터들의 상기 제 2 터미널들은 함께 접속되어 공통의 제 2 터미널을 형성하며; 그리고

    게이트 전극이 상기 공통의 제 2 터미널의 연장부로부터 형성되는 MOS 트랜지스터를 구비하며,

    상기 개별적인 절대값 연산 회로 내의 상기 반도체 연산 회로들의 상기 소스 전극들은 각각 상기 제 1 터미널들에 접속되는 것을 특징으로 하는 연산 장치.
16. 제 14 항에 있어서, 상기 개별적인 절대값 연산 회로 내의 상기 각 반도체 연산 회로들 내의 상기 기록 회로는 제거가능한 것을 특징으로 하는 연산 장치.