CN112868017A - 半导体装置及电子设备 - Google Patents
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Abstract
提供一种能够以低功耗进行积和运算的半导体装置。本发明的一个方式是一种包括第一、第二电路的半导体装置，第一电路包括第一保持节点，第二电路包括第二保持节点。第一电路与第一、第二输入布线及第一、第二布线电连接，第二电路与第一、第二输入布线及第一、第二布线电连接，第一、第二电路的每一个具有将对应于第一数据的第一、第二电位保持在第一、第二保持节点的功能。通过对第一、第二输入布线输入对应于第二数据的电位，第一电路向第一布线和第二布线中的一方输出电流，第二电路向第一布线和第二布线中的另一方输出电流。第一、第二电路向第一布线或第二布线输出的电流根据第一、第二保持节点所保持的第一、第二电位决定。
Description
技术领域
本发明的一个方式涉及一种半导体装置及电子设备。
本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
现在，以人间的脑子结构为模型的集成电路的开发日益火热。该集成电路组装有作为脑子结构的电子电路且包括相当于人间脑子的“神经元”及“神经突触”的电路。因此，有时将上述集成电路称为“神经形性(neuro-morphic)”、“脑子形性(brain-morphic)”或“脑子激发(brain-inspire)”。该集成电路具有非诺依曼型体系结构，与随着处理速度的增加功耗也变高的诺依曼型体系结构相比，可以期待以极低功耗进行并列处理。
包括“神经元”及“神经突触”的模仿神经电路网的数据处理模型被称为人工神经网络(ANN)。例如，非专利文献1及非专利文献2公开了使用SRAM(StaticRandomAccessMemory；静态随机存取存储器)构成人工神经网络的运算装置。
[先行技术文献]
[专利文献]
[非专利文献1]M.Kang et al.，“IEEE Journal Of Solid-State Circuits”，2018，Volume 53，No.2，p.642-655.
[非专利文献2]J.Zhang et al.，“IEEE Journal Of Solid-State Circuits”，2017，Volume 52，No.4，p.915-924.
发明内容
发明所要解决的技术问题
在人工神经网络中，进行将使两个神经元彼此结合的神经突触的结合强度(有时称为权系数。)乘以在两个神经元间传送的信号的计算。尤其是，在分层人工神经网络中，需要将第一层的多个第一神经元的每一个与第二层的第二神经元中的一个之间的神经突触的结合強度分别乘以与从第一层的多个第一神经元的每一个向第二层的第二神经元中的一个输入的信号而将它们加在一起，根据人工神经网络的规模例如决定该结合强度的数量、表示该信号的参数的数量。换言之，在人工神经网络中，分层的数量、神经元的数量等越多，相当于“神经元”及“神经突触”的每一个的电路数量越多，从而运算量有时变庞大。
构成芯片的电路数量越多功耗越高，而且驱动装置时产生的发热量也越大。尤其是，发热量越大，对包括在芯片的电路元件的特性带来的影响越大，所以构成芯片的电路优选包括不容易受到温度影响的电路元件。
本发明的一个方式的目的之一是提供一种构成分层人工神经网络的半导体装置等。另外，本发明的一个方式的目的之一是提供一种功耗低的半导体装置等。另外，本发明的一个方式的目的之一是提供一种难以受到环境温度的影响的半导体装置等。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置等。
注意，本发明的一个方式的目的不局限于上述目的。上述列举的目的并不妨碍其他目的的存在。另外，其他目的是上面没有提到而将在下面的记载中进行说明的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上面没有提到的目的。此外，本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式并不需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种包括第一电路、第二电路的半导体装置，其中第一电路包括第一保持节点，第二电路包括第二保持节点，第一电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，第二电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，第一电路具有将对应于第一数据的第一电位保持在第一保持节点的功能，第二电路具有将对应于第一数据的第二电位保持在第二保持节点的功能，第一电路具有：在对第一输入布线输入高电平电位且对第二输入布线输入低电平电位时，对第一布线输出对应于第一电位的电流的功能；在对第一输入布线输入低电平电位且对第二输入布线输入高电平电位时对第二布线输出对应于第一电位的电流的功能；以及在对第一输入布线输入低电平电位且对第二输入布线输入低电平电位时不对第一布线及第二布线输出对应于第一电位的电流的功能，第二电路具有：在对第一输入布线输入高电平电位且对第二输入布线输入低电平电位时，对第二布线输出对应于第二电位的电流的功能；在对第一输入布线输入低电平电位且对第二输入布线输入高电平电位时，对第一布线输出对应于第二电位的电流的功能；以及在对第一输入布线输入低电平电位且对第二输入布线输入低电平电位时，不对第一布线及第二布线输出对应于第二电位的电流的功能。
(2)
另外，本发明的一个方式是一种半导体装置，其中在上述(1)的结构中，第一电路包括第一至第四晶体管及第一电容器，第二电路包括第五至第八晶体管及第二电容器，第一保持节点与第一晶体管的第一端子、第二晶体管的栅极及第一电容器的第一端子电连接，第二晶体管的第一端子与第一电容器的第二端子电连接，第二晶体管的第二端子与第三晶体管的第一端子及第四晶体管的第一端子电连接，第三晶体管的栅极与第一输入布线电连接，第四晶体管的栅极与第二输入布线电连接，第三晶体管的第二端子与第一布线电连接，第四晶体管的第二端子与第二布线电连接，第二保持节点与第五晶体管的第一端子、第六晶体管的栅极及第二电容器的第一端子电连接，第六晶体管的第一端子与第二电容器的第二端子电连接，第六晶体管的第二端子与第七晶体管的第一端子及第八晶体管的第一端子电连接，第七晶体管的栅极与第一输入布线电连接，第八晶体管的栅极与第二输入布线电连接，第七晶体管的第二端子与第二布线电连接，第八晶体管的第二端子与第一布线电连接。
(3)
另外，本发明的一个方式是一种半导体装置，其中在上述(1)中，第一电路包括第一至第四晶体管、第九晶体管及第一电容器，第二电路包括第五至第八晶体管、第十晶体管及第二电容器，第一保持节点与第一晶体管的第一端子、第二晶体管的栅极、第九晶体管的栅极及第一电容器的第一端子电连接，第一电容器的第二端子与第二晶体管的第一端子及第九晶体管的第一端子电连接，第二晶体管的第二端子与第三晶体管的第一端子电连接，第九晶体管的第二端子与第四晶体管的第一端子电连接，第三晶体管的栅极与第一输入布线电连接，第四晶体管的栅极与第二输入布线电连接，第三晶体管的第二端子与第一布线电连接，第四晶体管的第二端子与第二布线电连接，第二保持节点与第五晶体管的第一端子、第六晶体管的栅极、第十晶体管的栅极及第二电容器的第一端子电连接，第二电容器的第二端子与第六晶体管的第一端子及第十晶体管的第一端子电连接，第六晶体管的第二端子与第七晶体管的第一端子电连接，第十晶体管的第二端子与第八晶体管的第一端子电连接，第七晶体管的栅极与第一输入布线电连接，第八晶体管的栅极与第二输入布线电连接，第七晶体管的第二端子与第二布线电连接，第八晶体管的第二端子与第一布线电连接。
(4)
另外，本发明的一个方式是一种半导体装置，其中在上述(1)的结构中，第一电路包括第一至第四晶体管、第一逻辑电路及第二逻辑电路，第二电路包括第五至第八晶体管、第三逻辑电路、第四逻辑电路，第一至第四逻辑电路的每一个具有将输入到输入端子的信号的反转信号从输出端子输出的功能，第一保持节点与第一逻辑电路的输入端子、第二逻辑电路的输出端子、第一晶体管的第一端子及第二晶体管的栅极电连接，第一逻辑电路的输出端子与第二逻辑电路的输入端子电连接，第二晶体管的第二端子与第三晶体管的第一端子及第四晶体管的第一端子电连接，第三晶体管的栅极与第一输入布线电连接，第四晶体管的栅极与第二输入布线电连接，第三晶体管的第二端子与第一布线电连接，第四晶体管的第二端子与第二布线电连接，第二保持节点与第三逻辑电路的输入端子、第四逻辑电路的输出端子、第五晶体管的第一端子及第六晶体管的栅极电连接，第三逻辑电路的输出端子与第四逻辑电路的输入端子电连接，第六晶体管的第二端子与第七晶体管的第一端子及第八晶体管的第一端子电连接，第七晶体管的栅极与第一输入布线电连接，第八晶体管的栅极与第二输入布线电连接，第七晶体管的第二端子与第二布线电连接，第八晶体管的第二端子与第一布线电连接。
(5)
另外，本发明的一个方式是一种半导体装置，其中在上述(1)的结构中，第一电路包括第一至第四晶体管、第一逻辑电路及第二逻辑电路，第二电路包括第六至第八晶体管，第一逻辑电路及第二逻辑电路的每一个具有将输入到输入端子的信号的反转信号从输出端子输出的功能，第一保持节点与第一逻辑电路的输入端子、第二逻辑电路的输出端子、第一晶体管的第一端子及第二晶体管的栅极电连接，第一逻辑电路的输出端子与第二逻辑电路的输入端子电连接，第二晶体管的第二端子与第三晶体管的第一端子及第四晶体管的第一端子电连接，第三晶体管的栅极与第一输入布线电连接，第四晶体管的栅极与第二输入布线电连接，第三晶体管的第二端子与第一布线电连接，第四晶体管的第二端子与第二布线电连接，第二保持节点与第二逻辑电路的输入端子、第一逻辑电路的输出端子及第六晶体管的栅极电连接，第六晶体管的第二端子与第七晶体管的第一端子及第八晶体管的第一端子电连接，第七晶体管的栅极与第一输入布线电连接，第八晶体管的栅极与第二输入布线电连接，第七晶体管的第二端子与第二布线电连接，第八晶体管的第二端子与第一布线电连接。
(6)
另外，本发明的一个方式是一种包括第一电路、第二电路的半导体装置，其中第一电路包括第一负载电路，第二电路包括第二负载电路，第一负载电路及第二负载电路的每一个包括第一端子及第二端子，第一负载电路、第二负载电路的每一个具有根据第一数据使第一端子与第二端子间的电阻值变化的功能，第一电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，第二电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，第一电路具有：在对第一输入布线输入高电平电位且对第二输入布线输入低电平电位时，对第一布线输出对应于第一负载电路的电阻值的电流的功能；在对第一输入布线输入低电平电位且对第二输入布线输入高电平电位时对第二布线输出对应于第一负载电路的电阻值的电流的功能；以及在对第一输入布线输入低电平电位且对第二输入布线输入低电平电位时不对第一布线及第二布线输出对应于第一负载电路的电阻值的电流的功能，第二电路具有：在对第一输入布线输入高电平电位且对第二输入布线输入低电平电位时，对第二布线输出对应于第二负载电路的电阻值的电流；在对第一输入布线输入低电平电位且对第二输入布线输入高电平电位时，对第一布线输出对应于第二负载电路的电阻值的电流的功能；以及在对第一输入布线输入低电平电位且对第二输入布线输入低电平电位时，不对第一布线及第二布线输出对应于第二负载电路的电阻值的电流的功能。
(7)
另外，本发明的一个方式是一种半导体装置，其中在上述(6)的结构中，第一电路包括第三晶体管及第四晶体管，第二电路包括第七晶体管及第八晶体管，第一负载电路的第一端子与第三晶体管的第一端子及第四晶体管的第一端子电连接，第三晶体管的栅极与第一输入布线电连接，第四晶体管的栅极与第二输入布线电连接，第三晶体管的第二端子与第一布线电连接，第四晶体管的第二端子与第二布线电连接，第二负载电路的第一端子与第七晶体管的第一端子及第八晶体管的第一端子电连接，第七晶体管的栅极与第一输入布线电连接，第八晶体管的栅极与第二输入布线电连接，第七晶体管的第二端子与第二布线电连接，第八晶体管的第二端子与第一布线电连接。
(8)
另外，本发明的一个方式是一种半导体装置，其中在上述(7)的结构中，第一电路包括第一晶体管，第二电路包括第二晶体管，第一晶体管的第一端子与第一负载电路的第一端子电连接，第二晶体管的第一端子与第二负载电路的第一端子电连接。
(9)
另外，本发明的一个方式是一种半导体装置，其中在上述(6)至(8)中的任一个结构中，第一负载电路包括可变电阻器、MTJ元件和相变存储器中的任一个，第二负载电路包括可变电阻器、MTJ元件和相变存储器中的任一个。
(10)
另外，本发明的一个方式是一种半导体装置，其中在上述(1)至(9)中的任一个结构中，该半导体装置包括第三电路及第四电路，第三电路具有对第一输入布线及第二输入布线的每一个输入对应于第二数据的电位的功能，第四电路具有比较从第一布线流过的电流与从第二布线流过的电流而从第四电路的输出端子输出对应于第一数据与第二数据之积的电位的功能。
(11)
另外，本发明的一个方式是一种电子设备，包括上述(1)至(10)中的任一个半导体装置，并且由半导体装置进行神经网络的运算。
注意，在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
另外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确记载有“电连接”时，与只明确记载有“连接”的情况相同。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的显示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种显示方法是一个例子，不局限于上述显示方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
另外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通状态的控制端子。被用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方被用作源极而另一方被用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。另外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。另外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
另外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以称为节点。
另外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。另外，布线等中的“电流的方向”是正载流子移动的方向，以正电流量记载。换言之，负载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。另外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
另外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。另外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。
另外，“上”或“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。另外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”或“布线”这样的词语不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。另外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(Density of States：态密度)，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。另外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
发明效果
通过本发明的一个方式可以提供一种构成分层人工神经网络的半导体装置等。另外，通过本发明的一个方式可以提供一种功耗低的半导体装置等。另外，通过本发明的一个方式可以提供一种难以受到环境温度的影响的半导体装置等。另外，通过本发明的一个方式可以提供一种新颖的半导体装置等。
注意，本发明的一个方式的效果不局限于上述效果。上述列举的效果并不妨碍其他效果的存在。另外，其他效果是上面没有提到而将在下面的记载中进行说明的效果。注意，本发明的一个方式至少具有上述列举的效果及/或其他效果中的一个效果。此外，本发明的一个方式实现上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况有时不具有上述效果。
附图说明
图1A、图1B是说明分层神经网络的图。
图2是示出半导体装置的结构例子的电路图。
图3A、图3B、图3C、图3D、图3E、图3F是示出半导体装置所包括的电路的结构例子的电路图。
图4A、图4B、图4C、图4D、图4E、图4F是示出半导体装置所包括的电路的结构例子的电路图。
图5A、图5B、图5C、图5D、图5E、图5F是示出半导体装置所包括的电路的结构例子的电路图。
图6是示出半导体装置的结构例子的电路图。
图7是示出半导体装置的结构例子的电路图。
图8是示出半导体装置的结构例子的电路图。
图9A、图9B、图9C是示出半导体装置所包括的电路的结构例子的电路图。
图10A、图10B是示出半导体装置所包括的电路的结构例子的电路图。
图11A、图11B是示出半导体装置所包括的电路的结构例子的电路图。
图12A、图12B是示出半导体装置所包括的电路的结构例子的电路图。
图13A、图13B、图13C是示出半导体装置所包括的电路的工作例子的时序图。
图14A、图14B、图14C是示出半导体装置所包括的电路的工作例子的时序图。
图15A、图15B、图15C是示出半导体装置所包括的电路的工作例子的时序图。
图16A、图16B是示出半导体装置所包括的电路的结构例子的电路图。
图17是示出半导体装置所包括的电路的结构例子的电路图。
图18A、图18B、图18C、图18D是示出半导体装置所包括的电路的结构例子的电路图。
图19是示出半导体装置所包括的电路的结构例子的电路图。
图20A、图20B是示出半导体装置所包括的电路的结构例子的电路图。
图21A、图21B是示出半导体装置所包括的电路的结构例子的电路图。
图22A、图22B、图22C是示出半导体装置所包括的电路的结构例子的电路图。
图23A、图23B、图23C是示出半导体装置所包括的电路的结构例子的电路图。
图24A、图24B是示出半导体装置所包括的电路的结构例子的电路图。
图25A、图25B是示出半导体装置所包括的电路的结构例子的电路图。
图26A、图26B是示出半导体装置所包括的电路的结构例子的电路图。
图27A、图27B是示出半导体装置所包括的电路的结构例子的电路图。
图28是示出半导体装置的结构例子的截面图。
图29是示出半导体装置的结构例子的截面图。
图30A、图30B、图30C是示出晶体管的结构例子的俯视图及截面图。
图31A、图31B、图31C是示出晶体管的结构例子的俯视图及截面图。
图32A、图32B、图32C是示出晶体管的结构例子的俯视图及截面图。
图33A、图33B、图33C是示出晶体管的结构例子的俯视图及截面图。
图34A、图34B、图34C是示出晶体管的结构例子的俯视图及截面图。
图35A、图35B、图35C是示出晶体管的结构例子的俯视图及截面图。
图36A、图36B是示出晶体管的结构例子的俯视图及立体图。
图37A、图37B是示出晶体管的结构例子的截面图。
图38A、图38B、图38C是示出电容器的结构例子的俯视图及立体图。
图39A、图39B、图39C是示出电容器的结构例子的俯视图及立体图。
图40A、图40B、图40C、图40D是示出半导体晶片及电子构件的一个例子的立体图。
图41是示出电子设备的一个例子的立体图。
图42A是示出电子设备的一个例子的正面图，图42B、图42C是示出电子设备的一个例子的立体图。
具体实施方式
在人工神经网络(以下称为神经网络。)中，神经突触的结合强度可以通过对神经网络供应现有的信息改变。有时将这样的对神经网络提供现有的信息决定结合强度的处理称为“学习”。
并且，通过对“学习”(决定了结合强度)过的神经网络提供某个信息，可以根据其结合强度输出新信息。有时将这样的在神经网络中根据被提供的信息和结合强度输出新信息的处理称为“推论”或“认知”。
作为神经网络的模型，例如可以举出Hopfield神经网络、分层神经网络等。尤其是，有时将具有多层结构的神经网络称为“深度神经网络”(DNN)，将利用深度神经网络的机械学习称为“深度学习”。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)。此外，也可以将OS FET或OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
另外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
另外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
另外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图等的附图中，为了明确起见，有时省略部分构成要素的图示。
另外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明作为本发明的一个方式的半导体装置，即进行神经网络的运算的运算电路。
<分层神经网络>
首先，说明分层神经网络。分层神经网络例如包括一个输入层、一个或多个中间(隐藏层)及一个输出层，由共三个以上的层构成。图1A所示的分层神经网络100是其一个例子，神经网络100包括第一层至第R层(在此，R可以为4以上的整数。)。尤其是，第一层相当于输入层，第R层相当于输出层，其他层相当于中间层。注意，在图1A中，作为中间层示出第(k-1)层、第k层(在此，k是3以上且R-1以下的整数。)，而省略其他中间层。
神经网络100的各层包括一个或多个神经元。在图1A中，第一层包括神经元N1 (1)至神经元Np (1)(在此，p是1以上的整数。)，第(k-1)层包括神经元N1 (k-1)至神经元Nm (k-1)(在此，m是1以上的整数。)，第k层包括神经元N1 (k)至神经元Nn (k)(在此，n是1以上的整数。)，第R层包括神经元N1 (R)至神经元Nq (R)(在此，q是1以上的整数。)。
另外，图1A除了神经元N1 (1)、神经元Np (1)、神经元N1 (k-1)、神经元Nm (k-1)、神经元N1 (k)、神经元Nn (k)、神经元N1 (R)、神经元Nq (R)以外，还示出第(k-1)层的神经元Ni (k-1)(在此，i是1以上且m以下的整数。)、第k层的神经元Nj (k)(在此，j是1以上且n以下的整数。)，而省略示出其他神经元。
接着，说明从前一层的神经元向下一层的神经元的信号的传送以及向每个神经元输入或输出到每个神经元的信号。注意，在本说明书中，着眼于第k层的神经元Nj (k)。
图1B示出第k层的神经元Nj (k)、输入到神经元Nj (k)的信号以及从神经元Nj (k)输出的信号。
具体而言，第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个的输出信号的z1 (k-1)至zm (k-1)向神经元Nj (k)输出。然后，神经元Nj (k)根据z1 (k-1)至zm (k-1)生成zj (k)而将zj (k)作为输出信号向第(k+1)层(未图示。)的各神经元输出。
从前一层的神经元向后一层的神经元输入的信号的传送强度根据使它们连接的神经突触的结合强度(以下称为权系数。)决定。在神经网络100中，将从前一层的神经元输出的信号被乘以对应的权系数而输入到后一层的神经元。在i设定为1以上且m以下的整数且第(k-1)层的神经元Ni (k-1)与第k层的神经元Nj (k)之间的神经突触的权系数设定为wi (k -1) j (k)时，输入到第k层的神经元Nj (k)的信号可以以算式(1.1)表示。
[算式1]
换言之，在从第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个向第k层的神经元Nj (k)传送信号时，作为该信号的z1 (k-1)至zm (k-1)被乘以对应于各信号的权系数(w1 (k-1) j (k)至wm (k-1) j (k))。然后，对第k层的神经元Nj (k)输入w1 (k-1) j (k)·z1 (k-1)至wm (k-1) j (k)·zm (k-1)。此时，对第k层的神经元Nj (k)输入的信号的总和uj (k)成为算式(1.2)。
[算式2]
神经元Nj (k)根据uj (k)生成输出信号zj (k)。在此，以以下算式定义来自神经元Nj (k)的输出信号zj (k)。
[算式3]
函数f(uj(k))是分层神经网络中的激活函数，可以使用阶梯函数、线性斜坡函数、sigmoid函数等。既可以在所有神经元中使用相同的激活函数，也可以在所有神经元中使用不同的激活函数。此外，激活函数也可以在各层中相同或不同。
各层的神经元所输出的信号既可以为模拟值又可以为数字值。作为数字值，例如既可以为2值又可以为3值。在信号为模拟值时，作为激活函数，例如使用线性斜坡函数、sigmoid函数等即可。在信号为数字值的2值时，例如，使用使输出为-1或1、或者0或1的阶梯函数即可。另外，各层的神经元所输出的信号也可以为3值以上，在此情况下，作为激活函数使用3值，例如使用使输出为-1、0或1的阶梯函数，或者0、1或2的阶梯函数等即可。
神经网络100通过对第一层(输入层)输入输入信号，在从第一层(输入层)到最后层(输出层)的各层中，依次进行根据从前一层输入的信号使用算式(1.1)至(1.3)生成输出信号而将该输出信号输出到后一层的工作。从最后层(输出层)输出的信号相当于神经网络100所计算的结果。
<运算电路的结构例子>
在此，说明在上述神经网络100中能够进行算式(1.2)及算式(1.3)的运算的运算电路的一个例子。注意，在该运算电路中，作为一个例子，神经网络100的神经突触电路的权系数设定为2值(“-1”、“+1”的组合或“0”、“+1”的组合等。)或者3值(“-1”、“0”、“1”的组合等。)，并且该权系数为神经元的激活函数为2值(“-1”、“+1”的组合或“0”、“+1”的组合等。)或3值(“-1”、“0”、“1”的组合。)输出的函数。另外，在本说明书等中，将权系数和从前一层的神经元向后一层的神经元输入的信号的值(有时称为运算值)中的一方称为第一数据而另一方称为第二数据。
例如，图2所示的运算电路110是包括阵列部ALP、电路ILD、电路WLD、电路XLD、电路AFP的半导体装置。运算电路110是对输入到图1A及图1B中的第k层的神经元N1 (k)至神经元Nn (k)的信号z1 (k-1)至zm (k-1)进行处理而生成从神经元N1 (k)至神经元Nn (k)的每一个输出的信号z1 (k)至zn (k)的电路。
另外，运算电路110整体或一部分可以用于神经网络、AI以外的用途等。例如，当在图像处理用计算、科学计算用计算等中进行积和运算处理或矩阵运算处理时，也可以使用运算电路110整体或一部分进行处理。换言之，运算电路110整体或一部分除了AI用计算以外还可以用于一般的计算。
电路ILD例如与布线IL[1]至布线IL[n]、布线ILB[1]至布线ILB[n]电连接。电路WLD例如与布线WLS[1]至布线WLS[m]电连接。电路XLD例如与布线XLS[1]至布线XLS[m]电连接。电路AFP例如与布线OL[1]至布线OL[n]、布线OLB[1]至布线OLB[n]电连接。
《阵列部ALP》
阵列部ALP例如包括m×n个电路MP。电路MP例如在阵列部ALP内配置为m行n列的矩阵状。在图2中，将位于i行j列(在此，i是1以上且m以下的整数，j是1以上且n以下的整数。)的电路MP表示为电路MP[i，j]。注意，在图2中，只示出电路MP[1，1]、电路MP[m，1]、电路MP[i，j]、电路MP[1，n]、电路MP[m，n]，而省略示出其他电路MPC。
电路MP[i，j]例如与布线IL[j]、布线ILB[j]、布线WLS[i]、布线XLS[i]、布线OL[j]及布线OLB[j]电连接。
电路MP[i，j]例如具有保持神经元Ni (k-1)和神经元Nj (k)之间的权系数(有时称为第一数据和第二数据中的一方。在此称为第一数据)的功能。具体而言，电路MP[i，j]保持对应于从布线IL[j]及布线ILB[j]输入的第一数据(权系数)的数据(例如，电位、电阻值、电流值等)。另外，电路MP[i，j]具有将从神经元Ni (k-1)输出的信号zi (k-1)(有时称为第一数据和第二数据中的另一方。在此称为第二数据)与第一数据之积输出的功能。具体而言，电路MP[i，j]通过从布线XLS[i]输入第二数据zi (k-1)，对应于第一数据与第二数据之积的数据(例如，电流、电压等)或者与第一数据和第二数据之积有关的数据(例如，电流、电压等)电流输出到布线OL[j]及布线OLB[j]。注意，示出不配置有布线IL[j]及布线ILB[j]的例子，但是本发明的一个方式不局限于此，也可以只配置有布线IL[j]和布线ILB[j]中的任何一个。另外，示出配置有布线OL[j]及布线OLB[j]的例子，但是本发明的一个方式不局限于此，也可以只配置有布线OL[j]和布线OLB[j]中的任何一个。
《电路ILD》
电路ILD例如具有通过布线IL[1]至布线IL[n]及布线ILB[1]至布线ILB[n]对电路MP[1，1]至电路MP[m，n]的每一个输入对应于作为权系数的第一数据w1 (k-1) 1 (k)至wm (k-1) n (k)的数据(例如，电位、电阻值、电流值等)的功能。具体而言，电路ILD由布线IL[j]、布线ILB[j]对电路MP[i，j]供应对应于作为权系数的第一数据wi (k-1) j (k)的数据(例如，电位、电阻值或电流值等)。
《电路WLD》
电路WLD例如具有选择从电路ILD输入的对应于第一数据的数据(例如，电位、电阻值、电流值等)被写入的电路MP的功能。例如，在对位于阵列部ALP的第i行的电路MP[i，1]至电路MP[i，n]写入数据(例如，电位、电阻值、电流值等)时，电路WLD例如对布线WLS[i]供应用来使包括在电路MP[i，1]至电路MP[i，n]中的写入用开关元件处于开启状态或关闭状态的信号，对布线WLS供应用来使第i行以外的电路MP所包括的写入用开关元件处于关闭状态的电位。注意，虽然示出配置有布线WLS[i]的例子，但是本发明的一个方式不局限于此。例如，也可以配置多个布线WLS[i]。
《电路XLD》
电路XLD例如通过布线XLS[1]至布线XLS[m]对电路MP[1，1]至电路MP[m，n]的每一个供应相当于从神经元N1 (k-1)至神经元Nm (k)输出的运算值的第二数据z1 (k-1)至zm (k-1)的功能。具体而言，电路XLD对电路MP[i，1]至电路MP[i，n]由布线XLS[i]供应从神经元Ni (k-1)输出的对应于第二数据zi (k-1)的数据(例如，电位、电流值等)。注意，虽然示出配置有布线XLS[i]的例子，但是本发明的一个方式不局限于此。例如，也可以配置多个布线XLS[i]。
《电路AFP》
电路AFP例如包括电路ACTF[1]至电路ACTF[n]。电路ACTF[j]例如电连接于布线OL[j]和布线OLB[j]。电路ACTF[j]例如生成对应于从布线OL[j]及布线OLB[j]输入的各数据(例如，电位、电流值等)的信号。例如，对从布线OL[j]及布线OLB[j]输入的各数据(例如，电位或电流值等)进行比较，来生成对应于其比较结果的信号。该信号相当于从神经元Nj (k)输出的信号zj (k)。换言之，电路ACTF[1]至电路ACTF[n]例如被用作进行上述神经网络的激活函数的运算的电路。注意，本发明的一个方式不局限于此。例如，电路ACTF[1]至电路ACTF[n]也可以具有将模拟信号转换为数字信号的功能。或者，例如，电路ACTF[1]至电路ACTF[n]可以具有将模拟信号放大而输出的功能，即将输出阻抗转换的功能。注意，示出配置有电路ACTF的例子，但是本发明的一个方式不局限于此，也可以不配置有电路ACTF。
电路ACTF[1]至电路ACTF[n]例如可以采用图3A所示的电路结构。图3A例如是根据从布线OL[j]、布线OLB[j]输入的电流生成信号zj (k)的电路。具体而言，图3A示出输出将以2值表示的信号zj (k)输出的激活函数的运算电路的一个例子。
在图3A中，电路ACTF[j]包括电阻器RE、电阻器REB、比较器CMP。电阻器RE、电阻器REB具有将电流转换为电压的功能。因此，只要是具有将电流转换为电压的功能的元件或电路，就不局限于电阻器。布线OL[j]与电阻器RE的第一端子、比较器CMP的第一输入端子电连接，布线OLB[j]与电阻器REB的第一端子、比较器CMP的第二输入端子电连接。另外，电阻器RE的第二端子与布线VAL电连接，电阻器REB的第二端子与布线VAL电连接。注意，电阻器RE的第二端子及电阻器REB的第二端子也可以连接于同一布线。或者，也可以连接于电位相同的其他布线。
电阻器RE、电阻器REB的各电阻值优选彼此相同。例如，电阻器RE的电阻值和电阻器REB的电阻值之差优选为10％以内，更优选为5％以内。注意，本发明的一个方式不局限于此。根据情况或状况，电阻器RE、电阻器REB的各电阻值也可以设定为彼此不同的值。
布线VAL例如被用作供应恒电压的布线。作为该恒电压，例如可以采用高电平电位的VDD、低电平电位的VSS、接地电位(GND)等。另外，该恒电压优选根据电路MP的结构适当地设定。另外，例如，对布线VAL也可以供应脉冲信号，而不供应恒电压。
电阻器RE的第一端子与第二端子间的电压根据从布线OL[j]流过的电流决定。因此，对比较器CMP的第一输入端子输入电阻器RE的电阻值及对应于该电流的电压。同样地，电阻器REB的第一端子与第二端子间的电压根据从布线OLB[j]流过的电流决定。因此，对比较器CMP的第二输入端子输入电阻器REB的电阻值及对应于该电流的电压。
比较器CMP例如具有比较对第一输入端子、第二输入端子的每一个输入的电压而根据其比较结果从比较器CMP的输出端子输出信号的功能。例如，比较器CMP可以在输入到第二输入端子的电压高于输入到第一输入端子的电压时将高电平电位从比较器CMP的输出端子输出，并且在输入到第一输入端子的电压高于输入到第二输入端子的电压时将低电平电位从比较器CMP的输出端子输出。换言之，从比较器CMP的输出端子输出的电位是高电平电位及低电平电位的两种，所以电路ACTF[j]所输出的输出信号zj (k)可以为2值。例如，从比较器CMP的输出端子输出的高电平电位、低电平电位的每一个可以作为输出信号zj (k)对应于“+1”、“-1”。另外，根据情况，从比较器CMP的输出端子输出的高电平电位、低电平电位的每一个也可以作为输出信号zj (k)对应于“+1”、“0”。
另外，在图3A的电路ACTF[j]中使用电阻器RE、电阻器REB，但是只要具有将电流转换为电压的功能的元件或电路，就不局限于电阻器。因此，图3A的电路ACTF[j]的电阻器RE、电阻器REB可以替换为其他电路元件。例如，图3B所示的电路ACTF[j]是将图3A的电路ACTF[j]中的电阻器RE、电阻器REB替换为电容器CE、电容器CEB的电路，可以进行与图3A的电路ACTF[j]大致相同工作。另外，电容器CE、电容器CEB的每一个的静电电容的值优选彼此相等。例如，电容器CE、电容器CEB的每一个的静电电容的值之差优选为10％以内，更优选为5％以内。注意，本发明的一个方式不局限于此。另外，也可以设置使在电容器CE、电容器CEB中积累的电荷初始化的电路。例如，也可以以电容器CE并联连接的方式设置开关。换言之，也可以为：开关的第二端子连接于布线VAL，开关的第一端子连接于电容器CE的第一端子、布线OL[j]及比较器CMP的第一输入端子。或者，也可以为：开关的第二端子连接于与布线VAL不同的布线，开关的第一端子连接于电容器CE的第一端子、布线OL[j]、及比较器CMP的第一输入端子。另外，图3C所示的电路ACTF[j]是将图3A的电路ACTF[j]中的电阻器RE、电阻器REB替换为二极管元件DE、二极管元件DEB的电路，可以进行与图3A的电路ACTF[j]大致相同的工作。二极管元件DE、二极管元件DEB的方向(阳极与阴极的连接处)优选根据布线VAL的电位的高低适当地改变。
另外，图3A至图3C的电路ACTF[j]中的比较器CMP例如可以替换为运算放大器OP。作为图3D所示的电路ACTF[j]示出将图3A的电路ACTF[j]的比较器CMP替换为运算放大器OP的电路图。
另外，也可以在图3B的电路ACTF[j]设置开关S01a、开关S01b。由此，电路ACTF[j]可以在电容器CE、电容器CEB的每一个保持对应于从布线OL[j]、布线OLB[j]输入的电流的电位。如图3E所示，作为电路的具体例子采用如下结构即可：开关S01a的第一端子电连接有布线OL[j]电连接，开关S01a的第二端子电连接有电容器CE的第一端子及比较器CMP的第一输入端子，开关S01b的第一端子电连接有布线OLB[j]，开关S01b的第二端子电连接有电容器CEB的第一端子及比较器CMP的第二输入端子。在图3E的电路ACTF[j]中，当对比较器CMP的第一输入端子和第二输入端子输入布线OL[j]、布线OLB[j]的电位时，可以通过使开关S01a、开关S01b的每一个处于开启状态而输入电位。另外，通过之后使开关S01a和开关S01b都处于关闭状态，将输入到比较器CMP的第一输入端子、第二输入端子的每一个的电位保持在电容器CE、电容器CEB。作为开关S01a、开关S01b，例如，可以采用模拟开关、晶体管等电开关。另外，作为开关S01a、开关S01b，例如，可以采用机械开关。注意，在作为开关S01a、开关S01b采用晶体管时，该晶体管可以使用OS晶体管或在沟道形成区域包含硅的晶体管(以下，称为Si晶体管。)。或者，通过控制使开关S01a和开关S01b都处于开启状态的期间，可以控制电容器CE、电容器CEB的电压值。例如，在流过电容器CE、电容器CEB的电流值大时，通过将使开关S01a和开关S01b都处于关闭状态的期间设定为短，可以防止电容器CE、电容器CEB的电压值过大。
另外，图3A至图3C、图3E的电路ACTF[j]中的比较器CMP例如可以采用斩波比较器。图3F所示的比较器CMP是斩波比较器，比较器CMP包括开关S02a、开关S02b、开关S03、电容器CC以及反相器电路INV3。与上述开关S01a、开关S01b同样，开关S02a、开关S02b、开关S03可以使用机械开关、OS晶体管、Si晶体管等晶体管。
开关S02a的第一端子与端子VinT电连接，开关S02b的第一端子与端子VrefT电连接，开关S02a的第二端子与开关S02b的第二端子及电容器CC的第一端子电连接。电容器CC的第二端子与反相器电路INV3的输入端子、开关S03的第一端子电连接。端子VoutT与反相器电路INV3的输出端子、开关S03的第二端子电连接。
端子VinT被用作用来对比较器CMP输入输入电位的端子，端子VrefT被用作用来对比较器CMP输入参考电位的端子，端子VoutT被用作用来从比较器CMP输出输出电位的端子。端子VinT可以对应于图3A至图3C、图3E的比较器CMP的第一端子和第二端子中的一方，端子VrefT可以对应于图3A至图3C、图3E的比较器CMP的第一端子和第二端子中的另一方。
图3A至图3E的电路ACTF[j]是输出以2值表示的输出信号zj (k)的激活函数的运算电路，但是电路ACTF[j]也可以采用将输出信号zj (k)为3值以上或模拟值而输出的结构。
图4A至图4F示出根据从布线OL[j]、布线OLB[j]输入的电流生成信号zj (k)的电路，并且示出输出以3值表示的输出信号zj (k)的激活函数运算电路的一个例子。
图4A所示的电路ACTF[j]包括电阻器RE、电阻器REB、比较器CMPa、比较器CMPb。布线OL[j]与电阻器RE的第一端子、比较器CMPa的第一输入端子电连接，布线OLB[j]与电阻器REB的第一端子、比较器CMPb的第一输入端子电连接。另外，比较器CMPa的第二输入端子及比较器CMPb的第二输入端子与布线VrefL电连接。再者，电阻器RE的第二端子与布线VAL电连接，电阻器REB的第二端子与布线VAL电连接。
布线VrefL被用作供应恒电压Vref的布线，Vref例如优选为GND以上且VDD以下。另外，根据情况，Vref也可以为小于GND的电位或高于VDD的电位。Vref视为比较器CMPa、比较器CMPb中的参考电位(比较用电位)。
电阻器RE的第一端子与第二端子间的电压根据从布线OL[j]流过的电流决定。因此，对比较器CMPa的第一输入端子输入电阻器RE的电阻值及对应于该电流的电压。同样地，电阻器REB的第一端子与第二端子间的电压根据从布线OLB[j]流过的电流决定。因此，对比较器CMPb的第一输入端子输入电阻器REB的电阻值及对应于该电流的电压。
比较器CMPa比较对第一输入端子、第二输入端子的每一个输入的电压而根据其比较结果从比较器CMPa的输出端子输出信号。例如，比较器CMPa可以在输入到第二输入端子的电压(Vref)高于输入到第一输入端子的电压时将高电平电位从比较器CMPa的输出端子输出，并且在输入到第一输入端子的电压高于输入到第二输入端子的电压(Vref)时将低电平电位从比较器CMPa的输出端子输出。
与比较器CMPa同样，比较器CMPb比较对第一输入端子、第二输入端子的每一个输入的电压而根据其比较结果从比较器CMPb的输出端子输出信号。例如，比较器CMPb可以在输入到第二输入端子的电压(Vref)高于输入到第一输入端子的电压时将高电平电位从比较器CMPb的输出端子输出，并且在输入到第一输入端子的电压高于输入到第二输入端子的电压(Vref)时将低电平电位从比较器CMPb的输出端子输出。
此时，根据从比较器CMPa、比较器CMPb的每一个的输出端子输出的电位表示3值的输出信号zj (k)。例如，在从比较器CMPa的输出端子输出高电平电位且从比较器CMPb的输出端子输出低电平电位时，输出信号zj (k)可以为“+1”，在从比较器CMPa的输出端子输出低电平电位且从比较器CMPb的输出端子输出高电平电位时，输出信号zj (k)可以为“-1”，在从比较器CMPa的输出端子输出低电平电位且从比较器CMPb的输出端子输出低电平电位时，输出信号zj (k)可以为“+0”。
另外，电路ACTF[j]不局限于图4A所示的电路结构，可以根据情况改变。例如，当在图4A的电路ACTF[j]中要将比较器CMPa、和比较器CMPb的两个输出结果组合为一个信号时，在电路ACTF[j]设置转换电路TRF即可。图4B的电路ACTF[j]是在图4A电路ACTF[j]中设置转换电路TRF的结构例子，比较器CMPa、CMPb的各输出端子与转换电路TRF的输入端子电连接。作为转换电路TRF的具体例子，可以举出数字模拟转换电路(在此情况下，信号zj (k)为模拟值。)等。
另外，例如，在图4A中，也可以将电连接于比较器CMPa、比较器CMPb的每一个的第二输入端子的布线VrefL替换为布线Vref1L和Vref2L的两个布线。图4C的电路ACTF[j]具有图4A的电路ACTF[j]中的比较器CMPa的第二端子电连接于布线Vref1L而不电连接于布线VrefL，比较器CMPb的第二端子电连接于布线Vref2L而不电连接于布线VrefL的结构。通过将输入到布线Vref1L、Vref2L的电位彼此不同的值，可以分别设定比较器CMPa、比较器CMPb中的参考电位。
另外，例如，作为图4A至图4C的电路ACTF[j]以外的结构，也可以采用放大电路或阻抗变换器电路等。例如，可以将图4D所示的电路ACTF[j]用于图2的运算电路110的电路AFP。图4D的电路ACTF[j]包括电阻器RE、电阻器REB、运算放大器OPa、运算放大器OPb，被用作放大电路。
布线OL[j]与电阻器RE的第一端子、运算放大器OPa的非反相输入端子电连接，布线OLB[j]与电阻器REB的第一端子、运算放大器OPb的非反相输入端子电连接。另外，运算放大器OPa的非反相输入端子与运算放大器OPa的输出端子电连接，运算放大器OPb的反相输入端子与运算放大器OPb的输出端子电连接。再者，电阻器RE的第二端子与布线VAL电连接，电阻器REB的第二端子与布线VAL电连接。
换言之，图4D的电路ACTF[j]中的运算放大器OPa、运算放大器OPb具有电压跟随的连接结构。通过具有上述结构，从运算放大器OPa的输出端子输出的电位与输入到运算放大器OPa的非反相输入端子的电位大致相同，从运算放大器OPb的输出端子输出的电位与输入到运算放大器OPb的非反相输入端子的电位大致相同。在此情况下，输出信号zj (k)作为两个模拟值从电路ACTF[j]输出。注意，运算放大器OPa的输出端子及运算放大器OPb的输出端子也可以分别连接于比较器CMP的输入端子。并且，来自比较器CMP的输出也可以为输出信号zj (k)。
另外，例如，作为图4A至图4D的电路ACTF[j]以外的结构，也可以采用积分电路、电流电压转换电路等。再者，也可以使用运算放大器而构成积分电路、电流电压转换电路。例如，可以将图4E所示的电路ACTF[j]用于图2的运算电路110的电路AFP。图4E的电路ACTF[j]包括运算放大器OPa、运算放大器OPb、负载元件LEa、负载元件LEb。
布线OL[j]与运算放大器OPa的第一输入端子(例如，反相输入端子)及负载元件LEa的第一端子电连接，布线OLB[j]与运算放大器OPb的第一输入端子(例如，反相输入端子)及负载元件LEb的第一端子电连接。另外，运算放大器OPa的第二输入端子(例如，非反相输入端子)与布线Vref1L电连接，运算放大器OPb的第二输入端子(例如，非反相输入端子)与布线Vref2L电连接。负载元件LEa的第二端子与运算放大器OPa的输出端子电连接，负载元件LEa的第二端子与运算放大器OPb的输出端子电连接。
另外，在此，布线Vref1L、布线Vref2L被用作供应彼此相同的电压或不同电压的布线。因此，布线Vref1L、布线Vref2L可以组合为一个布线。
在图4E的电路ACTF[j]中，作为负载元件LEa、负载元件LEb例如可以使用电阻器、电容器。尤其是，通过作为负载元件LEa、负载元件LEb使用电容器，运算放大器OPa和负载元件LEa及运算放大器OPb和负载元件LEb都被用作积分电路。换言之，根据流过布线OL[j]或布线OLB[j]的电流量，电荷积累在各电容器(负载元件LEa、LEb)。换言之，使用积分电路将从布线OL[j]、布线OLB[j]流过的电流的积分的电流量转换为电压并将其输出作为信号zj (k)。注意，运算放大器OPa的输出端子及运算放大器OPb的输出端子也可以分别连接于比较器CMP的输入端子。并且，来自比较器CMP的输出为输出信号zj (k)。另外，也可以设置使积累在负载元件LEa及负载元件LEb的电容器的电荷初始化的电路。例如，也可以以负载元件LEa(电容器)并联连接的方式设置开关。换言之，也可以为：开关的第二端子连接于运算放大器OPa的输出端子，开关的第一端子连接于布线OL[j]及运算放大器OPa的第一输入端子(例如，反相输入端子)。
另外，在图4E的电路ACTF[j]中，在要将从布线OL[j]、布线OLB[j]流过的电流转换为电压而输出时，作为负载元件LEa、负载元件LEb除了电容器以外还可以使用电阻器。
另外，例如，作为图4A至图4E的电路ACTF[j]以外的结构，可以将图4F所示的电路ACTF[j]应用于图2的运算电路110的电路AFP。图4F的电路ACTF[j]包括电阻器RE、电阻器REB、模拟数字转换电路ADCa、模拟数字转换电路ADCb。
布线OL[j]与模拟数字转换电路ADCa的输入端子及电阻器RE的第一端子电连接，布线OLB[j]与模拟数字转换电路ADCb的输入端子及电阻器REB的第一端子电连接。电阻器RE的第二端子与布线VAL电连接，电阻器REB的第二端子与布线VAL电连接。
在图4F的电路ACTF[j]中，根据从布线OL[j]、布线OLB[j]流过的电流决定电阻器RE、电阻器REB的各第一端子的电位。然后，电路ACTF[j]由模拟数字转换电路ADCa、ADCb将模拟值的该电位转换为2值或3值以上(例如，256值等)的数字值而作为信号zj (k)输出的功能。
与图3B、图3C同样，图4A至图4F所示的电阻器RE、电阻器REB可以替换为电容器CE、电容器CEB或二极管元件DE、二极管元件DEB。尤其是，在将图4A至图4F所示的电阻器RE、电阻器REB替换为电容器CE、电容器CEB时，通过与图3E同样地还设置开关S01a、开关S01b，可以保持从布线OL[j]、布线OLB[j]输入的电位。
另外，图2的运算电路110可以根据电路MP[i，j]的电路结构改变电连接于电路MP[i，j]的布线的个数。例如，在图2的运算电路110中，电连接于电路MP[i，j]的布线WLS[i]可以为一个或多个布线。另外，例如，电连接于电路MP[i，j]的布线XLS[i]可以为一个或多个布线。
《电路MP》
接着，说明运算电路110中的电路MP[i，j]的结构例子。
图5A示出可以应用于运算电路110的电路MP[i，j]的结构例子，电路MP[i，j]例如包括电路MC及电路MCr。电路MC及电路MCr是在电路MP中计算权系数与神经元的输入信号(运算值)之积的电路。电路MC可以采用与电路MCr相同的结构或与电路MCr不同的结构。由此，为了与电路MC区分，对电路MCr的符号附上“r”。另外，对后面说明的电路MCr中的电路元件的符号也附上“r”。
例如，电路MC包括保持部HC，电路MCr包括保持部HCr。保持部HC及保持部HCr的每一个具有保持数据(例如，电位、电阻值、电流值等)的功能。另外，电路MP[i，j]所设定的第一数据wi (k-1) j (k)根据保持部HC、保持部HCr的每一个保持的数据(例如，电位、电阻值、电流值等)决定。由此，保持部HC及保持部HCr的每一个与供应对应于第一数据wi (k-1) j (k)的各数据(例如，电位、电阻值、电流值等)的布线IL[j]及布线ILB[j]电连接。
图5A所示的布线WL[i]相当于图2中的布线WLS[i]。布线WL[i]与保持部HC及保持部HCr的每一个电连接。在对电路MP[i，j]中的保持部HC及保持部HCr的每一个写入对应于第一数据wi (k-1) j (k)的数据(例如，电位、电阻值、电流值等)时，通过对布线WL[i]供应指定电位，使布线IL[j]与保持部HC处于导通状态且使布线ILB[j]与保持部HCr处于导通状态。通过对布线IL[j]、ILB[j]的每一个供应对应于第一数据wi (k-1) j (k)的电位等，可以对保持部HC及保持部HCr的每一个输入该电位等。然后，对布线WL[i]供应指定电位而使布线IL[j]与保持部HC处于非导通状态且使布线ILB[j]与保持部HCr处于非导通状态。其结果，保持部HC及保持部HCr的每一个保持对应于第一数据wi (k-1) j (k)的各电位等。
例如，考虑第一数据wi (k-1) j (k)成为“-1”、“0”、“1”的3值中的任一个的情况。在第一数据wi (k-1) j (k)为“1”时，例如在保持部HC保持高电平电位且在保持部HCr保持低电平电位。另外，在第一数据wi (k-1) j (k)为“-1”时，例如在保持部HC保持低电平电位且在保持部HCr保持高电平电位。并且，在第一数据wi (k-1) j (k)为“0”时，例如在保持部HC保持低电平电位且在保持部HCr保持低电平电位。另外，作为其他一个例子，考虑第一数据wi (k-1) j (k)为模拟值，具体而言，“负模拟值”、“0”或“正模拟值”的情况。在第一数据wi (k-1) j (k)为“正模拟值”时，例如在保持部HC保持高电平模拟电位且在保持部HCr保持低电平电位。另外，在第一数据wi (k-1) j (k)为“负模拟值”时，例如在保持部HC保持低电平电位且在保持部HCr保持高电平模拟电位。并且，在第一数据wi (k-1) j (k)为“0”时，例如在保持部HC保持低电平电位且在保持部HCr保持低电平电位。注意，作为模拟值也可以采用多位(多值)数字值。换言之，例如，在第一数据wi (k -1) j (k)为“1”、“2”、“3”时，例如，在保持部HC保持具有对应于“1”、“2”、“3”的电位的高电平电位，保持部HCr保持低电平电位。另外，在第一数据wi (k-1) j (k)为“-1”、“-2”、“-3”时，例如在保持部HC保持低电平电位且在保持部HCr保持对应于“-1”、”-2”、”-3”的绝对值的“1”、“2”、“3”的高电平电位。另外，在第一数据wi (k-1) j (k)为“0”时，例如在保持部HC保持低电平电位且在保持部HCr保持低电平电位。
另外，例如，电路MC具有将对应于保持部HC所保持的保持数据(例如，电位、电阻值、电流值等)的电流、电压等输出到布线OL[j]和布线OLB[j]中的一方的功能，电路MCr具有将对应于保持部HCr所保持的数据(例如，电位、电阻值、电流值等)的电流、电压等输出到布线OL[j]和布线OLB[j]中的另一方的功能。例如，在保持部HC保持高电平电位时，电路MC输出具有第一电流值的电流，在保持部HC保持低电平电位时，电路MC输出具有第二电流值的电流。同样地，在保持部HCr保持高电平电位时，电路MCr输出具有第一电流值的电流，在保持部HCr保持低电平电位时，电路MCr输出具有第二电流值的电流。注意，第一电流值、第二电流值的每一个的大小根据电路MC、电路MCr、保持部HC、保持部HCr等结构、第一数据wi (k-1) j (k)的值决定。例如，第一电流值有时大于第二电流值或小于第二电流值。另外，有时第一电流值和第二电流值中的一方为零电流，即为0。另外，有时具有第一电流值的电流流过的方向与具有第二电流值的电流流过的方向不同。尤其是，例如，在第一数据wi (k-1) j (k)为“-1”、“0”、“1”的3值中的任一个时，优选以第一电流值和第二电流值中的一方为0的方式构成电路MC及电路MCr。另外，第一数据wi (k-1) j (k)为模拟值，例如，“负模拟值”、“0”或“正模拟值”时，第一电流值或第二电流值例如可以成为模拟值。
在本说明书等中，对应于保持在保持部HC及保持部HCr的数据(例如，电位、电阻值、电流值等)的电流、电压等可以为正电流、电压等或负电流、电压等，也可以为混有正负的电流、电压。换言之，例如，上述“具有将对应于保持部HC所保持的数据(例如，电位、电阻值、电流值等)的电流、电压等输出到布线OL[j]和布线OLB[j]中的一方的功能，电路MCr具有将保持部HCr所保持的数据(例如，电位、电阻值、电流值等)的电流、电压等输出到布线OL[j]和布线OLB[j]中的另一方的功能”的记载可以换为“具有将对应于保持部HC所保持的数据(例如，电位、电阻值、电流值等)的电流、电压等从布线OL[j]和布线OLB[j]中的一方排出的功能，电路MCr具有将对应于保持部HCr所保持的电位的电流从布线OL[j]和布线OLB[j]中的另一方排出的功能”的记载。
图5A所示的布线X1L[i]及布线X2L[i]相当于图2中的布线XLS[i]。输入到电路MP[i，j]的第二数据zi (k-1)例如根据布线X1L[i]及布线X2L[i]的每一个的电位、电流等决定。由此，对电路MC及电路MCr例如通过布线X1L[i]及布线X2L[i]输入对应于第二数据zi (k-1)的各电位。
电路MC与布线OL[j]、布线OLB[j]电连接，电路MCr与布线OL[j]、布线OLB[j]电连接。电路MC及电路MCr例如根据输入到布线X1L[i]及布线X2L[i]的电位对布线OL[j]及布线OLB[j]输出对应于第一数据wi (k-1) j (k)与第二数据zi (k-1)之积的电流、电位等。具体而言，例如来自电路MC、MCr的电流被输出的布线根据布线X1L[i]及布线X2L[i]的电位决定。例如，电路MC及电路MCr的每一个具有如下电路结构：从电路MC输出的电流向布线OL[j]和布线OLB[j]中的一方流过，从电路MCr输出的电流向布线OL[j]和布线OLB[j]中的另一方流过。换言之，从电路MC及电路MCr输出的各电流不向同一布线流过，而向彼此不同的布线流过。注意，例如，有时电流从电路MC及电路MCr到布线OL[j]和布线OLB[j]不流过。
例如，考虑第二数据zi (k-1)成为“-1”、“0”、“1”的3值中的任一个的情况。例如，在第二数据zi (k-1)为“1”时，电路MP使电路MC与布线OL[j]间处于导通状态且使电路MCr与布线OLB[j]间处于导通状态。另外，例如，在第二数据zi (k-1)为“-1”时，电路MP使电路MC与布线OLB[j]间处于导通状态且电路MCr与布线OL[j]间处于导通状态。例如，在第二数据zi (k-1)为“0”时，为了使电路MC、MCr的每一个所输出的电流不流过布线OL[j]和布线OLB[j]，电路MP使电路MC与布线OL[j]间及电路MC与布线OLB[j]间处于非导通状态且使电路MCr与布线OL[j]间及电路MCr与布线OLB[j]间处于非导通状态。
示出将以上工作的情况总合的例子。在第一数据wi (k-1) j (k)为“1”时从电路MC输出电流，在第一数据wi (k-1) j (k)为“-1”时从电路MCr输出电流。另外，在第二数据zi (k-1)为“1”时电路MC与布线OL[j]间及电路MCr与布线OLB[j]间处于导通状态。在第二数据zi (k-1)为“-1”时，电路MC与布线OLB[j]间及电路MCr与布线OL[j]间处于导通状态。由此，在第一数据wi (k -1) j (k)与第二数据zi (k-1)之积为正值时，对布线OL[j]输出电流。在第一数据wi (k-1) j (k)与第二数据zi (k-1)之积为负值时，对布线OLB[j]输出电流。在第一数据wi (k-1) j (k)与第二数据zi (k-1)之积为零时，不对上述布线输出电流。
将上述例子具体地记载，在第一数据wi (k-1) j (k)为“1”且第二数据zi (k-1)为“1”时，例如，具有第一电流值的电流I1[i，j]从电路MC向布线OL[j]流过，具有第二电流值的电流I2[i，j]从电路MCr向布线OLB[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MCr向布线OLB[j]流过。在第一数据wi (k-1) j (k)为“-1”且第二数据zi (k-1)为“1”时，例如，具有第二电流值的电流I1[i，j]从电路MC向布线OL[j]流过，具有第一电流值的电流I2[i，j]从电路MCr向布线OLB[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MC向布线OL[j]流过。在第一数据wi (k-1) j (k)为“0”且第二数据zi (k-1)为“1”时，具有第二电流值的电流I1[i，j]从电路MC向布线OL[j]流过，具有第二电流值的电流I2[i，j]从电路MCr向布线OLB[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MC向布线OL[j]流过，并且电流不从电路MCr向布线OLB[j]流过。
在第一数据wi (k-1) j (k)为“1”且第二数据zi (k-1)为“-1”时，具有第一电流值的电流I1[i，j]从电路MC向布线OLB[j]流过，具有第二电流值的电流I2[i，j]从电路MCr向布线OL[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MCr向布线OL[j]流过。在第一数据wi (k-1) j (k)为“-1”且第二数据zi (k-1)为“-1”时，具有第二电流值的电流I1[i，j]从电路MC向布线OLB[j]流过，具有第一电流值的电流I2[i，j]从电路MCr向布线OL[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MC向布线OLB[j]流过。在第一数据wi (k-1) j (k)为“0”且第二数据zi (k-1)为“-1”时，具有第二电流值的电流I1[i，j]从电路MC向布线OLB[j]流过，具有第二电流值的电流I2[i，j]从电路MCr向布线OL[j]流过。此时，第二电流值的高低例如为零。换言之，严格地说，电流不从电路MC向布线OLB[j]流过，并且电流不从电路MCr向布线OL[j]流过。
另外，在第二数据zi (k-1)为“0”时，例如电路MC与布线OL[j]间及电路MC与布线OLB[j]间处于非导通状态。同样地，电路MCr与布线OL[j]间及电路MCr与布线OLB[j]间处于非导通状态。由此，无论第一数据wi (k-1) j (k)如何，也不从电路MC及电路MCr向布线OL[j]及布线OLB[j]输出电流。
如此，例如在第一数据wi (k-1) j (k)与第二数据zi (k-1)之积为正值时，电流从电路MC或电路MCr向布线OL[j]流过。此时，在第一数据wi (k-1) j (k)为正值时电流从电路MC向布线OL[j]流过，在第一数据wi (k-1) j (k)为负值时，电流从电路MCr向布线OL[j]流过。另一方面，在第一数据wi (k-1) j (k)与第二数据zi (k-1)之积为负值时，电流从电路MC或电路MCr向布线OLB[j]流过。此时，在第一数据wi (k-1) j (k)为正值时电流从电路MC向布线OLB[j]流过，在第一数据wi (k -1) j (k)为负值时，电流从电路MCr向布线OLB[j]流过。因此，从连接于布线OL[j]的多个电路MC或电路MCr输出的电流的总和流过布线OL[j]。换言之，在布线OL[j]中，具有正值之和的值的电流流过。另一方面，从连接于布线OLB[j]的多个电路MC或电路MCr输出的电流的总和流过布线OLB[j]。换言之，在布线OLB[j]中，具有负值之和的值的电流流过。由于上述工作，通过利用流过布线OL[j]的电流值的总和，即正值的总和、以及流过布线OLB[j]的电流值的总和，即负值的总和，可以进积和运算处理。例如，在流过布线OL[j]的电流值的总和大于流过布线OLB[j]的电流值的总和时，根据积和运算的结果可以判断取得正值。在流过布线OL[j]的电流值的总和小于流过布线OLB[j]的电流值的总和时，根据积和运算的结果可以判断取得负值。例如，在流过布线OL[j]的电流值的总和与流过布线OLB[j]的电流值的总和大致相等时，根据积和运算的结果可以判断取得零的值。
注意，在第二数据zi (k-1)为“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值时，也可以同样地工作。同样的，在第一数据wi (k-1)为“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值时，也可以同样地工作。
另外，第一数据wi (k-1) j (k)也可以为模拟值或多位(多值)数字值。作为具体例子，可以取得代替“-1”的“负模拟值”以及代替“1”的“正模拟值”。在此情况下，从电路MC或电路MCr流过的电流的高低也例如为对应于第一数据wi (k-1) j (k)的值的绝对值的模拟值。
接着，说明使图5A的电路MP[i，j]的变形例子。注意，关于电路MP[i，j]的变形例子，主要说明与图5A的电路MP[i，j]不同部分，而有时省略与图5A的电路MP[i，j]相同的部分的说明。
图5B所示的电路MP[i，j]是图5A的电路MP[i，j]的变形例子。与图5A的电路MP[i，j]同样，图5B的电路MP[i，j]包括电路MC、电路MCr。但是，图5B的电路MP[i，j]在电路MCr不包括保持部HCr，这一点与图5A的电路MP[i，j]不同。
另外，因为电路MCr不包括保持部HCr，所以应用图5B的电路MP[i，j]的运算电路可以不包括用来供应保持在保持部HCr中的电位的布线ILB[j]。并且，电路MCr可以不与布线WL[i]电连接。
在图5B的电路MP[i，j]中，电路MC中的保持部HC与电路MCr电连接。换言之，图5B的电路MP[i，j]具有电路MCr和电路MC共同使用保持部HC的结构。例如，可以将保持部HC所保持的信号的反转信号从保持部HC供应到电路MCr。由此，可以在电路MC和电路MCr进行不同工作。另外，也可以通过使电路MC与电路MCr的内部电路结构不同，来将电路MC及电路MCr的对保持部HC所保持的同一信号输出的电流的高低不同。在此，通过在保持部HC保持对应于第一数据wi (k-1) j (k)的电位且对布线X1L[i]及布线X2L[i]供应对应于第二数据zi (k-1)的电位，电路MP[i，j]可以对布线OL[j]及布线OLB[j]输出对应于第一数据wi (k-1) j (k)与第二数据zi (k-1)之积的电流。
应用图5B的电路MP的运算电路110可以改变为图6所示的运算电路120的电路结构。运算电路120具有图2的运算电路110中不设置有布线ILB[1]至布线ILB[m]的结构。
图5C所示的电路MP[i，j]是图5A的电路MP[i，j]的变形例子，具体而言，可以应用于图6的运算电路120的电路MP[i，j]的结构例子。与图5A的电路MP[i，j]同样，图5C的电路MP[i，j]包括电路MC、电路MCr。但是，与图5C的电路MP[i，j]电连接的布线的结构与图5A的电路MP[i，j]不同。
图5C所示的布线W1L[i]及布线W2L[i]相当于图6中的布线WLS[i]。布线W1L[i]与保持部HC电连接，布线W2L[i]与保持部HCr电连接。
另外，布线IL[j]与保持部HC及保持部HCr电连接。
在图5C的电路MP[i，j]中，在保持部HC及保持部HCr分别保持不同的电位时，优选依次在保持部HC及保持部HCr中保持电位，而不是同时保持。例如，考虑在可以通过保持部HC保持第一电位且保持部HCr保持第二电位而表示电路MP[i，j]的第一数据wi (k-1) j (k)的情况。首先，对布线W1L[i]及布线W2L[i]分别供应指定电位而使保持部HC与布线IL[j]间处于导通状态，并且使保持部HCr与布线IL[j]间处于非导通状态。接着，通过对布线IL[j]供应第一电位，对保持部HC供应第一电位。然后，对布线W1L[i]及布线W2L[i]分别供应指定电位，使保持部HC与布线IL[j]间处于非导通状态，并且使保持部HCr与布线IL[j]间处于导通状态。然后，通过对布线IL[j]供应第二电位，可以对保持部HCr供应第二电位。由此，电路MP[i，j]可以作为第一数据设定wi (k-1) j (k)。
另外，在保持部HC和保持部HCr保持大致相同的电位(通过使保持部HC及保持部HCr的每一个保持大致相同的电位而设定电路MP[i，j]的第一数据wi (k-1) j (k))时，以使保持部HC与布线IL[j]间处于导通状态且使保持部HCr与布线IL[j]间处于导通状态的方式对布线W1L[i]及布线W2L[i]分别供应指定的电位，然后对布线IL[j]供应该电位即可。
图5C的电路MP[i，j]通过在保持部HC及保持部HCr保持对应于第一数据wi (k-1) j (k)的电位且对布线X1L[i]及布线X2L[i]供应对应于第二数据zi (k-1)的电位，与图5A的电路MP[i，j]同样地对布线OL[j]及布线OLB[j]输出对应于第一数据wi (k-1) j (k)与第二数据zi (k-1)之积的电流。
图5D所示的电路MP[i，j]是图5A的电路MP[i，j]的变形例子。与图5A的电路MP[i，j]同样，图5D的电路MP[i，j]包括电路MC、电路MCr。但是，与图5D的电路MP[i，j]电连接的布线的结构与图5A的电路MP[i，j]不同。
图5D的布线IOL[j]被用作将图5A中的布线IL[j]及布线OL[j]组合为一个的布线，图5D的布线IOLB[j]被用作将图5A中的布线ILB[j]及布线OLB[j]组合为一个的布线。因此，布线IOL[j]与保持部HC、电路MC、电路MCr电连接，布线IOLB[j]与保持部HCr、电路MC及电路MCr电连接。
在图5D的电路MP[i，j]保持第一数据wi (k-1) j (k)时，首先对布线X1L[i]及布线X2L[i]输入指定电位，以便在电路MC与布线IOL[j]间及电路MC与布线IOLB[j]间处于成为非导通状态，并且电路MCr与布线IOL[j]间及电路MCr与布线IOLB[j]间处于非导通状态。然后，通过对布线WL[i]输入指定电位而使保持部HC与布线IOL[j]间处于导通状态，并且使保持部HCr与布线IOLB[j]间处于导通状态，对布线IOL[j]及布线IOLB[j]的每一个供应对应于第一数据wi (k-1) j (k)的各电位，可以对保持部HC及保持部HCr的每一个输入各电位。并且，通过以保持部HC与布线IOL[j]间成为非导通状态且保持部HCr与布线IOLB[j]间成为非导通状态的方式对布线WL[i]供应指定电位，在保持部HC及保持部HCr都可以保持对应于第一数据wi (k-1) j (k)的各电位。
通过在保持部HC及保持部HCr的每一个保持对应于第一数据wi (k-1) j (k)的电位，然后对布线X1L[i]及布线X2L[i]供应对应于第二数据zi (k-1)的电位，与图5A的电路MP[i，j]同样地对布线OL[j]及布线OLB[j]输出对应于第一数据wi (k-1) j (k)与第二数据zi (k-1)之积的电流。
应用图5D的电路MP的运算电路110可以改变为图7所示的运算电路130的电路结构。运算电路130具有将图2的运算电路110中的布线IL[1]至布线IL[n]与布线OL[1]至布线OL[n]组合为布线IOL[1]至布线IOL[n]且将布线ILB[1]至布线ILB[n]与布线OLB[1]至布线OLB[n]组合为布线IOLB[1]至布线IOLB[n]的结构。另外，在运算电路130中，布线IOL[1]至布线IOL[n]、布线IOLB[1]至布线IOLB[n]与电路ILD电连接。换言之，布线IOL[j]、布线IOLB[j]具有用来对电路MP[i，j]传送第一数据wi (k-1) j (k)的信号线及对电路ACTF[j]供应电流的电流线的功能。在此情况下，在向电路MP[i，j]传送第一数据wi (k-1) j (k)时，优选的是，电路ILD使电路ILD与布线IOL[j]间和电路ILD与布线IOLB[j]间处于导通状态，电路ACTF[j]使电路ACTF[j]与布线IOL[j]间和电路ACTF[i]与布线IOLB[j]间处于非导通状态。再者，在对电路ACTF[j]供应电流时，优选的是，电路ILD使电路ILD与布线IOL[j]间和电路ILD与布线IOLB[j]间处于非导通状态，电路ACTF[j]使电路ACTF[j]与布线IOL[j]间和电路ACTF[j]与布线IOLB[j]间处于导通状态。
图5E所示的电路MP[i，j]是图5A的电路MP[i，j]的变形例子，具体而言，可以应用于图2的运算电路110的电路MP[i，j]的结构例子。与图5A的电路MP[i，j]同样，图5E的电路MP[i，j]包括电路MC、电路MCr。图5E的电路MP[i，j]与图5A的电路MP[i，j]不同之处是：电路MC不与布线OLB[j]电连接；以及电路MCr不与布线OL[j]电连接。
图5E所示的布线WL[i]相当于图2中的布线WLS[i]。另外，布线WL[i]与保持部HC及保持部HCr电连接。
另外，图5E所示的布线XL[i]相当于图2中的布线XLS[i]。布线XL[i]与电路MC及电路MCr电连接。
如在后面说明，在图5E的电路MP[i，j]中，电路MC不与布线OLB[j]电连接，电路MCr不与布线OL[j]电连接。换言之，图5E的电路MP[i，j]与图5A至图5D的电路MP[i，j]不同，即从电路MC输出的电流不流过布线OLB[j]，从电路MCr输出的电流不流过布线OL[j]。
因此，图5E的电路MP[i，j]优选在第二数据zi (k-1)为“0”或“1”的2值时应用于运算电路。例如，在第二数据zi (k-1)为“1”时，电路MP使电路MC与布线OL[j]间处于导通状态且使电路MCr与布线OLB[j]间处于导通状态。另外，例如，在第二数据zi (k-1)为“0”时，为了不使电路MC、电路MCr的每一个输出的电流流过布线OL[j]和OLB[j]，电路MP使电路MC与布线OL[j]间处于非导通状态，并且使电路MCr与布线OLB[j]间处于非导通状态。
图5E的电路MP[i，j]通过应用于运算电路110例如可以在第一数据wi (k-1) j (k)为“-1”、“0”、“1”的3值中的任一个且第二数据zi (k-1)为“0”、“1”的2值时进行运算。注意，图5E的电路MP[i，j]在第一数据wi (k-1) j (k)为“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值时也可以工作。另外，第一数据wi (k-1) j (k)也可以为模拟值或多位(多值)数字值。作为具体的一个例子，可以取得代替“-1”的“负模拟值”以及代替“1”的“正模拟值”。在此情况下，从电路MC或电路MCr流过的电流的高低也例如为对应于第一数据wi (k-1) j (k)的值的绝对值的模拟值。
与图5A同样，图5F所示的电路MP[i，j]是能够对布线OL[j]及布线OLB[j]输出对应于第一数据wi (k-1) j (k)与第二数据zi (k-1)之积的电流的电路。图5F的电路MP[i，j]例如可以应用于图2的运算电路110。
图5F的电路MP[i，j]除了电路MC、电路MCr以外还包括晶体管MZ。
晶体管MZ的第一端子与电路MC的第一端子、电路MCr的第一端子电连接。晶体管MZ的第二端子与布线VL电连接。晶体管MZ的栅极与布线XL[i]电连接。
布线VL例如被用作供应恒电压的布线。该恒电压优选根据电路MP[i，j]或运算电路110等的结构决定。作为该恒电压，例如可以采用高电平电位的VDD、低电平电位的VSS、接地电位等。
另外，图5F所示的布线WL[i]相当于图2的运算电路110中的布线WLS[i]。布线WL[i]与保持部HC及保持部HCr电连接。
另外，布线OL[j]与电路MC的第二端子电连接。另外，布线OLB[j]与电路MCr的第二端子电连接。
布线IL[j]与保持部HC电连接，布线ILB[j]与保持部HCr电连接。
关于在图5F的电路MP[i，j]中保持部HC及保持部HCr的每一个保持对应于第一数据的电位时的工作，参照图5A的电路MP[i，j]中的保持对应于第一数据的电位的工作的说明。
在图5F的电路MP[i，j]中，在对电路MC的第一端子供应布线VL所供应的恒电压时，电路MC具有使对应于保持部HC所保持的电位的电流流过电路MC的第一端子与第二端子间的功能。另外，在对电路MC的第一端子供应布线VL所供应的恒电压时，电路MCr具有使对应于保持部HCr所保持的电位的电流流过电路MCr的第一端子与第二端子间的功能。换言之，通过使电路MP[i，j]的保持部HC、保持部HCr的每一个保持对应于第一数据wi (k-1) j (k)的电位，可以决定流过电路MC的第一端子与第二端子间的电流量及流过电路MCr的第一端子与第二端子间的电流量。注意，在对电路MC(电路MCr)的第一端子没有供应布线VL所供应的恒电压时，例如可以视为电路MC(电路MCr)不使电流流过电路MC(电路MCr)的第一端子与第二端子间。
例如，在对保持部HC、保持部HCr的每一个保持对应于“1”的第一数据wi (k-1) j (k)的电位时，通过对电路MC供应布线VL所供应的恒电压，电路MC使指定电流流过电路MC的第一端子与第二端子间。因此，电流在电路MC与布线OL间流过。注意，此时电路MCr不使电流流过电路MCr的第一端子与第二端子间。因此，电流不在电路MCr与布线OLB间流过。另外，例如，在对保持部HC、保持部HCr的每一个保持对应于“-1”的第一数据wi (k-1) j (k)的电位时，通过对电路MC供应布线VL所供应的恒电压，电路MCr使指定电流流过电路MCr的第一端子与第二端子间。因此，在电路MCr与布线OLB间电流流过。注意，此时电路MC不使电流流过电路MC的第一端子与第二端子间。因此，在电路MC与布线OL间电流不流过。另外，例如，在保持部HC、保持部HCr的每一个保持对应于“0”的第一数据wi (k-1) j (k)的电位时，不管电路MC及电路MCr供应有布线VL的恒电压，电路MC就不使电流流过电路MC的第一端子与第二端子间且电路MCr不使电流流过电路MCr的第一端子与第二端子间。换言之，在电路MC与布线OL间电流不流过，在电路MCr与布线OLB间电流不流过。
关于图5F的电路MP[i，j]中的保持部HC、保持部HCr所保持的对应于第一数据wi (k -1) j (k)的电位的具体例子，参照图5A的电路MP[i，j]的记载。另外，与图5A的电路MP[i，j]同样，在图5F的电路MP[i，j]中，保持部HC、保持部HCr也可以具有不是保持电位而是保持电流、电阻值等数据的功能，电路MC、电路MCr也可以具有使根据该数据的电流流过的功能。
另外，图5F所示的布线XL[i]相当于图2的运算电路110中的布线XLS[i]。输入到电路MP[i，j]的第二数据zi (k-1)例如根据布线XL[i]、电流等决定。由此，对晶体管MZ的栅极例如通过布线XL[i]输入对应于第二数据zi (k-1)的电位。
例如，考虑第二数据zi (k-1)成为“0”、“1”的2值中的任一个的情况。例如，在第二数据zi (k-1)为“1”时，对布线XL[i]供应高电平电位。此时，晶体管MZ处于开启状态，所以电路MP使布线VL与电路MC的第一端子间处于导通状态且使布线VL与电路MCr的第一端子间处于导通状态。换言之，在第二数据zi (k-1)为“1”时，对电路MC及电路MCr供应来自布线VL的恒电压。另外，例如，在第二数据zi (k-1)为“0”时，对布线XL[i]供应低电平电位。此时，电路MP使电路MC与布线OLB[j]间处于非导通状态且使电路MCr与布线OL[j]间处于非导通状态。换言之，在第二数据zi (k-1)为“0”时，不对电路MC及电路MCr供应来自布线VL的恒电压。
在此，例如，在第一数据wi (k-1) j (k)为“1”且第二数据zi (k-1)为“1”时，电流在电路MC与布线OL间流过且不在电路MCr与布线BLB间流过。另外，例如，在第一数据wi (k-1) j (k)为“-1”且第二数据zi (k-1)为“1”时，电流不在电路MC与布线OL间流过且在电路MCr与布线OLB间流过。例如，在第一数据wi (k-1) j (k)为“0”且第二数据zi (k-1)为“1”时，电流不在电路MC与布线OL间及在电路MCr与布线OLB间流过。另外，例如，在第二数据zi (k-1)为“0”时，即使第一数据wi (k-1) j (k)为“-1”、“0”、“1”中的任一个，电流也不在电路MC与布线OL间及电路MCr与布线OLB间流过。
换言之，与图5E的电路MP[i，j]同样，图5F的电路MP[i，j]例如可以在第一数据wi (k-1) j (k)为“-1”、“0”、“1”的3值中的任一个且第二数据zi (k-1)为“0”、“1”的2值时进行运算。另外，与图5E的电路MP[i，j]同样，图5F的电路MP[i，j]在第一数据wi (k-1) j (k)为“-1”、“0”、“1”中的任何2值，例如“-1”、“1”的2值或者“0”、“1”的2值时，也可以工作。另外，第一数据wi (k -1) j (k)也可以为模拟值或多位(多值)数字值。作为具体的一个例子，可以取得代替“-1”的“负模拟值”以及代替“1”的“正模拟值”。在此情况下，从电路MC或电路MCr流过的电流的高低也例如为对应于第一数据wi (k-1) j (k)的值的绝对值的模拟值。
<运算电路的工作例子>
接着，说明图2的运算电路110的工作例子。注意，在本工作例子的说明中，作为一个例子，使用图8所示的运算电路110。
图8的运算电路110是着眼于位于图2的运算电路110的第j列的电路而图示的。换言之，图8的运算电路110相当于进行如下运算的电路，即图1A所示的神经网络100中的对神经元Nj (k)输入的来自神经元N1 (k-1)至神经元Nm (k-1)的信号z1 (k-1)至zm (k-1)与权系数w1 (k-1) j (k)至wm (k-1) j (k)的积和运算；以及利用该积和运算的结果的激活函数的运算。再者，作为图8的运算电路110的阵列部ALP所包括的电路MP使用图5A的电路MP。
首先，在运算电路110中，电路MP[1，j]至电路MP[m，j]设定第一数据w1 (k-1) j (k)至wm (k-1) j (k)。作为第一数据wi (k-1) j (k)的设定方法，可以举出：由电路WLD对布线WLS[1]至布线WLS[m]依次输入指定电位，依次选择电路MP[1，j]至电路MP[m，j]，对包括在所选择的电路MP的电路MC的保持部HC及电路MCr的保持部HCr从电路ILD通过布线IL[j]、布线ILB[j]供应对应于第一数据的电位。通过供应电位之后由电路WLD使电路MP[1，j]至电路MP[m，j]的每一个处于非选择状态，可以在电路MP[1，j]至电路MP[m，j]的每一个所包括的电路MC的保持部HC及电路MCr的保持部HCr保持对应于第一数据w1 (k-1) j (k)至wm (k-1) j (k)的电位。作为一个例子，在第一数据w1 (k-1) j (k)至wm (k-1) j (k)的每一个为正值时，对保持部HC输入对应于其正值的值，对保持部HCr输入相当于零的值。另一方面，在第一数据w1 (k-1) j (k)至wm (k-1) j (k)的每一个为负值时，对保持部HC输入相当于零的值，对保持部HCr输入对应于负值的绝対值的值。
接着，由电路XLD对布线X1L[1]至布线X1L[m]、布线X2L[1]至布线X2L[m]的每一个供应第二数据z1 (k-1)至zm (k-1)。具体而言，对布线X1L[i]及布线X2L[i]供应第二数据z1 (k-1)。布线X1L[i]、布线X2L[i]相当于图2所示的运算电路110的布线XLS[i]。
根据对电路MP[1，j]至电路MP[m，j]的每一个输入的第二数据z1 (k-1)至zm (k-1)决定包含在电路MP[1，j]至电路MP[m，j]的电路MC与电路MCr、布线OL[j]与电路OLB[j]的导通状态。具体而言，电路MP[i，j]根据第二数据zi (k-1)成为如下状态中的任何状态：“电路MC与布线OL[j]间导通且电路MCr与布线OLB[j]间导通”的状态；“电路MC与布线OLB[j]间导通且电路MCr与布线OL[j]间导通”的状态；以及“电路MC及电路MCr各自与布线OL[j]和OLB[j]非导通”的状态。例如，在第二数据z1 (k-1)为正值时，对布线X1L[1]输入电路MC与布线OL[j]间可以处于导通状态且电路MCr与布线OLB[j]间可以处于导通状态的值。并且，对布线X2L[1]输入电路MC与布线OLB[j]间可以处于非导通状态且电路MCr与布线OL[j]间可以处于非导通状态的值。并且，在第二数据z1 (k-1)为负值时，对布线X1L[1]输入电路MC与布线OLB[j]间可以处于导通状态且电路MCr与布线OL[j]间可以处于导通状态的值。并且，对布线X2L[1]输入电路MC与布线OL[j]间可以处于非导通状态且电路MCr与布线OLB[j]间可以处于非导通状态的值。并且，在第二数据z1 (k-1)为零时，对布线X1L[1]输入电路MC与布线OLB[j]间可以处于非导通状态且电路MCr与布线OL[j]间可以处于非导通状态的值。并且，对布线X2L[1]输入电路MC与布线OLB[j]间可以处于非导通状态且电路MCr与布线OL[j]间可以处于非导通状态的值。
通过根据输入到电路MP[i，j]的第二数据zi (k-1)决定包括在电路MP[i，j]的电路MC及电路MCr与布线OL[j]及电路OLB[j]间的导通状态或非导通状态，在电路MC及电路MCr与布线OL[j]及布线OLB[j]间进行电流的输入及输出。再者，该电流的量根据在电路MP[i，j]中设定的第一数据wi (k-1) j (k)及/或第二数据zi (k-1)决定。
例如，在电路MP[i，j]中，将从布线OL[j]流过电路MC或电路MCr的电流记为I[i，j]，将从布线OLB[j]流过电路MC或电路MCr的电流记为IB[i，j]。然后，在将从电路ACTF[j]流过布线OL[j]的电流记为Iout[j]且将从布线OLB[j]流过电路ACTF[j]的电流记为IBout[j]时，Iout[j]及IBout[j]可以以下面算式表示。
[算式4]
当在电路MP[i，j]中例如第一数据wi (k-1) j (k)为“+1”时，电路MC排出I(+1)，电路MCr排除I(-1)，在第一数据wi (k-1) j (k)为“-1”时，电路MC排出I(-1)，电路MCr排出I(+1)，在第一数据wi (k-1) j (k)为“0”时，电路MC排出I(-1)，电路MCr排出I(-1)。
再者，在第二数据zi (k-1)为“+1”时，电路MP[i，j]成为如下状态：“电路MC与布线OL[j]间导通，电路MCr与布线OLB[j]间导通，电路MC与布线OLB[j]间非导通，电路MCr与布线OL[j]间非导通”。在第二数据zi (k-1)为“-1”时，电路MP[i，j]成为如下状态：“电路MC与布线OLB[j]间导通，电路MCr与布线OL[j]间导通，电路MC与布线OL[j]间非导通，电路MCr与布线OLB[j]间非导通”。在第二数据zi (k-1)为“0”时，电路MP[i，j]成为如下状态：“电路MC与布线OL[j]间及电路MC与布线OLB[j]间非导通，电路MCr与布线OL[j]间及电路MCr与OLB[j]间非导通，电路MCr与布线OL[j]间及电路MCr与OLB[j]间非导通”。
此时，以下表示出在电路MP[i，j]中从布线OL[j]流过电路MC或电路MCr的电流I[i，j]以及从布线OLB[j]流过电路MC或电路MCr的电流IB[i，j]。注意，根据情况，也可以以I(-1)的电流量为0的方式构成电路MP[i，j]。另外，电流I[i，j]也可以为从电路MC或电路MCr流过布线OL[j]的电流。同样地，电流IB[i，j]也可以为从电路MC或电路MCr向布线OLB[j]流过的电流。
[表1]
接着，在从布线OL[j]及布线OLB[j]的每一个流过的Iout[j]及IBout[j]都输入到电路ACTF[j]时，电路ACTF[j]例如进行Iout[j]及IBout[j]的比较等。电路ACTF[j]例如根据该比较的结果输出神经元Nj (k)对第(k+1)层的神经元传送的信号zj (k)。
由图8的运算电路110例如可以进行对神经元Nj (k)输入的来自神经元N1 (k-1)至神经元Nm (k-1)的信号z1 (k-1)至zm (k-1)与权系数w1 (k-1) j (k)至wm (k-1) j (k)的积和运算以及利用该积和运算的结果的激活函数的运算。并且，通过设置n列的电路MP，图8的运算电路的阵列部ALP可以具有与图2的运算电路110相同的电路结构。换言之，由图2的运算电路110可以同时进行神经元N1 (k)至神经元Nn (k)的每一个的积和运算和利用该积和运算的结果的激活函数的运算。
《包括在运算电路的电路等的变形例子》
包括在上述阵列部ALP、电路ILD、电路WLD、电路XLD、电路AFP、电路MP等的每一个的晶体管的一部分或全部例如优选使用OS晶体管。例如，在是优选降低关态电流的晶体管时，具有保持积累在电容器的电荷的功能的晶体管优选为OS晶体管。尤其是，在作为该晶体管使用OS晶体管时，OS晶体管尤其更优选采用实施方式3所记载的晶体管的结构。注意，本发明的一个方式不局限于此。
另外，包括在阵列部ALP、电路ILD、电路WLD、电路XLD、电路AFP、电路MP等的晶体管除了OS晶体管以外例如还可以使用在沟道形成区域包含硅的晶体管(以下，称为Si晶体管。)。另外，作为硅，例如可以使用单晶硅、氢化非晶硅、微晶硅或多晶硅等。另外，作为OS晶体管、Si晶体管以外的晶体管，例如可以使用Ge等半导体作为活性层的晶体管、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体作为活性层的晶体管、碳纳米管作为活性层的晶体管、有机半导体作为活性层的晶体管等。
注意，关于OS晶体管的半导体层的金属氧化物，可以使用包含铟的金属氧化物(例如，In氧化物)或包含锌的金属氧化物(例如，Zn氧化物)制造n型半导体，但是从迁移度及可靠性的观点来看，有时难以制造p型半导体。因此，运算电路110、运算电路120、运算电路130也可以具有作为包括在阵列部ALP、电路ILD、电路WLD、电路XLD、电路AFP、电路MP等中的n沟道型晶体管使用OS晶体管并作为p沟道型晶体管使用Si晶体管的结构。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，对在上述实施方式1中说明的电路MP的具体结构例子进行说明。
注意，在实施方式1中对电路MP的符号附上表示阵列部ALP内的位置的[1，1]、[i，j]、[m，n]等，但是在没有特别的说明的情况下，本实施方式省略对电路MP的符号附上[1，1]、[i，j]、[m，n]等。
<结构例子1>
首先，说明能够应用于图5A的电路MP的电路结构的例子。图9A所示的电路MP是图5A的电路MP的结构的一个例子，图9A的电路MP所包括的电路MC例如包括晶体管M1至晶体管M4及电容器C1。另外，例如，由晶体管M1及电容器C1构成保持部HC。
图9A所示的晶体管M1至晶体管M4例如采用在沟道上下包括栅极的多栅极结构的n沟道型晶体管，晶体管M1至晶体管M4都包括第一栅极及第二栅极。注意，在本说明书等中，为了方便起见，例如将第一栅极记为栅极(有时记为前栅极。)，将第二栅极记为背栅极来进行区分，但是第一栅极和第二栅极可以相互调换。因此，在本说明书等中，“栅极”可以记为“背栅极”。同样地，“背栅极”可以记为“栅极”。具体而言，“栅极与第一布线电连接且背栅极与第二布线电连接”的连接结构可以调换为“背栅极与第一布线电连接且栅极与第二布线电连接”的连接结构。
另外，本发明的一个方式的半导体装置不取决于晶体管的背栅极的连接结构。在图9A所示的晶体管M1至晶体管M4中都示出背栅极而不示出该背栅极的连接关系，但是可以在进行设计时决定该背栅极的电连接点。例如，在包括背栅极的晶体管中，为了提高该晶体管的通态电流，可以使栅极与背栅极电连接。换言之，例如，也可以在晶体管M1至晶体管M4的每一个中使栅极与背栅极电连接。另外，例如，在包括背栅极的晶体管中，为了使该晶体管的阈值电压改变或降低该晶体管的关态电流，设置与外部电路等电连接的布线而通过该外部电路等对晶体管的背栅极供应电位。除了图9A以外，说明书中的其他部分所记载的晶体管或其他附图表示的晶体管也是同样的。
另外，本发明的一个方式的半导体装置不取决于该半导体装置所包括的晶体管的结构。例如，如图9C所示，图9A所示的晶体管M1至晶体管M4、晶体管M1r至晶体管M4r也可以为不包括背栅极的结构，即单栅极结构的晶体管。另外，也可以为一部分晶体管包括背栅极且其他一部分晶体管不包括背栅极。除了图9A所示的电路图以外，说明书中的其他部分所记载的晶体管或其他附图表示的晶体管也是同样的。
另外，在本说明书等中，作为晶体管可以使用各种结构的晶体管。因此，对使用的晶体管的种类没有限制。作为晶体管的一个例子，可以使用具有单晶硅的晶体管或者具有以非晶硅、多晶硅或微晶(也称为纳米晶、半非晶(semi-amorphous))硅等为代表的非单晶半导体膜的晶体管等。或者，可以使用使这些半导体薄膜化的薄膜晶体管(TFT)等。TFT的使用有各种优点。例如，由于与制造单晶硅的情况相比可以以低温度制造，所以可以实现制造成本的降低或制造装置的大型化。由于可以增大制造装置，所以可以在大型衬底上制造。因此，由于可以同时制造多个显示装置，所以可以以低成本制造。或者，由于制造温度低，所以可以使用耐热性低的衬底。因此，可以在具有透光性的衬底上制造晶体管。或者，可以通过使用形成在具有透光性的衬底上的晶体管来控制显示元件的透光。或者，因为晶体管的膜厚较薄，所以形成晶体管的膜的一部分能够透光。因此，可以提高开口率。
作为晶体管的一个例子，可以使用包括化合物半导体(例如，SiGe、GaAs等)或氧化物半导体(例如，Zn-O、In-Ga-Zn-O、In-Zn-O、In-Sn-O(ITO)、Sn-O、Ti-O、Al-Zn-Sn-O(AZTO)、In-Sn-Zn-O等)等的晶体管。或者，可以使用使上述化合物半导体或上述氧化物半导体薄膜化的薄膜晶体管等。由此，可以降低制造温度，所以例如可以在室温下制造晶体管。其结果是，可以在塑料衬底或薄膜衬底等耐热性低的衬底上直接形成晶体管。此外，不仅可以将这些化合物半导体或氧化物半导体用于晶体管的沟道部分，而且还可以用作其它用途。例如，可以将这些化合物半导体或氧化物半导体用作布线、电阻元件、像素电极或具有透光性的电极等。因为可以与晶体管同时沉积或形成上述半导体，所以可以降低成本。
作为晶体管的一个例子，可以使用通过喷墨法或印刷法形成的晶体管等。因此，可以以室温制造、以低真空度制造或在大型衬底上制造。因此，即使不使用掩模(掩模版(reticle))也可以进行制造，所以可以容易地改变晶体管的布局。或者，因为可以以不使用抗蚀剂的方式进行制造，所以可以减少材料费，并减少工序数。或者，因为可以只在需要的部分上形成膜，所以与在整个面上形成膜之后进行蚀刻的制造方法相比成本较低且不浪费材料。
作为晶体管的一个例子，可以使用具有有机半导体或碳纳米管的晶体管等。由此，可以在能够弯曲的衬底上形成晶体管。使用具有有机半导体或碳纳米管的晶体管的装置能抗冲击。
作为晶体管还可以使用其他各种结构的晶体管。例如，作为晶体管，可以使用MOS型晶体管、接合型晶体管、双极晶体管等。通过作为晶体管使用MOS型晶体管，可以减小晶体管尺寸。因此，可以安装多个晶体管。通过作为晶体管使用双极晶体管，可以使较大的电流流过。因此，可以使电路高速地工作。注意，也可以将MOS型晶体管、双极晶体管等形成在一个基板上。由此，可以实现低功耗、小型化、高速工作等。
另外，作为晶体管的一个例子，例如也可以采用在活性层上下配置有栅电极的结构的晶体管。通过采用在活性层上下配置有栅电极的结构，多个晶体管并联连接。因此，沟道区域增加，所以可以增大电流值。或者，通过采用在活性层上下配置有栅电极的结构，容易产生耗尽层，因此可以改善S值。
另外，作为晶体管的一个例子，也可以采用将栅电极配置在活性层上的结构、将栅电极配置在活性层下的结构、交错结构、反交错结构、将活性层分割成多个区域的结构、并联连接活性层的结构或者串联连接活性层的结构等。或者，作为晶体管，可以使用平面型、FIN(鳍)型、TRI-GATE(三栅)型、顶栅型、底栅型、双栅型(在沟道上下配置有栅极)等各种结构的晶体管。
另外，作为晶体管的一个例子，还可以采用活性层(或其一部分)与源电极或漏电极重叠的结构。通过采用活性层(或其一部分)与源电极或漏电极重叠的结构，可以防止因电荷积累于活性层的一部分而导致的工作不稳定。
另外，作为晶体管的一个例子，可以采用设置有LDD区域的结构。通过设置LDD区域，可以降低关态电流或者提高晶体管的耐压性(提高可靠性)。或者，通过设置LDD区域，当晶体管在饱和区域中工作时，即便漏极和源极之间的电压发生变化，漏电流的变化也不太大，从而可以得到倾斜角平坦的电压-电流特性。
另外，在本说明书等中，可以使用各种衬底形成晶体管。对衬底的种类没有特别的限制。作为该衬底的一个例子，可以举出半导体衬底(例如，单晶衬底或硅衬底)、SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作为例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。尤其是，通过使用半导体衬底、单晶衬底或SOI衬底等制造晶体管，能够制造特性、尺寸或形状等的偏差小、电流能力高且尺寸小的晶体管。当利用上述晶体管构成电路时，可以实现电路的低功耗化或电路的高集成化。
另外，作为衬底也可以使用柔性衬底，在该柔性衬底上直接形成晶体管。或者，也可以在衬底与晶体管之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部分或全部，然后将其从衬底分离并转置到其他衬底上的情况。此时，也可以将晶体管转置到耐热性低的衬底或柔性衬底上。另外，作为上述剥离层，例如可以使用钨膜与氧化硅膜的无机膜的叠层结构或衬底上形成有聚酰亚胺等有机树脂膜的结构等。
另外，也可以使用一个衬底形成晶体管，然后将该晶体管转置到另一个衬底上。作为转置晶体管的衬底，除了上述可以设置晶体管的衬底之外，还可以使用纸衬底、玻璃纸衬底、芳族聚酰胺薄膜衬底、聚酰亚胺薄膜衬底、石材衬底、木材衬底、布衬底(包括天然纤维(丝、棉、麻)、合成纤维(尼龙、聚氨酯、聚酯)或再生纤维(醋酯纤维、铜氨纤维、人造纤维、再生聚酯)等)、皮革衬底、橡胶衬底等。通过使用上述衬底，可以实现特性良好的晶体管、功耗低的晶体管、不易损坏的装置、耐热性的提高、轻量化或薄型化。
另外，可以在相同的衬底(例如，玻璃衬底、塑料衬底、单晶衬底或SOI衬底等)上形成为了实现指定的功能所需要的所有电路。如此，可以通过减少部件数量降低成本，或者可以通过减少与电路部件之间的连接数量提高可靠性。
注意，也可以将为了实现指定的功能所需要的所有电路不形成在相同的衬底上。换言之，也可以将为了实现指定的功能所需要的电路的一部分形成在某个衬底上，并且将为了实现指定的功能所需要的电路的另一部分形成在另一衬底上。例如，也可以将为了实现指定的功能所需要的电路的一部分形成在玻璃衬底上，并且将为了实现指定的功能所需要的电路的另一部分形成在单晶衬底(或SOI衬底)上。并且，也可以通过COG(Chip OnGlass：玻璃覆晶封装)将形成为了实现指定的功能所需要的电路的另一部分的单晶衬底(也称为IC芯片)连接到玻璃衬底，从而在玻璃衬底上配置该IC芯片。或者，也可以使用TAB(Tape Automated Bonding：卷带自动结合)、COF(Chip On Film：薄膜上芯片)、SMT(Surface Mount Technology：表面贴装技术)或印刷电路板等使该IC芯片和玻璃衬底连接。如此，通过使电路的一部分与像素部形成在同一衬底上，可以通过减少部件数量降低成本，或者可以通过减少与电路部件之间的连接数量提高可靠性。尤其是，在很多情况下，驱动电压高的部分的电路或者驱动频率高的部分的电路等的功耗高。于是，将该电路与像素部形成在不同的衬底(例如，单晶衬底)上，以构成IC芯片。通过使用该IC芯片，可以防止功耗的增高。
在图9A的电路MP中，晶体管M1的第一端子与布线IL电连接。晶体管M1的第二端子与电容器C1的第一端子及晶体管M2的栅极电连接。晶体管M1的栅极与布线WL电连接。晶体管M2的第一端子与电容器C1的第二端子及布线VL电连接。晶体管M2的第二端子与晶体管M3的第一端子及晶体管M4的第一端子电连接。晶体管M3的第二端子与布线OL电连接。晶体管M3的栅极与布线X1L电连接。晶体管M4的第二端子与布线OLB电连接。晶体管M4的栅极与布线X2L电连接。注意，如图9B所示，电容器C1的第二端子也可以与其他布线VLm电连接而不与布线VL电连接。另外，同样地，电容器C1r的第二端子也可以与其他布线VLmr电连接而不与布线VLr电连接。注意，除了图9A以外，还在其他附图的电路图中，电容器C1的第二端子与其他布线VLm电连接而不与布线VL电连接。另外，在图9B中，例如，也可以将布线VL与布线VLr组合为一个布线且将布线VLm与布线VLmr组合为一个布线(未图示)。
注意，在图9A所示的保持部HC中，将晶体管M1的第二端子、电容器C1的第一端子与晶体管M2的栅极电连接点记为节点nd1。
如实施方式1说明，保持部HC例如具有保持对应于第一数据w的电位的功能。通过在使晶体管M1处于开启状态时从布线IL输入该电位而对电容器C1写入然后使晶体管M1处于关闭状态，包括在图9A的电路MC中的保持部HC保持该电位。由此，可以将节点nd1的电位作为对应于第一数据的电位保持。
另外，为了长期间保持节点nd1的电位，晶体管M1优选使用关态电流低的晶体管。作为关态电流低的晶体管，例如可以使用OS晶体管。另外，也可以作为晶体管M1使用包括背栅极的晶体管，对背栅极施加低电平电位而使阈值电压向正一侧漂移，来降低关态电流。
电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
说明电路MCr中的与电路MC不同的连接结构。晶体管M3r的第二端子与布线OLB电连接而不与布线OL电连接，晶体管M4r的第二端子与布线OL电连接而不与布线OLB电连接。晶体管M2的第一端子与布线VLr电连接。
为了在后面说明的工作例子中简单地说明输入到电路MP或从电路MP输出的电流，将图9A所示的布线OL的两端记为节点ina、节点outa，将布线OLB的两端记为节点inb、节点outb。
布线VL例如被用作供应恒电压的布线。作为该恒电压，在晶体管M2或晶体管M2r为n沟道型晶体管时，例如采用低电平电位的VSS、接地电位、上述以外的低电平电位等。另外，与布线VL同样，布线VLr被用作供应恒电压的布线，作为该恒电压可以采用低电平电位的VSS、接地电位等。在此情况下，在运算电路110、运算电路120、运算电路130的电路ACTF[1]至电路ACTF[n]使用图3A至图3E、图4A至图4D、图4F所示的电路时，与电路ACTF[1]至电路ACTF[n]电连接的VAL所供应的恒电压优选高于布线VL及布线VLr所供应的电位，例如优选为VDD。
另外，布线VLr所供应的恒电压与布线VL所供应的恒电压既可以不同，又可以相同。例如，在布线VL所供应的恒电压与布线VLr所供应的恒电压大致相同时，如图10A的电路MP所示，布线VLr可以采用与布线VL相同的布线。
另外，图9A的电路MP的结构可以根据情况改变。例如，如图10B所示，也可以将图9A的电路MP的晶体管M2、晶体管M2r、晶体管M3、晶体管M3r、晶体管M4、晶体管M4r分别替换为p沟道型晶体管的晶体管M2p、晶体管M2pr、晶体管M3p、晶体管M3pr、晶体管M4p、晶体管M4pr。尤其是，在将晶体管M2、晶体管M2r替换为p沟道型晶体管时，优选作为布线VL所供应的恒电压采用高电平电位的VDD。另外，除了上述情况以外，在作为运算电路110、运算电路120、运算电路130的电路ACTF[1]至电路ACTF[n]使用图3A至图3E、图4A至图4D、图4F的电路时，与电路ACTF[1]至电路ACTF[n]电连接的VAL所供应的恒电压优选为接地电位或VSS。如此，在改变布线的电位时，电流流过的方向也改变。
另外，同样地，晶体管M1也可以替换为p沟道型的晶体管。另外，在图10B中，将图9A的电路MP的晶体管M2、晶体管M2r、晶体管M3、晶体管M3r、晶体管M4、晶体管M4r分别替换为p沟道型晶体管的晶体管M2p、晶体管M2pr、晶体管M3p、晶体管M3pr、晶体管M4p、晶体管M4pr，但是也可以将选自图9A的电路MP的晶体管M2、晶体管M2r、晶体管M3、晶体管M3r、晶体管M4、晶体管M4r中的一个以上的晶体管替换为p沟道型晶体管。
另外，例如，如图11A所示，也可以将图9A的电路MP的晶体管M3、M3r、晶体管M4、晶体管M4r分别替换为模拟开关A3、模拟开关A4、模拟开关A3r、模拟开关A4r。另外，图11A还示出用来使模拟开关A3、模拟开关A4、模拟开关A3r、模拟开关A4r工作的布线X1LB、布线X2LB。布线X1LB与模拟开关A3、模拟开关A3r电连接，布线X2LB与模拟开关A4、模拟开关A4r电连接。对布线X1LB输入输入到布线X1L的信号的反转信号，对布线X2LB输入输入到布线X2L的信号的反转信号。另外，如图11B所示，也可以将布线X1L、布线X2L组合为布线XL且将布线X1LB、布线X2LB组合为布线XLB。另外，例如，模拟开关A3、模拟开关A4、模拟开关A3r、模拟开关A4r也可以采用使用n沟道型晶体管及p沟道型晶体管的CMOS结构。
另外，例如，如图12A所示，将图9A的电路MP的晶体管M4、晶体管M4r分别替换为p沟道型晶体管的晶体管M4p、晶体管M4pr。在图12A的电路MP中，晶体管M3的栅极与晶体管M4p的栅极及布线XL电连接。布线XL相当于将图9A中的两个布线X1L、布线X2L组合为一个的布线。晶体管M3及晶体管M4p的每一个的极性彼此不同，并且晶体管M3及晶体管M4p的栅极都与布线XL电连接。由此，通过对布线XL供应指定电位，可以使晶体管M3和晶体管M4p中的一方处于开启状态且晶体管M3和晶体管M4p中的另一方处于关闭状态。
另外，例如，如图12B所示，也可以在图9A的电路MP中还设置晶体管M2m、晶体管M2mr，并且改变晶体管M4、晶体管M4r的各第一端子的电连接点。在图12B的电路MP中，晶体管M2m的第一端子与电容器C1的第二端子、晶体管M2的第一端子及布线VL电连接，晶体管M2m的第二端子与晶体管M4的第一端子电连接。注意，在图9A的电路MP中，晶体管M2的第二端子与晶体管M4的第一端子电连接，但是在图12B的电路MP中，晶体管M2的第二端子不与晶体管M4的第一端子电连接。在图12B所示的电路MP中，流过晶体管M3、M4的电流分别根据晶体管M2、晶体管M2m的栅极的电位决定。另外，例如，晶体管M2、晶体管M2m的尺寸诸如沟道长度或沟道宽度优选彼此相同。通过采用上述电路结构，有可能有效地进行布局。另外，有可能使流过晶体管M3、晶体管M4的电流一致。
《工作例子》
接着，说明图9A所示的电路MP的工作例子。
图13A至图13C、图14A至图14C、图15A至图15C是示出电路MP的工作例子的时序图，都示出布线IL、布线ILB、布线WL、布线X1L、布线X2L、节点nd1、节点nd1r的电位的变动。图13A至图13C、图14A至图14C、图15A至图15C所记载的high表示高电平电位，low表示低电平电位。从布线OL向节点outa(或者从节点outa向布线OL)输出的电流量记为IOL。另外，从布线OLB向节点outb(或者从节点outb向布线OLB)输出的电流量记为IOLB。在图13A至图13C、图14A至图14C、图15A至图15C所示的时序图中，也示出电流量IOL、IOLB的变化量。
注意，在本工作例子中，布线VL、布线VLr所供应的恒电压设定为VSS(低电平电位)。此时，电流从布线VAL通过布线OL流过布线VL。同样地，电流从布线VAL通过布线OLB流过布线VLr。
另外，在本说明书等中，“低电平电位”、“高电平电位”不是指特定电位，有时在布线不同时，具体的电位也不同。例如，节点nd1、节点nd1r所保持的低电平电位、高电平电位的每一个也可以与施加到布线X1L、布线X2L的低电平电位、高电平电位不同的电位。
在说明工作例子之前，将电路MP所保持的权系数定义为如下。在保持部HC的节点nd1保持高电平电位且保持部HCr的节点nd1r保持低电平电位时，电路MP作为权系数保持“+1”。在保持部HC的节点nd1保持低电平电位且保持部HCr的节点nd1r保持高电平电位时，电路MP作为权系数保持“-1”。在保持部HC的节点nd1保持低电平电位且保持部HCr的节点nd1r保持低电平电位时，电路MP作为权系数保持“0”。作为保持在节点nd1、nd1r的高电平电位，例如可以采用VDD或略微低于VDD的电位，作为保持在节点nd1、节点nd1r的低电平电位，例如可以采用VSS。另外，也可以作为权系数采用模拟值。此时，例如，在权系数为“正模拟值”时，保持部HC的节点nd1保持有高电平模拟电位，保持部HCr的节点nd1r保持有低电平电位。例如，权系数为“负模拟值”时，保持部HC的节点nd1保持有低电平电位，保持部HCr的节点nd1r保持有高电平模拟电位。在权系数为“0”时，例如，保持部HC的节点nd1保持低电平电位，保持部HCr的节点nd1r保持低电平电位。
另外，将输入到电路MP的神经元的信号(运算值)例如定义为如下。在对布线X1L施加高电平电位且对布线X2L施加低电平电位时，对电路MP作为神经元的信号输入“+1”。在对布线X1L施加低电平电位且对布线X2L施加高电平电位时，对电路MP作为神经元的信号输入“-1”。在对布线X1L施加低电平电位且对布线X2L施加低电平电位时，对电路MP作为神经元的信号输入“0”。
另外，在本说明书等中，在没有特别的说明的情况下，晶体管M2、晶体管M2r在开启状态时有时最后在饱和区域中工作。也就是说，对上述各晶体管的栅极电压、源极电压及漏极电压有时进行适当的偏压，使得该晶体管在饱和区域中工作。注意，本发明的一个方式不局限于此。为了减小所供应的电压的振幅值，晶体管M2、M2r也可以在线性区域中工作。另外，在权系数为模拟值时，晶体管M2、M2r例如也可以根据权系数的大小有时在线性区域中工作，有时在饱和区域中工作。
另外，在本说明书等中，在没有特别的说明的情况下，晶体管M1、晶体管M3、晶体管M4、晶体管M1r、晶体管M3r、晶体管M4r在开启状态时最后在线性区域中工作。换言之，包括如下情况：上述各晶体管的栅极电压、源极电压及漏极电压进行适当地偏压，使得该晶体管在线性区域中工作。
以下，根据权系数及神经元的信号的每一个可以取得的值的组合说明电路MP的工作例子。
〔条件1〕
首先，例如考虑权系数w为“0”且输入到电路MP的神经元的信号(运算值)为“+1”的情况。图13A是此时的电路MP的时序图。
在时刻T1至时刻T2的期间对布线IL及布线ILB的每一个输入用来使保持部HC的节点nd1的电位、保持部HCr的节点nd1r的电位初始化的初始化电位Vini。注意，在图13A中，Vini高于低电平电位且低于高电平电位，但是Vini也可以设定为低于低电平电位的电位或高于高电平电位的电位。或者，Vini也可以设定为与低电平电位相同的电位或与高电平电位相同的电位。另外，也可以对布线IL及布线ILB分别施加彼此不同的电位的初始化电位Vini。另外，也可以不对布线IL及布线ILB分别输入初始化电位Vini。换言之，也可以不设置时刻T1至时刻T2的期间。
另外，在时刻T1至时刻T2的期间，对布线WL输入低电平电位。因此，晶体管M1及晶体管M1r都处于关闭状态。
另外，在时刻T1至时刻T2的期间，节点nd1及节点nd1r的各电位不特别设定。在图13A中，节点nd1及节点nd1r的各电位设定为高于低电平电位且低于Vini的电位。
对布线X1L及布线X2L的每一个供应低电平电位。因此，晶体管M3、晶体管M4、晶体管M3r及晶体管M4r都处于关闭状态。
另外，在时刻T2至时刻T3的期间，对布线WL输入高电平电位。因此，晶体管M1及晶体管M1r都处于开启状态，布线IL与节点nd1间处于导通状态，布线ILB与节点nd1r间处于导通状态。因此，节点nd1及节点nd1r的电位都成为Vini。注意，节点nd1、节点nd1r的电位也可以不是初始化电位Vini。换言之，也可以不设置时刻T2至时刻T3的期间。
在时刻T3至时刻T4的期间，对布线IL及布线ILB分别施加低电平电位，作为权系数w输入“0”。对布线WL在时刻T3以后也继续输入高电平电位，作为权系数w输入“0”，所以晶体管M1、晶体管M1r成为开启状态。由此，节点nd1及节点nd1r的电位都成为低电平电位。
在时间T4至时间T5的期间，对布线WL输入低电平电位。由此，晶体管M1、晶体管M1r都成为关闭状态，由电容器C1及电容器C1r分别保持节点nd1及节点nd1r的各电位。
通过时刻T1至时刻T5的工作，电路MP的权系数设定为“0”。
通过上述工作，晶体管M2、晶体管M2r的各栅极的电位成为低电平电位，由于晶体管M2、晶体管M2r的各第一端子的电位为VSS，所以晶体管M2、晶体管M2r都成为关闭状态。
在时刻T5至时刻T6的期间例如对布线IL及布线ILB输入初始化电位Vini。注意，该工作不是特別需要的工作，所以也可以不对布线IL及布线ILB输入初始化电位Vini。换言之，也可以不设置时刻T5至时刻T6的期间。另外，可以对布线IL及布线ILB分别输入彼此不同的电位。
在时刻T6以后，在向电路MP输入神经元的信号“+1”时，对布线X1L输入高电平电位，对布线X2L输入低电平电位。因此，晶体管M3及晶体管M3r都处于开启状态，晶体管M4及晶体管M4r都处于关闭状态。换言之，通过上述工作，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
此时，在电路MC中晶体管M2处于关闭状态，所以在布线OL至布线VL间电流不流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之前后不变化。同样地，在电路MCr中晶体管M2r处于关闭状态，所以在布线OLB至布线VLr间电流不流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之前后不变化。
在本条件中，权系数为“0”且输入到电路MP的神经元的信号为“+1”，所以在使用算式(1.1)时，权系数与神经元的信号之积成为“0”。权系数与神经元的信号之积为“0”的结果对应于在电路MP的工作中在时刻T6以后电流IOL及电流IOLB都不变化的情况。
另外，也可以通过一旦输入就不更新权系数w的值而只改变运算值，来进行多个积和运算处理。在此情况下，不需要权系数w的更新，所以可以降低功耗。另外，为了减少权系数w的更新频率，需要长期间保持权系数w。此时，例如在使用OS晶体管时，由于关态电流低，所以可以长期间保持权系数w。
〔条件2〕
首先，例如考虑权系数w为“+1”且输入到电路MP的神经元的信号(运算值)为“+1”的情况。图13B是此时的电路MP的时序图。
因为条件2的时刻T1至时刻T3的期间的工作与条件1的时刻T1至时刻T3的期间的工作相同，所以参照条件1的时刻T1至时刻T3的期间的工作的说明。
在时刻T3至时刻T4的期间，对布线IL施加高电平电位，作为权系数w输入“1”。对布线WL在时刻T3以后也继续输入高电平电位，作为权系数w输出“1”，所以晶体管M1、晶体管M1r成为开启状态。由此，节点nd1的电位成为高电平电位，节点nd1r的电位成为低电平电位。
在时间T4至时间T5的期间，对布线WL输入低电平电位。由此，晶体管M1、晶体管M1r都成为关闭状态，由电容器C1及电容器C1r的分别保持节点nd1及节点nd1r的各电位。
通过时刻T1至时刻T5的工作，电路MP的权系数设定为“+1”。
通过上述工作，晶体管M2的栅极的电位成为高电平电位，晶体管M2r的栅极的电位成为低电平电位，晶体管M2、晶体管M2r的各第一端子的电位为VSS，所以晶体管M2成为开启状态，晶体管M2r成为关闭状态。
因为条件2的时刻T5至时刻T6的期间的工作与条件1的时刻T5至时刻T6的期间的工作相同，所以参照条件1的时刻T5至时刻T6的期间的工作的说明。
在时刻T6以后，在向电路MP输入神经元的信号“+1”时，对布线X1L输入高电平电位，对布线X2L输入低电平电位。因此，晶体管M3及晶体管M3r都成为开启状态，晶体管M4及晶体管M4r都处于关闭状态。换言之，通过上述工作，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
此时，在电路MC中晶体管M2处于关闭状态，所以在布线OL至布线VL间电流流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之后增加(在图13B中，将电流IOL的增加量记为△I。)。另一方面，在电路MCr中晶体管M2r处于关闭状态，所以在布线OLB至布线VLr间电流不流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之前后不变化。
在本条件中，权系数w为“+1”且输入到电路MP的神经元的信号(运算值)为“+1”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“+1”。权系数与神经元的信号之积为“1”的结果对应于在电路MP的工作中在时刻T6以后电流IOL变化而电流IOLB不变化的情况。
〔条件3〕
接着，例如考虑权系数w为“-1”且输入到电路MP的神经元的信号(运算值)为“+1”的情况。图13C是此时的电路MP的时序图。
因为条件3的时刻T1至时刻T3的期间的工作与条件1的时刻T1至时刻T3的期间的工作相同，所以参照条件1的时刻T1至时刻T3的期间的工作的说明。
在时刻T3至时刻T4的期间，对布线IL施加低电平电位，对布线ILB施加高电平，作为权系数w输入“-1”。对布线WL在时刻T3以后也继续输入高电平电位，所以晶体管M1、晶体管M1r成为开启状态。由此，作为权系数w输入“-1”，节点nd1的电位成为低电平电位，节点nd1r的电位成为高电平电位。
在时间T4至时间T5的期间，对布线WL输入低电平电位。由此，晶体管M1、晶体管M1r都成为关闭状态，由电容器C1及电容器C1r的分别保持节点nd1及节点nd1r的各电位。
通过时刻T1至时刻T5的工作，电路MP的权系数设定为“-1”。
通过上述工作，晶体管M2的栅极的电位成为低电平电位，晶体管M2r的栅极的电位成为高电平电位，晶体管M2、晶体管M2r的各第一端子的电位为VSS，所以晶体管M2成为关闭状态，晶体管M2r成为开启状态。
因为条件3的时刻T5至时刻T6的期间的工作与条件1的时刻T5至时刻T6的期间的工作相同，所以参照条件1的时刻T5至时刻T6的期间的工作的说明。
在时刻T6以后，在向电路MP输入神经元的信号“+1”时，对布线X1L输入高电平电位，对布线X2L输入低电平电位。因此，晶体管M3及晶体管M3r都成为开启状态，晶体管M4及晶体管M4r都处于关闭状态。换言之，通过上述工作，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
此时，在电路MC中晶体管M2处于关闭状态，所以在布线OL至布线VL间电流不流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之前后不变化。另一方面，在电路MCr中晶体管M2r处于开启状态，所以在布线OLB至布线VLr间电流流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之后增加(在图13C中，将电流IOLB的增加量记为△I。)。
在本条件中，权系数w为“-1”且输入到电路MP的神经元的信号(运算值)为“+1”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“-1”。权系数与神经元的信号之积为“-1”的结果对应于在电路MP的工作中在时刻T6以后电流IOL不变化而电流IOLB变化的情况。
〔条件4〕
在本条件中，例如在将权系数w为“0”且对电路MP输入的神经元的信号(运算值)为“-1”时的电路MP的工作。图14A是此时的电路MP的时序图。
因为条件4的时刻T1至时刻T6的期间的工作与条件1的时刻T1至时刻T6的期间的工作相同，所以参照条件1的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路电路MP输入神经元的信号“-1”时，对布线X1L输入低电平电位，对布线X2L输入高电平电位。因此，晶体管M3及晶体管M3r都处于关闭状态，晶体管M4及晶体管M4r都处于开启状态。换言之，通过上述工作，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
此时，在电路MC中晶体管M2处于关闭状态，所以在布线OLB至布线VL间电流不流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之前后不变化。同样地，在电路MCr中晶体管M2r处于关闭状态，所以在布线OL至布线VLr间电流不流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之前后不变化。
在本条件中，权系数w为“0”且输入到电路MP的神经元的信号(运算值)为“-1”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“0”。权系数与神经元的信号之积为“0”的结果对应于在电路MP的工作中在时刻T6以后电流IOL及电流IOLB都不变化的情况，与条件1的电路工作的结果一致。
〔条件5〕
在本条件中，例如在将权系数w为“+1”且将对电路MP输入的神经元的信号(运算值)为“-1”时的电路MP的工作。图14B是此时的电路MP的时序图。
因为条件5的时刻T1至时刻T6的期间的工作与条件2的时刻T1至时刻T6的期间的工作相同，所以参照条件2的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路电路MP输入神经元的信号“-1”时，对布线X1L输入低电平电位，对布线X2L输入高电平电位。因此，晶体管M3及晶体管M3r都处于关闭状态，晶体管M4及晶体管M4r都处于开启状态。换言之，通过上述工作，电路MC与布线OLB间处于导通状态，电路MCr与布线OL间处于导通状态。
此时，在电路MC中晶体管M2处于开启状态，所以在布线OLB至布线VL间电流流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之后增加(在图14B中，将电流IOLB的增加量记为△I。)。另一方面，在电路MCr中晶体管M2r处于关闭状态，所以在布线OL至布线VLr间电流不流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之前后不变化。
在本条件中，权系数w为“+1”且输入到电路MP的神经元的信号(运算值)为“-1”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“-1”。权系数与神经元的信号之积为“-1”的结果对应于在电路MP的工作中在时刻T6以后电流IOL不变化而电流IOLB变化的情况，与条件3的电路工作的结果一致。
〔条件6〕
在本条件中，例如在将权系数w为“-1”且将对电路MP输入的神经元的信号(运算值)为“-1”时的电路MP的工作。图14C是此时的电路MP的时序图。
因为条件6的时刻T1至时刻T6的期间的工作与条件3的时刻T1至时刻T6的期间的工作相同，所以参照条件3的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路电路MP输入神经元的信号“-1”时，对布线X1L输入低电平电位，对布线X2L输入高电平电位。因此，晶体管M3及晶体管M3r都处于关闭状态，晶体管M4及晶体管M4r都处于开启状态。换言之，通过上述工作，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
此时，在电路MC中晶体管M2处于关闭状态，所以在布线OLB至布线VL间电流不流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之前后不变化。另一方面，在电路MCr中晶体管M2r处于开启状态，所以在布线OL至布线VLr间电流流过。换言之，从布线OL的节点outa输出的电流IOL也在时刻T6之后增加(在图14C中，将电流IOL的增加量记为△I。)。
在本条件中，权系数w为“-1”且输入到电路MP的神经元的信号(运算值)为“-1”，所以在使用算式(1.1)时，权系数与神经元的信号之积成为“+1”。权系数与神经元的信号之积为“+1”的结果对应于电路MP的工作中的在时刻T6以后电流IOL变化而电流IOLB不变化的情况，与条件2的电路工作的结果一致。
〔条件7〕
在本条件中，例如将权系数w为“0”且对电路MP输入的神经元的信号(运算值)为“0”的情况作为条件7考虑电路MP的工作。图15A是此时的电路MP的时序图。
因为条件7的时刻T1至时刻T6的期间的工作与条件1的时刻T1至时刻T6的期间的工作相同，所以参照条件1的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路MP输入神经元的信号“0”时，对布线X1L输入低电平电位，对布线X2L输入低电平电位。因此，晶体管M3、晶体管M3r、晶体管M4及晶体管M4r都成为关闭状态。换言之，通过上述工作，电路MC及电路MCr都在与布线OL间和与布线OLB间成为非导通状态。
因此，在电路MC中，在布线OL至布线VL和布线VLr中的一方之间电流不流过。换言之，从布线OLB的节点outb输出的电流IOLB也在时刻T6之前后不变化。同样地，在电路MCr中，在布线OLB至布线VL和布线VLr中的另一方之间电流不流过。换言之，从布线OL的节点outa输出的电流IOL在时刻T6之前后不变化。
在本条件中，权系数w为“0”且输入到电路MP的神经元的信号为“0”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“0”。权系数与神经元的信号之积为“0”的结果对应于电路MP的工作中的在时刻T6以后电流IOL及电流IOLB都不变化的情况，与条件1、条件4的电路工作的结果一致。
〔条件8〕
在本条件中，例如在将权系数w为“+1”且对电路MP输入的神经元的信号(运算值)为“0”时作为条件8考虑电路MP的工作。图15B是此时的电路MP的时序图。
因为条件8的时刻T1至时刻T6的期间的工作与条件2的时刻T1至时刻T6的期间的工作相同，所以参照条件2的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路MP输入神经元的信号“0”时，对布线X1L输入低电平电位，对布线X2L输入低电平电位。换言之，由于与条件7的时刻T6以后的工作相同，所以通过上述工作，电路MC在与布线OL间和与OLB间都成为非导通状态，电路MCr在与布线OL间和与布线OLB间都成为非导通状态。因此，在布线OL或布线OLB至布线VL和布线VLr中的一方之间电流不流过，所以从布线OL的节点outa输出的电流IOL及从布线OLB的节点outb输出的电流IOLB都在时刻T6之前后不变化。
在本条件中，权系数w为“+1”且输入到电路MP的神经元的信号(运算值)为“0”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“0”。权系数与神经元的信号之积为“0”的结果对应于在电路MP的工作中在时刻T6以后电流IOL及电流IOLB都不变化的情况，与条件1、条件4及条件7的电路工作的结果一致。
〔条件9〕
在本条件中，例如在将权系数w为“-1”且对电路MP输入的神经元的信号(运算值)为“0”时作为条件9考虑电路MP的工作。图15C是此时的电路MP的时序图。
因为条件9的时刻T1至时刻T6的期间的工作与条件3的时刻T1至时刻T6的期间的工作相同，所以参照条件3的时刻T1至时刻T6间的工作的说明。
在时刻T6以后，在向电路MP输入神经元的信号“0”时，对布线X1L输入低电平电位，对布线X2L输入低电平电位。换言之，由于与条件7的时刻T6以后的工作相同，所以通过上述工作，电路MC在与布线OL间和与OLB间都成为非导通状态，电路MCr在与布线OL间和与布线OLB间都成为非导通状态。因此，在布线OL或布线OLB至布线VL和布线VLr中的一方之间电流不流过，所以从布线OL的节点outa输出的电流IOL及从布线OLB的节点outb输出的电流IOLB都在时刻T6之前后不变化。
在本条件中，权系数w为“-1”且输入到电路MP的神经元的信号(运算值)为“0”，所以在使用算式(1.1)时，权系数与神经元的信号之积为“0”。权系数与神经元的信号之积为“0”的结果对应于在电路MP的工作中在时刻T6以后电流IOL和电流IOLB都不变化的情况，与条件1、条件4、条件7及条件8的电路工作的结果一致。
下表示出上述条件1至条件9的工作例子的结果。注意，在下表中，将高电平电位记为high，将低电平电位记为low。
[表2]
在此，示出对布线OL及布线OLB的每一个连接有一个电路MC和一个电路MCr的例子。如图2、图6、图7、图8等所示，在布线OL及布线OLB的每一个连接有多个电路MC和多个电路MCr的情况下，从各电路MC及各电路MCr输出的电流根据基尔霍夫的电流定律合在一起。其结果，进行和运算。换言之，在电路MC、电路MCr中进行积运算，通过将来自多个电路MC及多个电路MCr的电流合在一起，进行和运算。其结果，进行积和运算处理。
在此，在电路MP的工作中，通过进行将权系数设定为只有“+1”、“-1”的2值且将神经元的信号设定为只有“+1”、“-1”的2值的计算，电路MP可以进行与异或非电路(符合电路)相同的工作。
另外，在电路MP的工作中，通过进行将权系数设定为只有“+1”、“0”的2值，将神经元的信号设定为只有“+1”、“0”的2值的计算，电路MP可以进行与逻辑乘电路同样的工作。
在本工作例子中，将保持在电路MP的电路MC、MCr所包括的保持部HC及保持部HCr中的电位设定为高电平电位或低电平电位，但是在保持部HC及保持部HCr中保持有表示模拟值的电位。例如，在权系数为“正模拟值”时，在保持部HC的节点nd1保持有高电平模拟电位，在保持部HCr的节点nd1r保持有低电平电位。权系数为“负模拟值”时，保持部HC的节点nd1保持有低电平电位，保持部HCr的节点nd1r保持有高电平模拟电位。电流IOL及电流IOLB的电流的高低成为对应于模拟电位的高低。另外，不但在图9A的电路MP中，而且还可以在本说明书等所示的其他电路MP中保持部HC、HCr保持有表示模拟值的电位。
<结构例子2>
接着，说明能够应用于图5C及图5D所示的电路MP的电路结构的例子。
图16A所示的电路MP是图5C的电路MP的结构例子，与图9A的电路MP不同之处是：将布线IL、布线ILB组合为一个；作为图9A的布线WL使用布线W1L及布线W2L。
在图16A的电路MP中，晶体管M1的第一端子及晶体管M1r的第一端子与布线IL电连接。并且，晶体管M1的栅极与布线W1L电连接，晶体管M1r的栅极与布线W2L电连接。注意，省略图16A的电路MP中的与图9A的电路MP相同的连接结构的部分的说明。
在设定图16A的电路MP的权系数时，首先使对布线W1L、布线W2L供应的电位变化而使晶体管M1处于开启状态且使晶体管M1r处于关闭状态，接着，从布线IL供应保持在保持部HC的电位，使晶体管M1处于关闭状态。然后，使对布线W1L、布线W2L供应的电位变化，使晶体管M1处于关闭状态且使晶体管M1r处于开启状态，接着从布线IL供应保持在保持部HCr的电位，使晶体管M1r处于关闭状态。如此，图16A的电路MP通过从布线IL依次向保持部HC、保持部HCr供应电位，可以在保持部HC、保持部HCr保持相当于权系数的电位。
图16B所示的电路MP是图5D的电路MP的结构例子，与图9A的电路MP不同之处是：将布线IL与布线OL组合为布线IOL；将布线ILB与布线OLB组合为布线IOLB。
在图16B的电路MP中，晶体管M1的第一端子与布线IOL电连接，晶体管M1r的第一端子与布线IOLB电连接。并且，晶体管M3的第二端子与布线IOL电连接，晶体管M4的第二端子与布线IOLB电连接，晶体管M3r的第二端子与布线IOLB电连接，晶体管M4r的第二端子与布线IOL电连接。注意，省略图16B的电路MP中的与图9A的电路MP相同的连接结构的部分的说明。
在图16B的电路MP中，保持部HC与布线IOL电连接，保持部HCr与布线IOLB电连接，布线WL与晶体管M1、晶体管M1r的各栅极电连接，所以与图9A的电路MP同样，可以同时对保持部HC、保持部HCr写入相当于权系数的电位。
<结构例子3>
与图9A的电路MP不同，图17所示的电路MP除了保持部HC、保持部HCr以外还包括保持部HCs及保持部HCsr。
包括在图17的电路MP中的电路MC除了图9A的电路MP所包括的电路元件以外还包括晶体管M1s、晶体管M2s、晶体管M5、晶体管M5s及电容器C1s。另外，包括在图17的电路MP中的电路MCr包括与电路MC相同的电路元件，所以包括分别对应于电路MC的晶体管M1s、晶体管M2s、晶体管M5、晶体管M5s、电容器C1s的晶体管M1sr、晶体管M2sr、晶体管M5r、晶体管M5sr、电容器C1sr。
另外，在本说明书等中，在没有特别的说明的情况下，晶体管M5、晶体管M5s、晶体管M5r、晶体管M5sr在开启状态时最后在线性区域中工作。换言之，包括如下情况：上述各晶体管的栅极电压、源极电压及漏极电压进行适当地偏压，使得该晶体管在线性区域中工作。
接着，说明图17的电路MP的结构。注意，省略图17的电路MP中的与图9A的电路MP相同的结构的部分的说明。
晶体管M1的栅极与布线W1L电连接。晶体管M5的第一端子与晶体管M2的第二端子电连接，晶体管M5的第二端子与晶体管M3的第一端子及晶体管M4的第一端子电连接，晶体管M5的栅极与布线S1L电连接。
晶体管M1s的第一端子与布线IL电连接，晶体管M1s的第二端子与电容器C1s的第一端子及晶体管M2s的栅极电连接，晶体管M1s的栅极与布线W2L电连接。晶体管M2s的第一端子与电容器C1s的第二端子及布线VLs电连接，晶体管M2s的第二端子与晶体管M5s的第一端子电连接。晶体管M5s的第二端子与晶体管M3的第一端子及晶体管M4的第一端子电连接，晶体管M5s的栅极与布线S2L电连接。
在图17的电路MP中，电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
另外，布线VLs被用作供应恒电压的布线，作为该恒电压可以采用低电平电位的VSS、VSS以外的低电平电位、接地电位等。另外，作为该恒电压也可以设定为高电平电位的VDD。另外，布线VLs所供应的恒电压与布线VL所供应的恒电压既可以不同，又可以相同。例如，在布线VL所供应的恒电压与布线VLs所供应的恒电压大致相同时，布线VLs可以采用与布线VL相同的布线。
另外，布线VLsr被用作供应恒电压的布线，作为该恒电压可以采用低电平电位的VSS、VSS以外的低电平电位、接地电位等。另外，作为该恒电压也可以设定为高电平电位的VDD。另外，布线VLsr所供应的恒电压与布线VLr所供应的恒电压既可以不同，又可以相同。例如，在布线VLr所供应的恒电压与布线VLsr所供应的恒电压大致相同时，布线VLsr可以采用与布线VLr相同的布线。
另外，布线VL、布线VLs、布线VLr、布线VLsr的每一个所供应的恒电压既可以为彼此不同的电压，又可以为相同的电压。另外，选自布线VL、布线VLs、布线VLr、布线VLsr中的两个或三个布线所供应的恒电压也可以彼此相同。
布线S1L被用作用来供应使晶体管M5及晶体管M5r处于开启状态或关闭状态的电位的布线，布线S2L被用作用来供应使晶体管M5s及晶体管M5sr处于开启状态或关闭状态的电位的布线。
通过采用图17的电路MP的结构，图5C、图5D所示的电路MP可以保持两个权系数。具体而言，图17的电路MP可以将对应于第一个权系数的电位保持在电路MC的保持部HC及电路MCr的保持部HCr，将对应于第二个权系数的电位保持在电路MC的保持部HCs及电路MC的保持部HCsr。另外，图17的电路MP可以由从布线S1L、布线S2L供应的电位进行用于运算的权系数的切换。例如，通过使包括在运算电路110的电路MP[1，j]至电路MP[m，j]中的各保持部HC、保持部HCr保持相当于权系数w1 (k-1) j (k)至wm (k-1) j (k)的电位且使包括在运算电路110的电路MP[1，j]至电路MP[m，j]中的各保持部HCs、HCsr保持相当于权系数w1 (k-1) h (k)至wm (k-1) h (k)(在此，h是1以上且不是j的整数。)的电位，来对布线XLS[1]至布线XLS[m](图17的电路MP中的布线X1L、X2L)输入对应于信号z1 (k-1)至zm (k-1)的电位。此时，通过对布线S1L施加高电平电位而使晶体管M5、晶体管M5r处于开启状态且对布线S2L施加低电平电位而使晶体管M5s、晶体管M5sr处于关闭状态，运算电路110的电路MP[1，j]至电路MP[m，j]可以进行权系数w1 (k -1) j (k)至wm (k-1) j (k)与信号z1 (k-1)至zm (k-1)之积和运算及激活函数的运算。另外，通过对布线S1L施加低电平电位而使晶体管M5、晶体管M5r处于关闭状态且对布线S2L施加高电平电位而使晶体管M5s、晶体管M5sr处于开启状态，运算电路110的电路MP[1，j]至电路MP[m，j]可以进行权系数w1 (k-1) h (k)至wm (k-1) h (k)与信号z1 (k-1)至zm (k-1)之积和及激活函数的运算。
如上所述，通过对运算电路110使用图17的电路MP，可以保持两个权系数，并且可以切换该权系数而进行积和及激活函数的运算。例如在第k层的神经元的个数大于n时，构成图17的电路MP的运算电路110在进行与第k层不同的中间层中的运算等时很有效。另外，在图17的电路MP中电路MC及电路MCr的每一个包括两个保持部，但是电路MC及电路MCr根据情况也可以包括三个以上的保持部。
<结构例子4>
图18A所示的电路MP是能够应用于图5A的电路MP的电路，保持部HC及保持部HCr的每一个包括负载电路LC、负载电路LCr代替电容器C1、电容器C1r，这一点与图9A的电路MP不同。
在图18A的电路MP的电路MC中，负载电路LC的第一端子与晶体管M1的第二端子、晶体管M3的第一端子及晶体管M4的第一端子电连接，负载电路LC的第二端子与布线VL电连接。
在图18A的电路MP中，电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
在此，布线VL、布线VLr被用作用来供应恒电压VCNS的布线。作为VCNS，例如可以采用接地电位(GND)或使负载电路LC、负载电路LCr正常地工作的范围内的低电位。
例如负载电路LC、负载电路LCr是可以使第一端子与第二端子间的电阻值变化的电路。通过使负载电路LC或负载电路LCr的第一端子与第二端子间的电阻值变化，可以使在负载电路LC或负载电路LCr的第一端子与第二端子间流过的电流量变化。
在此，说明在图18A的电路MP中改变负载电路LC、负载电路LCr的第一端子与第二端子间的电阻值的方法。首先，对布线X1L、布线X2L的每一个输入低电平电位而使晶体管M3、晶体管M3r、晶体管M4、晶体管M4r处于关闭状态。接着，通过对布线WL输入高电平电位，使晶体管M1、M1r处于开启状态而使布线IL(布线ILB)的电位变化，来设定负载电路LC(负载电路LCr)的第一端子与第二端子间的电阻值。例如，有如下方法等：对布线IL(布线ILB)输入用来使负载电路LC(负载电路LCr)的第一端子与第二端子间的电阻值复位的电位，然后对布线IL(布线ILB)输入负载电路LC(负载电路LCr)的第一端子与第二端子间的电阻值成为所希望的值的电位。在将负载电路LC(负载电路LCr)的第一端子与第二端子间的电阻值设定为所希望的值之后，对布线WL输入低电平电位而使晶体管M1、晶体管M1r处于关闭状态即可。
如图18B所示，作为负载电路LC、负载电路LCr例如可以使用可变电阻器VR。另外，如图18C所示，作为负载电路LC、负载电路LCr例如可以使用包括MTJ元件MR的电路VC。另外，如图18D所示，作为负载电路LC、负载电路LCr例如可以使用用于相变存储器(PCM)等的包括相变材料的电阻器(在本说明书等中，为了方便起见，称为相变存储器PCM。)。
另外，使用负载电路LC、负载电路LCr的电路MP不局限于图18A所示的结构，根据情况可以改变图18A的电路MP的结构。作为图18A的电路MP的改变例子，可以举出：在图18A的电路MP中不设置布线IL、布线ILB、晶体管M1、晶体管M1r的电路结构。图19是示出该电路结构的电路图，也是图5D的电路MP的一个结构例子。
在图19的电路MP中，通过如下方法设定负载电路LC的第一端子与第二端子间的电阻值：对布线X1L输入高电平电位且对布线X2L输入低电平电位而使晶体管M3处于开启状态且使晶体管M4处于关闭状态，从布线IOL通过晶体管M3对负载电路LC的第一端子供应电位。另外，此时，可以从布线IOLB通过晶体管M3r对负载电路LCr的第一端子供应电位，所以可以在设定负载电路LC的第一端子与第二端子间的电阻值的同时设定负载电路LCr的第一端子与第二端子间的电阻值。
另外，也可以通过如下方法设定负载电路LC的第一端子与第二端子间的电阻值：对布线X1L输入低电平电位且对布线X2L输入低电平电位而使晶体管M3处于开启状态且使晶体管M4处于关闭状态，从布线IOLB通过晶体管M4对负载电路LC的第一端子供应电位。另外，此时，可以从布线IOL通过晶体管M4r对负载电路LCr的第一端子供应电位，所以可以在设定负载电路LC的第一端子与第二端子间的电阻值的同时设定负载电路LCr的第一端子与第二端子间的电阻值。
另外，图18A、图19所示的负载电路LC及负载电路LCr的每一个的第一端子与第二端子间的电阻值可以为2值或3值以上，也可以为模拟值。
<结构例子5>
图20A所示的电路MP是能够应用于图5A的电路MP的电路，保持部HC及保持部HCr的每一个包括反相器环路的电路结构代替电容器C1、电容器C1r，这一点与图9A的电路MP不同。
在图20A的电路MP的电路MC中，保持部HC包括反相器电路INV1及反相器电路INV2。反相器电路INV1的输入端子与反相器电路INV2的输出端子、晶体管M1的第二端子及晶体管M2的栅极电连接。与图9A的说明同样，将晶体管M1的第二端子、晶体管M2的栅极、反相器电路INV1的输入端子与反相器电路INV2的输出端子的电连接点称为节点nd1。注意，节点nd1也可以与反相器电路INV1的输出端子连接，而不与反相器电路INV1的输入端子连接。
在图20A的电路MP中，电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
包括在电路MC中的保持部HC由反相器电路INV1及反相器电路INV2构成反相器环路，包括在电路MCr中的保持部HCr由反相器电路INV1r及反相器电路INV2r构成反相器环路。换言之，图20A的电路MP可以由保持部HC及保持部HCr的各反相器环路保持相当于权系数的电位。
注意，在图20A的电路MP中，示出反相器电路INV1、反相器电路INV1r、反相器电路INV2、反相器电路INV2r，但是反相器电路INV1、反相器电路INV1r、反相器电路INV2和反相器电路INV2r中的至少一个也可以替换为被输入输入信号而输出该输入信号的反转信号的逻辑电路。作为该逻辑电路，例如可以采用NAND电路、NOR电路、XOR电路、组合上述电路的电路等。具体而言，在将反相器电路替换为NAND电路时，通过对NAND电路的两个输入端子中的一方作为固定电位输入高电平电位，可以使NAND电路用作反相器电路。另外，在将反相器电路替换为NOR电路时，通过使NOR电路的两个输入端子中的一方作为固定电位输入低电平电位，可以使NOR电路用作反相器电路。另外，在将反相器电路替换为XOR电路时，通过对XOR电路的两个输入端子中的一方作为固定电平输入高电平电位，可以使XOR电路用作反相器电路。
如上所述，在本说明书等中记载的反相器电路可以替换为NAND电路、NOR电路、XOR电路或组合上述电路的电路等的逻辑电路。因此，在本说明书等中，“反相器电路”也可以称为“逻辑电路”。
另外，图20A的电路MP的结构可以根据情况改变。图20B示出改变图20A的电路MP的例子。图20B的电路MP具有图20A的电路MP的电路MCr中不设置保持部HCr且电路MC的保持部HC与电路MCr的晶体管M2r的栅极电连接的结构。
在图20B中，将反相器电路INV1的输出端子与反相器电路INV2的输入端子的电连接点记为节点nd2。换言之，对晶体管M2r的栅极输入节点nd2的电位。
图20B所示的电路MP在电路MCr中不设置保持部HCr，对晶体管M2r的栅极供应的电位由电路MC的保持部HC保持。另外，保持部HC具有由反相器电路INV1及反相器电路INV2构成的反相器环路的结构，所以在节点nd1保持高电平电位和低电平电位中的一方，在节点nd2保持高电平电位和低电平电位中的另一方。
注意，由于反相器环路的结构，保持部HC不能在节点nd1和节点nd2都保持相同电位。因此，在图20B的电路MP中，不能设定通过在节点nd1和节点nd2保持相同电位而表示的权系数。具体而言，在上述工作例子中不能在晶体管M2、晶体管M2r的各栅极保持低电平电位，所以不能在图20B的电路MP中设定权系数“0”。
<结构例子6>
图21A所示的电路MP是能够应用于图5A的电路MP的电路，保持部HC、保持部HCr的每一个包括两个晶体管及两个电容器，这一点与图9A的电路MP不同。
在图21A所示的电路MP的电路MC中，保持部HC包括晶体管M1、晶体管M1s、电容器C2、电容器C2s。晶体管M1的第一端子与布线IL电连接，晶体管M1的第二端子与电容器C2的第一端子及晶体管M6的栅极电连接，晶体管M1的栅极与布线WL电连接。晶体管M1s的第一端子与布线IL电连接，晶体管M1s的第二端子与电容器C2s的第一端子及晶体管M7的栅极电连接，晶体管M1s的栅极与布线WL电连接。与图9A的说明同样，将晶体管M1的第二端子、晶体管M6的栅极与电容器C2的第一端子的电连接点称为nd1，将晶体管M1s的第二端子、晶体管M7的栅极与电容器C2s的第一端子的电连接点称为nd1s。
电容器C2的第二端子与布线X1L电连接，电容器C2s的第二端子与布线X2L电连接。
晶体管M6的第一端子与晶体管M7的第一端子及布线VL电连接，晶体管M6的第二端子与布线OL电连接。晶体管M7的第二端子与布线OLB电连接。
在图21A的电路MP中，电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
包括在电路MC中的保持部HC具有由电容器C2、电容器C2s保持电位的功能。具体而言，通过对布线WL输入高电平电位而使晶体管M1、晶体管M1s处于开启状态，然后对布线IL输入指定电位，来对电容器C2、电容器C2s的各第一端子写入该电位。之后，通过对布线WL输入低电平电位而使晶体管M1、晶体管M1s处于关闭状态，可以在保持部HC的节点nd1、节点nd1s都保持该电位。另外，在对保持部HC写入指定电位而保持时，布线X1L、布线X2L的各电位例如优选为恒电位，尤其优选为高于低电平电位且低于高电平电位的电位。另外，为了方便起见，将该恒电位称为基准电位。
另外，在图21A的电路MP中，布线WL与保持部HC和保持部HCr的每一个电连接，所以在对保持部HC和保持部HCr写入相当于权系数的电位而保持时，在布线WL的电位为高电平电位时对保持部HC及保持部HCr同时写入指定电位，然后使布线WL的电位成为低电平电位而使晶体管M1、晶体管M1s、晶体管M1r及晶体管M1sr同时处于关闭状态，即可。
另外，在此，输入到电路MP的神经元的信号定义为如下。在对布线X1L施加高于基准电位的电压(以下，称为高电平电位。)且对布线X2L施加低于基准电位(以下，称为低电平电位。)时对电路MP作为神经元的信号输入“+1”，在对布线X1L施加低电平电位且对布线X2L施加高电平电位时对电路MP作为神经元的信号输入“-1”，在对布线X1L、布线X2L分别施加低电平电位时对电路MP作为神经元的信号输入“0”。
例如，当在保持部HC、保持部HCr保持相当于权系数的电位，然后对电路MP作为神经元的信号输入“+1”时，对布线X1L输入高电平电位，所以节点nd1、nd1r的各电位由于电容器C2及电容器C2r的电容耦合变高。由此，晶体管M6、晶体管M6r的各栅极的电位变高，所以晶体管M6、晶体管M6r处于开启状态。另外，对布线X2L输入低电平电位，所以节点nd1s、节点nd1sr的各电位由于电容器C2s及电容器C2sr的电容耦合变低。由此，晶体管M7、晶体管M7r的各栅极的电位变低，所以晶体管M7、晶体管M7r处于关闭状态。换言之，通过对电路MP作为神经元的信号输入“+1”，电路MC与布线OL间处于导通状态，电路MCr与布线OLB间处于导通状态。
另外，例如，当在保持部HC、保持部HCr保持相当于权系数的电位，然后对电路MP作为神经元的信号输入“-1”时，对布线X1L输入低电平电位，所以节点nd1、nd1r的各电位由于电容器C2及电容器C2r的电容耦合变低。由此，晶体管M6、晶体管M6r的各栅极的电位变低，所以晶体管M6、晶体管M6r处于关闭状态。另外，对布线X2L输入高电平电位，所以节点nd1s、节点nd1sr的各电位由于电容器C2s及电容器C2sr的电容耦合变高。由此，晶体管M7、晶体管M7r的各栅极的电位变高，所以晶体管M7、晶体管M7r处于开启状态。换言之，通过对电路MP作为神经元的信号输入“-1”，电路MC与布线OLB间处于导通状态，电路MCr与布线OL间处于导通状态。
另外，例如，当在保持部HC、保持部HCr保持相当于权系数的电位，然后对电路MP作为神经元的信号输入“0”时，对布线X1L输入低电平电位，所以节点nd1、nd1r的各电位由于电容器C2及电容器C2r的电容耦合变低。由此，晶体管M6、晶体管M6r的各栅极的电位变低，所以晶体管M6、晶体管M6r处于关闭状态。另外，对布线X2L输入低电平电位，所以节点nd1s、节点nd1sr的各电位由于电容器C2s及电容器C2sr的电容耦合变低。由此，晶体管M7、晶体管M7r的各栅极的电位变低，所以晶体管M7、晶体管M7r处于关闭状态。换言之，通过对电路MP作为神经元的信号输入“0”，电路MC与布线OL、布线OLB间及电路MCr与布线OL、布线OLB间处于非导通状态。
另外，晶体管M6、晶体管M6r、晶体管M7及晶体管M7r的开启状态例如优选在饱和区域中工作。因此，优选对晶体管M6、晶体管M6r、晶体管M7及晶体管M7r的各栅极、源极、漏极进行适当的偏压，使得上述晶体管在开启状态下在饱和区域中工作。通过使晶体管M6、晶体管M6r、晶体管M7及晶体管M7r的各开启状态在饱和区域中工作，在栅极与源极间电位变高时，流过晶体管的源极与漏极间的电流变大。换言之，在布线X1L(布线X2L)为高电平电位时，流过晶体管M6、晶体管M6r(晶体管M7、晶体管M7r)的源极与漏极间的电流根据节点nd1、节点nd1r(节点nd1s、节点nd1sr)的电位的高低决定。注意，本发明的一个方式不局限于此。
另外，图21A的电路MP的结构可以根据情况改变。图21B示出改变图21A的电路MP的例子。图21B的电路MP具有图21A的晶体管M6、晶体管M6r、晶体管M7及晶体管M7r中不设置背栅极的结构。因此，包括在电路MP中的晶体管M6、晶体管M6r、晶体管M7及晶体管M7r不取决于晶体管的结构，可以在设计时决定。
例如，作为图21B的晶体管M6、晶体管M6r、晶体管M7及晶体管M7r可以使用在活性层包含单晶硅或非单晶硅的Si晶体管。另外，作为图21B的晶体管M6、晶体管M6r、晶体管M7及晶体管M7r可以使用在活性层包含氧化物半导体的OS晶体管。另外，作为晶体管M6、晶体管M6r、晶体管M7及晶体管M7r也可以使用包括有机半导体、化合物半导体等的晶体管。
如上所述，通过作为运算电路110使用图21A、图21B的电路MP，可以与图9A的电路MP同样地进行积和及激活函数的运算。
<结构例子7>
在结构例子1至结构例子6中，说明可以计算电路MP所保持的权系数“+1”、“-1”、“0”的3值与对应于从布线X1L、布线X2L输入的电位的神经元的信号“+1”、“-1”、“0”的3值之积的电路MP，在本结构例子中，说明例如可以计算权系数“+1”、“-1”、“0”的3值与神经元的信号(运算值)“+1”、“0”的2值之积的电路MP。
图22A所示的电路MP是图9A的电路MP中不设置有晶体管M4、M4r的结构。另外，该电路MP中不设置有晶体管M4、晶体管M4r，所以在图22A中，也不设置有用来对晶体管M4、晶体管M4r的各栅极输入电位的布线X2L。另外，在图22A中将相当于布线X1L的布线记为布线XL。
在图22A的电路MP中设定的权系数当在保持部HC的节点nd1保持高电平电位且在保持部HCr的节点nd1r保持低电平电位时设定为“+1”，当在保持部HC的节点nd1保持低电平电位且在保持部HCr的节点nd1r保持高电平电位时设定为“-1”，当在保持部HC的节点nd1保持低电平电位且在保持部HCr的节点nd1r保持低电平电位时设定为“0”。
另外，对图22A的电路MP输入的神经元的信号在对布线XL施加高电平电位时设定为“+1”，在对布线XL施加低电平电位时设定为“0”。
图22A的电路MP的工作参照结构例子1的工作例子的说明。
当在图22A的电路MP中如上那样地定义权系数及所输入的神经元的信号时，关于各权系数，以下表表示：通过对电路MP输入神经元的信号，从布线OL的节点outa输出的电流IOL的变化的有无；以及从布线OLB的节点outb输出的电流IOLB的变化的有无。注意，在下表中，将高电平电位记为high，将低电平电位记为low。
[表3]
如上表所示，图22A的电路MP可以计算权系数“+1”、“-1”、“0”的3值与神经元的信号“+1”、“0”的2值之积。另外，权系数也可以为2值或3值以上，而可以不是3值。例如，也可以为“+1”、“0”的2值或“+1”、“-1”的2值。或者，权系数既可以为模拟值，又可以为多位(多值)的数字值。
在本工作例子中，将保持在电路MP的电路MC、MCr的每一个所包括的保持部HC及保持部HCr中的电位设定为高电平电位或低电平电位，但是也可以在保持部HC及保持部HCr中保持有表示模拟值的电位。例如，在权系数为“正模拟值”时，在保持部HC的节点nd1保持有高电平模拟电位，在保持部HCr的节点nd1r保持有低电平电位。例如，权系数为“负模拟值”时，保持部HC的节点nd1保持有低电平电位，保持部HCr的节点nd1r保持有高电平模拟电位。电流IOL及电流IOLB的电流的高低成为对应于模拟电位的高低。
与图16A的电路MP同样，图22A的电路MP也可以采用将布线IL与布线ILB组合为一个且将布线WL分割为布线W1L、W2L的结构。图22B示出上述电路结构。图22B的电路MP例如可以应用于图6的运算电路120。注意，图22B的电路MP的工作方法参照图16A的电路MP的工作方法的说明。
另外，图22A的电路MP也可以采用将布线XL分割为布线X1L、布线X2L的结构。图22C示出上述电路结构。在对布线X1L、布线X2L分别供应高电平电位或低电平电位时，晶体管M3、M3r的每一个的开启状态及关闭状态的组合有四种。另外，当在保持部HC的节点nd1及保持部HCr的节点nd1r保持高电平电位或低电平电位时，保持在节点nd1、节点nd1r的电位的组合有四种。
具体而言，当在节点nd1保持高电平电位且对布线X1L施加高电平电位时布线OL与布线VL间电连接，所以流过布线OL的电流量IOL变化。另外，在对节点nd1r施加高电平电位且对布线X2L施加高电平电位时布线OLB与布线VLr间电连接，所以流过布线OLB的电流量IOLB变化。以下表表示在图22C的电路MP中根据保持在节点nd1、nd1r的电位的组合以及布线X1L、X2L所供应的电位的组合决定的从布线OL的节点outa输出的电流IOL的变化的有无以及从布线OLB的节点outb输出的电流IOLB的变化的有无。注意，在下表中，将高电平电位记为high，将低电平电位记为low。
[表4]
| nd1 | nd1r | X1L | X2L | I<sub>OL</sub>的变化 | I<sub>OLB</sub>的变化 |
| low | low | high | low | 没有 | 没有 |
| high | low | high | low | 有 | 没有 |
| low | high | high | low | 没有 | 没有 |
| high | high | high | low | 有 | 没有 |
| low | low | low | high | 没有 | 没有 |
| high | low | low | high | 没有 | 没有 |
| low | high | low | high | 没有 | 有 |
| high | high | low | high | 没有 | 有 |
| low | low | low | low | 没有 | 没有 |
| high | low | low | low | 没有 | 没有 |
| low | high | low | low | 没有 | 没有 |
| high | high | low | low | 没有 | 没有 |
| low | low | high | high | 没有 | 没有 |
| high | low | high | high | 有 | 没有 |
| low | high | high | high | 没有 | 有 |
| high | high | high | high | 有 | 有 |
接着，说明具有与图22A至图22C的电路MP不同的结构的电路。
与图22A的电路MP同样，图23A所示的电路MP是计算权系数“+1”、“-1”、“0”的3值与神经元的信号“+1”、“0”的2值之积的电路，不设置晶体管M1s、晶体管M1sr、晶体管M7、晶体管M7r、电容器C2s、电容器C2sr的图21A的电路MP的结构。另外，因为在图23A中不设置电容器C2s、电容器C2sr，所以也不设置用来对电容器C2s、电容器C2sr的各第二端子输入电位的布线X2L。另外，在图23A中将相当于布线X1L的布线记为布线XL。
关于图23A的工作，参照结构例子6的记载。
与图22A的电路MP同样，通过定义图23A的电路MP的权系数及神经元的信号，如上表表示，可以计算权系数“+1”、“-1”、“0”的3值与神经元的信号“+1”、“0”的2值之积。另外，权系数也可以为2值或3值以上，而可以不是3值。例如，也可以为“+1”、“0”的2值或“+1”、“-1”的2值。或者，权系数既可以为模拟值，又可以为多位(多值)的数字值。例如，将保持在电路MP的电路MC、电路MCr所包括的保持部HC及保持部HCr中的电位设定为高电平电位或低电平电位，但是在保持部HC及保持部HCr中保持有表示模拟值的电位。例如，在权系数为“正模拟值”时，在保持部HC的节点nd1保持有高电平模拟电位，在保持部HCr的节点nd1r保持有低电平电位。例如，权系数为“负模拟值”时，保持部HC的节点nd1保持有低电平电位，保持部HCr的节点nd1r保持有高电平模拟电位。电流IOL及电流IOLB的电流的高低成为对应于模拟电位的高低。
与图16A的电路MP同样，图23A的电路MP也可以采用将布线IL与布线ILB组合为一个且将布线WL分割为布线W1L、W2L的结构。图23B示出上述电路结构。图23B的电路MP例如可以应用于图6的运算电路120。注意，图23B的电路MP的工作方法参照图16A的电路MP的工作方法的说明。
另外，与图22C的电路MP同样，图23A的电路MP也可以采用将布线XL分割为布线X1L、布线X2L的结构。图23C示出上述电路结构。在对布线X1L、布线X2L分别供应高电平电位或低电平电位时，晶体管M6、M6r的每一个的开启状态及关闭状态的组合有四种。另外，当在保持部HC、保持部HCr的各节点nd1、节点nd1r保持高电平电位或低电平电位时，保持在节点nd1、节点nd1r的电位的组合有四种。另外，例如，将保持在电路MP的电路MC、MCr所包括的保持部HC及保持部HCr中的电位设定为高电平电位或低电平电位，但是在保持部HC及保持部HCr中保持有表示模拟值的电位。例如，在权系数为“正模拟值”时，在保持部HC的节点nd1保持有高电平模拟电位，在保持部HCr的节点nd1r保持有低电平电位。例如，权系数为“负模拟值”时，保持部HC的节点nd1保持有低电平电位，保持部HCr的节点nd1r保持有高电平模拟电位。电流IOL及电流IOLB的电流的高低成为对应于模拟电位的高低。
在图23C的电路MP中，流过布线OL、布线OLB的电流的变化可以视为与图22C的电路MP同样。因此，以在图22C的电路MP中说明的上表表示：在图23C的电路MP中根据保持在节点nd1、nd1r的电位的组合以及布线X1L、X2L所供应的电位的组合决定的从布线OL的节点outa输出的电流IOL的变化的有无以及从布线OLB的节点outb输出的电流IOLB的变化的有无。
<结构例子8>
图24A所示的电路MP是能够应用于图5F的电路MP的电路的一个例子。
图24A的电路MP包括电路MC、电路MCr及晶体管MZ。
在图24A的电路MP中，电路MCr具有与电路MC大致相同的电路结构。因此，为了与电路MC所包括的电路元件区分，对电路MCr所包括的电路元件的符号附上“r”。
另外，电路MC包括保持部HC及晶体管M8，电路MCr包括保持部HCr及晶体管M8r。
包括在图24A的电路MP的电路MC中的保持部HC例如可以采用与包括在图9A至图9C、图10A、图10B、图11A、图11B、图12A、图12B等的电路MP的电路MC中的保持部HC相同的结构。
晶体管M8的第一端子与晶体管MZ的第一端子电连接，晶体管M8的栅极与晶体管M1的第二端子及电容器C1的第一端子电连接，晶体管M8的第二端子与布线OL电连接。电容器C1的第二端子与布线CVL电连接。晶体管M1的第一端子与布线IL电连接。
晶体管M8r的第一端子与晶体管MZ的第一端子电连接，晶体管M8r的栅极与晶体管M1r的第二端子及电容器C1r的第一端子电连接，晶体管M8r的第二端子与布线OLB电连接。电容器C1r的第二端子与布线CVL电连接。晶体管M1的第一端子与布线ILB电连接。
布线CVL例如被用作供应恒电压的布线。作为该恒电压，例如可以采用高电平电位、低电平电位、接地电位等。
与保持在图9A等所示的电路MP中的保持部HC、保持部HCr同样，保持在图24A的电路MP中的保持部HC、保持部HCr可以保持对应于权系数的电位。具体而言，例如，对布线WL供应指定电位而使晶体管M1及晶体管M1r处于开启状态，从布线IL向电容器C1的第一端子供应电位且从布线ILB向电容器C1r的第一端子供应电位，即可。然后，对布线WL供应指定电位而使晶体管M1及晶体管M1r处于关闭状态。
在此，例如，在图24A的电路MP中设定的权系数当在保持部HC的节点nd1保持高电平电位且在保持部HCr的节点nd1r保持低电平电位时设定为“+1”，当在保持部HC的节点nd1保持低电平电位且在保持部HCr的节点nd1r保持高电平电位时设定为“-1”，当在保持部HC的节点nd1保持低电平电位且在保持部HCr的节点nd1r保持低电平电位时设定为“0”。
通过在保持部HC及保持部HCr各自保持对应于权系数的电位，晶体管M8及晶体管M8r的各栅极的电位决定。在此，例如通过对布线XL供应对应于神经元的信号的值的电位，决定从电路MP流过布线IL及/或布线ILB的电流。例如，在对布线XL作为“1”的第二数据供应高电平电位时，布线VL所供应的恒电压被供应到晶体管M8的第一端子及晶体管M8r的第一端子。此时，在晶体管M8的栅极的电位为高电平电位时，电流流过晶体管M8的第一端子与第二端子间，在晶体管M8的栅极的电位为低电平电位时，电流不流过晶体管M8的第一端子与第二端子间。同样地，在晶体管M8r的栅极的电位为高电平电位时，电流流过晶体管M8r的第一端子与第二端子间，在晶体管M8r的栅极的电位为低电平电位时，电流不流过晶体管M8r的第一端子与第二端子间。另外，例如，在对布线XL作为“0”的第二数据供应低电平电位时，不对晶体管M8的第一端子及晶体管M8r的第一端子供应布线VL所供应的恒电压，所以电流不流过各晶体管的第一端子与第二端子间。
换言之，将上述内容总合，在权系数与神经元的信号的值之积为“+1”时，指定电流从电路MC流过布线OL而从电路MCr不流过布线OLB。另外，在权系数与神经元的信号的值之积为“-1”时，指定电流从电路MCr流过布线OLB而从电路MC不流过布线OL。另外，在权系数与神经元的信号的值之积为“0”时，指定电流从电路MC流过布线OL而从电路MCr不流过布线OLB。
上表如此，与在结构例子7中说明的电路MP同样，图24A的电路MP可以计算权系数“+1”、“-1”、“0”的3值与神经元的信号“+1”、“0”的2值之积。另外，与在结构例子7中说明的电路MP同样，图24A的电路MP也可以为将权系数设定为模拟值、多位(多值)的数字值等。
另外，能够应用于本发明的一个方式的半导体装置的运算电路的图24A的电路MP根据情况可以适当地改变。
例如，在作为图7的运算电路130使用图24A的电路MP时，将图24A的电路MP的结构改变为图24B所示的电路MP的结构即可。图24B的电路MP具有在图24A的电路MP中将布线OL及布线IL组合为一个布线IOL，并且将布线OLB及布线ILB组合为一个布线IOLB的结构。另外，图24B所示的布线XL相当于图7所示的布线XLS[1]至布线XLS[m]中的任一个，图24B所示的布线WL相当于图7所示的布线WLS[1]至布线WLS[m]中的任一个。
另外，能够应用于图5A的电路MP的电路不局限于图24A的电路MP。
例如，可以将在结构例子4中说明的图18A的电路MP改变为能够应用于图5A的电路MP的电路。图25A所示的电路MP是能够应用于图5A的电路MP的电路，与图18A同样地包括具有负载电路LC的保持部HC及具有负载电路LCr的保持部HCr。注意，图25A的工作参照图24A的电路MP、图18A的电路MP等工作例子的说明。
另外，例如，在作为图7的运算电路130使用图25A的电路MP时，将图25A的电路MP的结构改变为图25B所示的电路MP的结构即可。图25B的电路MP具有如下结构：在图25A的电路MP中将布线OL及布线IL组合为一个布线IOL，将布线OLB及布线ILB组合为一个布线IOLB，并且不设置有晶体管M1及晶体管M1r。另外，图25B所示的布线XL相当于图7所示的布线XLS[1]至布线XLS[m]中的任一个，图25B所示的布线WL相当于图7所示的布线WLS[1]至布线WLS[m]中的任一个。
另外，例如，可以将在结构例子5中说明的图20A的电路MP改变为能够应用于图5A的电路MP的电路。图26A所示的电路MP是能够应用于图5A的电路MP的电路，与图20A同样，包括具有反相器电路INV1及反相器电路INV2的保持部HC以及具有反相器电路INV1r及反相器电路INV2r的保持部HCr。另外，图26A的电路MP不设置有晶体管M3、晶体管M3r、晶体管M4及晶体管M4r。注意，图26A的工作参照图24A的电路MP、图20A的电路MP等工作例子的说明。
例如，可以将在结构例子5中说明的图20B的电路MP改变为能够应用于图5A的电路MP的电路。图26B所示的电路MP是能够应用于图5A的电路MP的电路，与图20B同样，包括具有反相器电路INV1及反相器电路INV2的保持部HC。另外，图26B的电路MP不设置有晶体管M3、晶体管M3r、晶体管M4及晶体管M4r。注意，图26B的工作参照图24A的电路MP、图20B的电路MP等工作例子的说明。
例如，可以将在结构例子7中说明的图22A的电路MP改变为能够应用于图5A的电路MP的电路。图27A所示的电路MP是能够应用于图5A的电路MP的电路，并且是图22A的电路MP的变形例子。注意，图22A的电路MP与图22A的电路MP不同之处是：电容器C1的第二端子与布线VL电连接；电容器C1r的第二端子与布线VL电连接；晶体管M2的第一端子及晶体管M2的第一端子与晶体管MZ的第一端子电连接；不设置有晶体管M3及晶体管M3r；等。注意，图27A的工作参照图24A的电路MP、图22A的电路MP等工作例子的说明。
另外，例如，在作为图6的运算电路120使用图27A的电路MP时，将图27A的电路MP的结构改变为图27B所示的电路MP的结构即可。在图27B的电路MP中，将图27A的电路MP中的布线IL及布线ILB组合为一个布线IL。另外，图27B所示的布线XL相当于图6所示的布线XLS[1]至布线XLS[m]中的任一个，图27B所示的布线WL相当于图6所示的布线WLS[1]至布线WLS[m]中的任一个。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，对在上述实施方式中说明的可应用于半导体装置的OS晶体管的结构例子进行说明。
〈半导体装置的结构例子〉
图28所示的半导体装置包括晶体管300、晶体管500及电容器600。图30A是晶体管500的沟道长度方向上的截面图，图30B是晶体管500的沟道宽度方向上的截面图，图30C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。由于晶体管500的关态电流小，所以通过将该OS晶体管用于半导体装置尤其是包括在运算电路110中的电路MP的晶体管M1、晶体管M3、晶体管M4等，可以长期间保持写入内容。换言之，刷新工作的频率低或者不需要刷新工作，所以可以降低半导体装置的功耗。
晶体管500设置在晶体管300的上方，电容器600设置在晶体管300及晶体管500的上方。另外，电容器600可以为电路MP中的电容器C1、电容器C1r等。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区域和漏区域的低电阻区域314a及低电阻区域314b。另外，晶体管300例如可以应用于上述实施方式的晶体管。
如图30C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
另外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图28所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，当在半导体装置中使用只有OS晶体管的单极性电路时，如图29所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。在后面说明晶体管500的结构。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图28中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图28中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上形成布线层。例如，在图28中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上形成布线层。例如，在图28中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中例如埋入有导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容器600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图30A和图30B所示，晶体管500包括：嵌入在绝缘体514及绝缘体516中的导电体503；配置在绝缘体516及导电体503上的绝缘体520；配置在绝缘体520上的绝缘体522；配置在绝缘体522上的绝缘体524；配置在绝缘体524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔开的导电体542a及导电体542b；配置在导电体542a及导电体542b上且形成有与导电体542a和导电体542b之间重叠的开口的绝缘体580；配置在开口的底面及侧面上的氧化物530c；配置在氧化物530c的形成面的绝缘体550；以及配置在绝缘体550的形成面上的导电体560。
另外，如图30A和图30B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图30A和图30B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及嵌入在导电体560a的内侧的导电体560b。此外，如图30A和图30B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。
注意，下面有时将氧化物530a、氧化物530b及氧化物530c总称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。另外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图28、图30A所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压大于0V且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
另外，导电体503具有与导电体518同样的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。另外，在晶体管500中，叠层有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
另外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在附图中，导电体503b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘体520、绝缘体522、绝缘体524及绝缘体550被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧缺陷，从而可以提高晶体管500的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
另外，也可以将具有上述过剩氧区域的绝缘体与氧化物530接触而进行加热处理、微波处理和RF处理中的一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中，发生VoH的键合切断的反应，换言之，发生“VoH→Vo+H”的反应而可以实现脱氢化。在此产生的氢的一部分有时与氧键合而作为H2O从氧化物530或氧化物530附近的绝缘体被去除。另外，氢的一部分有时向导电体542(导电体542a及导电体542b)扩散或被导电体542俘获(也称为被吸杂)。
另外，上述微波处理例如优选使用具有产生高密度等离子体的功率的装置或对衬底一侧施加RF的功率的装置。例如，通过使用包含氧的气体且使用高密度等离子体，可以产生高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体产生的氧自由基有效地导入到氧化物530或氧化物530附近的绝缘体中。另外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上即可。另外，作为向进行微波处理的装置内导入的气体例如使用氧及氩，并且该微波处理在氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下的条件下进行。
另外，在晶体管500的制造工序中，优选以氧化物530的表面露出的状态进行加热处理。该加热处理例如优选以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。因此，可以对氧化物530供应氧而可以减少氧缺陷(Vo)。另外，加热处理也可以在减压状态下进行。例如，加热处理优选在氧气氛下进行。或者，加热处理也可以在氮气体或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理之后，在氮气体或惰性气体气氛下连续进行加热处理。
另外，通过对氧化物530进行加氧化处理，可以将氧化物530中的氧缺陷由所供应的氧填补，换言之，可以促进“Vo+O→null”的反应。再者，在残留在氧化物530中的氢与所供应的氧起反应，可以将该氢作为H2O去除(进行脱水化)。由此，可以抑制残留在氧化物530中的氢再键合于氧缺陷而形成VoH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。另外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。
在图30A及图30B的晶体管500中，作为由三层叠层结构构成的第二栅极绝缘膜使用绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层、两层或四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。尤其是，能够应用于氧化物530的In-M-Zn氧化物优选为在实施方式4中说明的CAAC-OS或CAC-OS。此外，作为氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物。
另外，作为晶体管500优选使用载流子密度低的金属氧化物。在降低金属氧化物的载流子密度的情况下，降低金属氧化物中的杂质浓度而降低缺陷态密度即可。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。作为金属氧化物中的杂质例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
尤其是，包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时在金属氧化物中形成氧缺陷。另外，在氢进入氧化物530的氧缺陷时，有时氧缺陷与氢键合而形成VoH。VoH有时被用作供体且生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含较多的氢的金属氧化物的晶体管容易具有常开启特性。另外，金属氧化物中的氢受热、电场等的作用容易移动，所以在金属氧化物包含较多的氢时，晶体管的可靠性有可能降低。在本发明的一个方式中，优选尽量降低氧化物530中的VoH而成为高纯度本征或实质上高纯度本征。为了获得如此那样的VoH十分降低的金属氧化物，重要的是：去除金属氧化物中的水分、氢等杂质(有时记为脱水、脱氢化处理。)；以及对金属氧化物供应氧而填补氧缺陷(有时记为加氧化处理。)。通过将VoH等杂质十分降低的金属氧化物用于晶体管的沟道形成区域，可以赋予稳定电特性。
氢进入氧缺陷的缺陷会用作金属氧化物的供体。然而，难以定量地评价该缺陷。于是，在金属氧化物中，有时不是使用供体浓度而是使用载流子浓度进行评价。因此，在本说明书等中，作为金属氧化物的参数，有时不是使用供体浓度而是使用假定不施加电场的状态下的载流子浓度。换言之，本说明书等所记载的“载流子浓度”有时也可以称为“供体浓度”。
因此，在将金属氧化物用于氧化物530时，优选尽量减少金属氧化物中的氢。具体而言，在金属氧化物中，利用二次离子质谱(SIMS：Secondary Ion Mass Spectrometry)测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
另外，在作为氧化物530使用金属氧化物时，沟道形成区域的金属氧化物的载流子浓度优选为1×1018cm-3以下，更优选小于1×1017cm-3，进一步优选小于1×1016cm-3，更进一步优选小于1×1013cm-3，还进一步优选小于1×1012cm-3。注意，对沟道形成区域的金属氧化物的载流子浓度的下限值没有特别的限制，例如可以设定为1×10-9cm-3。
另外，在作为氧化物530使用金属氧化物时，在导电体542(导电体542a及导电体542b)与氧化物530接触时，有时氧化物530中的氧扩散到导电体542而导电体542被氧化。在导电体542被氧化时，导电体542的导电率下降的可能性高。另外，也可以将“氧化物530中的氧向导电体542扩散”称为“导电体542吸收氧化物530中的氧”。
另外，在氧化物530中的氧扩散到导电体542(导电体542a及导电体542b)时，有时在导电体542a与氧化物530b间的界面及该界面附近以及在导电体542b与氧化物530b间的界面及该界面附近形成具有绝缘性的区域。该区域所包含的氧比导电体542多，所以可以视为该区域的电阻率高于导电体542a及导电体542b。此时，导电体542、该区域与氧化物530b的三层结构可以视为由金属、绝缘体与半导体构成的三层结构，有时称为MIS(Metal-Insulator-Semiconductor，金属-绝缘体-金属)结构或者以MIS结构为主要结构的二极管接合结构。
注意，上述具有绝缘性的区域不局限于形成在导电体542与氧化物530b间，例如，有时具有绝缘性的区域形成在导电体542与氧化物530c间、导电体542与氧化物530b间或导电体542与氧化物530c间。
另外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。
另外，氧化物530优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。
优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b、以及氧化物530b与氧化物530c除了氧之外包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。再者，氮化钽等金属氮化物膜对氢或氧具有阻挡性，所以是优选的。
此外，虽然在图30中示出单层结构的导电体542a及导电体542b，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。另外，也可以层叠钛膜及铝膜。另外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
另外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
另外，如图30A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域的一个，区域543b被用作源区域和漏区域的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式形成上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。另外，在区域543a(区域543b)中有时形成包括包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子密度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧和镁等中的一种或两种以上的金属氧化物。另外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。另外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水及氢等杂质经过氧化物530c、绝缘体550扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
另外，绝缘体550被用作第一栅极绝缘膜。绝缘体550优选以与氧化物530c的内侧(上面及侧面)接触的方式配置。与上述绝缘体524同样，绝缘体550优选使用包含过量氧且通过加热释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体550以与氧化物530c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以有效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。
另外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物530的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
另外，与第二栅极绝缘膜同样，绝缘体550也可以具有叠层结构。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题，所以通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图30A及图30B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。另外，作为导电体560a可以使用能够应用于氧化物530的氧化物半导体。此时，通过使用溅射法形成导电体560a，可以降低导电体560b的电阻值而使其成为导电体。可以将该导电体称为OC(OxideConductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。另外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560填埋于绝缘体580的开口，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
另外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
另外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过将介电常数较低的材料用于上述绝缘体，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中埋入导电体546及导电体548等。
导电体546及导电体548被用作与电容器600、晶体管500或晶体管300连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料形成。
另外，也可以在形成晶体管500之后以围绕晶体管500的方式形成开口，并且以围绕该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述阻挡性高的绝缘体围绕晶体管500，可以防止水及氢从外方侵入。或者，也可以将多个晶体管500组合为一个而被对氢或水具有高阻挡性的绝缘体围绕。在以围绕晶体管500的方式形成开口时，因为可以兼作晶体管500的制造工序的一部分，所以例如优选形成到达绝缘体514或绝缘体522的开口而以与绝缘体514或绝缘体522接触的方式形成上述阻挡性高的绝缘体。作为对氢或水具有高阻挡性的绝缘体，例如可以使用与绝缘体522同样的材料。
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图28中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
〈〈晶体管的结构例子〉〉
注意，本实施方式所示的半导体装置的晶体管500的结构不局限于上述结构。下面，对可用于晶体管500的结构例子进行说明。注意，在下面说明的晶体管是在上面说明的晶体管的变形例子，所以在下面说明中，主要说明不同之处，而有时省略相同之处。
〈晶体管的结构例子1〉
参照图31A至图31C说明晶体管500A的结构例子。图31A是晶体管500A的俯视图。图31B是在图31A中以点划线L1-L2表示的部分的截面图。图31C是在图31A中以点划线W1-W2表示的部分的截面图。在图31A的俯视图中，为了明确起见，省略构成要素的一部分。
在图31A至图31C中所示的晶体管500A具有在图30A所示的晶体管500中还设置有被用作层间膜的绝缘体511及被用作布线的导电体505的结构。
另外，在图31A至图31C所示的晶体管500A中，在设置于绝缘体580中的开口中隔着绝缘体544配置有氧化物530c、绝缘体550及导电体560。此外，氧化物530c、绝缘体550及导电体560配置在导电体542a和导电体542b之间。
作为绝缘体511，可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以将氧化硅、氧氮化硅或氮化硅层叠于上述绝缘体。
例如，绝缘体511优选被用作抑制水或氢等杂质从衬底一侧进入晶体管500A的阻挡膜。因此，作为绝缘体511优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。此外，例如，优选作为绝缘体511使用氧化铝或氮化硅等。通过采用该结构，可以抑制氢、水等杂质从与绝缘体511相比更靠近衬底一侧扩散到晶体管500A一侧。
例如，绝缘体512的介电常数优选比绝缘体511低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
导电体505以嵌入在绝缘体512中的方式形成。在此，导电体505的顶面的高度与绝缘体512的顶面的高度可以大致相同。导电体505具有单层结构，但是本发明不局限于此。例如，导电体505也可以具有两层以上的多层膜结构。作为导电体505，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。
与绝缘体511及绝缘体512同样，绝缘体514及绝缘体516被用作层间膜。例如，绝缘体514优选被用作抑制水或氢等杂质从衬底一侧进入晶体管500A的阻挡膜。通过采用该结构，可以抑制氢、水等杂质从与绝缘体514相比更靠近衬底一侧扩散到晶体管500A一侧。例如，绝缘体516的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
绝缘体522优选具有阻挡性。当绝缘体522具有阻挡性时，绝缘体522被用作抑制氢等杂质从晶体管500A的周围部进入晶体管500A的层。
优选在设置于绝缘体580中的开口内隔着绝缘体544设置氧化物530c。当绝缘体544具有阻挡性时，可以抑制来自绝缘体580的杂质扩散到氧化物530。
此外，也可以在导电体542a及导电体542b上设置阻挡层。阻挡层优选使用对氧或氢具有阻挡性的物质。通过采用该结构，可以抑制在形成绝缘体544时导电体542a及导电体542b氧化。
阻挡层例如可以使用金属氧化物。尤其是，优选使用氧化铝、氧化铪、氧化镓等对氧或氢具有阻挡性的绝缘膜。此外，也可以使用利用CVD法形成的氮化硅。
通过包括阻挡层，可以扩大导电体542a及导电体542b的材料的选择范围。例如，导电体542a及导电体542b可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行沉积或加工的导电体。
绝缘体550被用作第一栅极绝缘膜。优选在设置于绝缘体580中的开口内隔着氧化物530c及绝缘体544设置绝缘体550。
另外，与导电体503同样，作为导电体540a及导电体540b的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。例如，优选使用兼具耐热性和导电性的钨或钼等高熔点材料。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
例如，通过作为导电体540a及导电体540b使用对氢及氧具有阻挡性的导电体的氮化钽等与导电性高的钨的叠层结构，可以在保持布线的导电性的同时抑制来自外部的杂质的扩散。
通过具有上述结构，可以提供一种具有通态电流大的包含氧化物半导体的晶体管的半导体装置。另外，可以提供一种具有关态电流小的包含氧化物半导体的晶体管的半导体装置。另外，可以提供一种在电特性变动得到抑制而具有稳定电特性的同时可靠性得到提高的半导体装置。
〈〈晶体管的结构例子2〉〉
参照图32A至图32C说明晶体管500B的结构例子。图32A是晶体管500B的俯视图。图32B是在图32A中以点划线L1-L2表示的部分的截面图。图32C是在图32A中以点划线W1-W2表示的部分的截面图。在图32A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管500B是晶体管500A的变形例子。由此，为了防止重复说明，主要对与晶体管500A不同之处进行说明。
晶体管500B包括导电体542a(导电体542b)与氧化物530c、绝缘体550及导电体560重叠的区域。通过采用该结构，可以提供通态电流高的晶体管。此外，可以提供控制性高的晶体管。
被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。与导电体503a同样，作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电体560a具有抑制氧的扩散的功能时，可以提高导电体560b的材料的选择性。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。
另外，以覆盖导电体560的顶面及侧面、绝缘体550的侧面及氧化物530c的侧面的方式设置绝缘体544。
通过设置绝缘体544，可以抑制导电体560的氧化。此外，通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质扩散到晶体管500B。
另外，晶体管500B的接触孔的结构与晶体管500A的接触孔不同。在晶体管500B中，在被用作接触孔的导电体546a(导电体546b)与绝缘体580之间设置具有阻挡性的绝缘体576a(绝缘体576b)。通过设置绝缘体576a(绝缘体576b)，可以抑制绝缘体580的氧与导电体546起反应而导致导电体546氧化。
另外，通过设置具有阻挡性的绝缘体576a(绝缘体576b)，可以扩大用于插头或布线的导电体的材料的选择范围。例如，通过作为导电体546a(导电体546b)使用具有吸收氧的性质且具有高导电性的金属材料，可以提供低功耗的半导体装置。具体而言，可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行沉积或加工的导电体。
〈〈晶体管的结构例子3〉〉
参照图33A至图33C说明晶体管500C的结构例子。图33A是晶体管500C的俯视图。图33B是在图33A中以点划线L1-L2表示的部分的截面图。图33C是在图33A中以点划线W1-W2表示的部分的截面图。在图33A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管500C是晶体管500A的变形例子。由此，为了防止重复说明，主要对与晶体管500A不同之处进行说明。
图33A至图33C所示的晶体管500C在导电体542a与氧化物530b之间配置有导电体547a，在导电体542b与氧化物530b之间配置有导电体547b。在此，导电体542a(导电体542b)具有超过导电体547a(导电体547b)的顶面及导电体560一侧的侧面延伸并与氧化物530b的顶面接触的区域。在此，作为导电体547a及导电体547b，可以使用可用于导电体542a及导电体542b的导电体。此外，导电体547a及导电体547b的厚度优选至少厚于导电体542a及导电体542b。
由于图33A至图33C所示的晶体管500C具有上述结构，与晶体管500A相比，可以将导电体542a及导电体542b靠近导电体560。或者，可以将导电体542a的端部及导电体542b的端部重叠于导电体560。由此，可以减小晶体管500C的实质上的沟道长度，而可以提高通态电流及频率特性。
另外，导电体547a(导电体547b)优选与导电体542a(导电体542b)重叠。通过采用该结构，在形成填埋导电体540a(导电体540b)的开口的蚀刻时，导电体547a(导电体547b)被用作蚀刻停止层而可以防止氧化物530b的过蚀刻。
此外，在图33A至图33C所示的晶体管500C中，以接触于绝缘体544之上的方式配置绝缘体545。绝缘体544优选被用作抑制水或氢等杂质或过剩氧从绝缘体580一侧进入晶体管500C的阻挡绝缘膜。作为绝缘体545，可以使用可用于绝缘体544的绝缘体。此外，作为绝缘体544，例如也可以使用氮化铝、氮化铝钛、氮化钛、氮化硅或氮氧化硅等氮化物绝缘体。
另外，在图33A至图33C所示的晶体管500C中，与图31A至图31C所示的晶体管500A不同，导电体503具有单层结构。此时，可以在已形成为图案的导电体503上形成成为绝缘体516的绝缘膜，通过利用CMP法等直到导电体503的顶面露出为止去除该绝缘膜的顶部。在此，优选提高导电体503的顶面的平坦性。例如，导电体503的顶面的平均表面粗糙度(Ra)可以为1nm以下，优选为0.5nm以下，更优选为0.3nm以下。由此，可以提高形成在导电体503上的绝缘层的平坦性，而可以提高氧化物530b及氧化物530c的结晶性。
〈〈晶体管的结构例子4〉〉
参照图34A至图34C说明晶体管500D的结构例子。图34A是晶体管500D的俯视图。图34B是在图34A中以点划线L1-L2表示的部分的截面图。图34C是在图34A中以点划线W1-W2表示的部分的截面图。在图34A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管500D是上述晶体管的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。
与晶体管500、晶体管500A至晶体管500C不同，图34A至图34C所示的晶体管500D在露出的氧化物530b的表面的一部分包括区域531a及区域531b而不设置导电体542a及导电体542b。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。
另外，与在图33A至图33C中所示的晶体管500C同样，晶体管500D将具有第二栅极的功能的导电体503还用作布线而不设置导电体505。此外，在氧化物530c上包括绝缘体550，在绝缘体550上包括金属氧化物552。此外，在金属氧化物552上包括导电体560，在导电体560上包括绝缘体570。此外，在绝缘体570上包括绝缘体571。
金属氧化物552优选具有抑制氧扩散的功能。通过在绝缘体550与导电体560之间设置抑制氧扩散的金属氧化物552，向导电体560的氧扩散得到抑制。换言之，可以抑制供应到氧化物530的氧量的减少。另外，可以抑制因氧导致的导电体560的氧化。
另外，金属氧化物552可以被用作第一栅极的一部分。例如，可以将可用作氧化物530的氧化物半导体用作金属氧化物552。在此情况下，通过利用溅射法形成导电体560，可以降低金属氧化物552的电阻值使其变为导电层。可以将其称为OC(Oxide Conductor)电极。
另外，金属氧化物552有时被用作栅极绝缘膜的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体550的情况下，作为金属氧化物552优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘膜的绝缘层的等效氧化物厚度(EOT)。
虽然示出晶体管500D中的金属氧化物552是单层的结构，但是也可以采用两层以上的叠层结构。例如，可以将被用作栅电极的一部分的金属氧化物与被用作栅极绝缘膜的一部分的金属氧化物层叠。
当将金属氧化物552用作栅电极时，可以在不减弱来自导电体560的电场的影响的情况下提高晶体管500D的通态电流。另外，当将金属氧化物552用作栅极绝缘膜时，通过利用绝缘体550及金属氧化物552的物理厚度保持导电体560与氧化物530之间的距离，可以抑制导电体560与氧化物530之间的泄漏电流。由此，通过设置绝缘体550及金属氧化物552的叠层结构，可以容易调节导电体560与氧化物530之间的物理距离及从导电体560施加到氧化物530的电场强度。
具体而言，可以通过使可用于氧化物530的氧化物半导体低电阻化来将其用作金属氧化物552。或者，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘层的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。注意，金属氧化物552不是必需的构成要素，可以根据所需的晶体管特性适当地设计。
作为绝缘体570优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体560因来自绝缘体570的上方的氧而氧化。另外，可以抑制来自绝缘体570的上方的水或氢等杂质通过导电体560及绝缘体550进入氧化物530中。
绝缘体571被用作硬掩模。通过设置绝缘体571，可以以使导电体560的侧面与衬底表面大致垂直的方式对导电体560进行加工，具体而言，可以使导电体560的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。
另外，也可以通过作为绝缘体571使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘体571兼作用阻挡层。在此情况下，也可以不设置绝缘体570。
通过将绝缘体571用作硬掩模，选择性地去除绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的一部分，可以使它们的侧面大致一致，且使氧化物530b的表面的一部分露出。
另外，晶体管500D在露出的氧化物530b的表面的一部分具有区域531a及区域531b。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。
例如通过利用离子注入法、离子掺杂法、等离子体浸没离子注入法或等离子体处理等，对露出的氧化物530b的表面引入磷或硼等杂质元素，来可以形成区域531a及区域531b。注意，在本实施方式等中，“杂质元素”是指主要成分元素之外的元素。
另外，也可以在使氧化物530b的表面的一部分露出之后形成金属膜，然后进行加热处理，来将包含在该金属膜中的元素扩散到氧化物530b中，由此形成区域531a及区域531b。
被引入杂质元素的氧化物530b的一部分区域的电阻率下降。由此，有时将区域531a及区域531b称为“杂质区域”或“低电阻区域”。
通过将绝缘体571和/或导电体560用作掩模，可以自对准地形成区域531a及区域531b。因此，区域531a和/或区域531b不与导电体560重叠，可以减小寄生电容。此外，偏置区域不形成在沟道形成区域与源漏区域(区域531a或区域531b)之间。通过自对准地形成区域531a及区域531b，可以实现通态电流的增加、阈值电压的降低、工作频率的提高等。
另外，为了进一步降低关态电流，也可以在沟道形成区域与源漏区域之间设置偏置区域。偏置区域是电阻率高的区域，且是不被进行上述杂质元素的引入的区域。通过在形成绝缘体575后进行上述杂质元素的引入，可以形成偏置区域。在此情况下，与绝缘体571等同样，绝缘体575也被用作掩模。因此，氧化物530b的与绝缘体575重叠的区域不被引入杂质元素，由此可以将该区域的电阻率保持为高。
晶体管500D在绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的侧面包括绝缘体575。绝缘体575优选为相对介电常数低的绝缘体。例如，优选使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，当将氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅用于绝缘体575时，在后面的工序中可在绝缘体575中容易形成过剩氧区域，所以是优选的。另外，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，绝缘体575优选具有扩散氧的功能。
另外，晶体管500D在绝缘体575、氧化物530上包括绝缘体544。绝缘体544优选利用溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。例如，作为绝缘体544，优选使用氧化铝。
有时利用溅射法形成的氧化膜从被形成的结构体抽出氢。因此，绝缘体544从氧化物530及绝缘体575抽出氢及水，来可以降低氧化物530及绝缘体575的氢浓度。
〈〈晶体管的结构例子5〉〉
参照图35A至图35C说明晶体管500E的结构例子。图35A是晶体管500E的俯视图。图35B是在图35A中以点划线L1-L2表示的部分的截面图。图35C是在图35A中以点划线W1-W2表示的部分的截面图。在图35A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管500E是上述晶体管的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。
在图35A至图35C中，与晶体管500D同样，在露出的氧化物530b的表面的一部分包括区域531a及区域531b而不设置导电体542a及导电体542b。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。此外，在氧化物530b与绝缘体544之间包括绝缘体573。
图35A至图35C所示的区域531a及区域531b是氧化物530b被添加下述元素而成的区域。区域531a及区域531b例如可以利用伪栅极形成。
具体而言，在氧化物530b上设置伪栅极，将该伪栅极用作掩模，对氧化物530b添加使氧化物530b的一部分区域低电阻化的元素。也就是说，该元素被添加到氧化物530的不与伪栅极重叠的区域中，由此形成区域531a及区域531b。作为该元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。
另外，作为使氧化物530b的一部分区域低电阻化的元素，典型的有硼或磷。另外，也可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体元素等。作为稀有气体元素的典型例子有氦、氖、氩、氪及氙等。该元素的浓度可以利用二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)等进行测量。
尤其是，可以对将在半导体层中包含非晶硅或低温多晶硅的Si晶体管的生产线的装置添加硼及磷，所以通过使用该生产线的装置可以使氧化物530b的一部分低电阻化。换言之，Si晶体管的生产线的一部分可以在晶体管500E的制造工序中使用。
接着，也可以在氧化物530b及伪栅极上形成成为绝缘体573的绝缘膜及成为绝缘体544的绝缘膜。通过设置成为绝缘体573的绝缘膜和成为绝缘体544的绝缘膜的叠层，可以设置区域531a或区域531b与氧化物530c及绝缘体550重叠的区域。
具体而言，在成为绝缘体544的绝缘膜上设置成为绝缘体580的绝缘膜，然后对成为绝缘体580的绝缘膜进行CMP(Chemical Mechanical Polishing，化学机械抛光)处理，去除成为绝缘体580的绝缘膜的一部分，使伪栅极露出。接着，在去除伪栅极时，优选还去除与伪栅极接触的绝缘体573的一部分。由此，在设置于绝缘体580中的开口的侧面，绝缘体544及绝缘体573露出，在该开口的底面，设置在氧化物530b中的区域531a及区域531b的一部分露出。接着，在该开口依次形成成为氧化物530c的氧化膜，成为绝缘体550的绝缘膜及成为导电体560的导电膜，然后利用CMP处理等直到绝缘体580露出为止去除成为氧化物530c的氧化膜、成为绝缘体550的绝缘膜及成为导电体560的导电膜的一部分，由此可以形成图35所示的晶体管。
注意，不一定需要设置绝缘体573及绝缘体544。根据所需要的晶体管特性，适当地设计即可。
图35A至图35C所示的晶体管可以利用已有的装置，并且不设置导电体542a(导电体542b)，由此可以降低成本。
〈〈晶体管的结构例子6〉〉
虽然在图30A及图30B中示出被用作栅极的导电体560形成在绝缘体580的开口内部的结构例子，但是例如也可以采用在该导电体的上方设置有该绝缘体的结构。图36A、图36B、图37A及图37B示出这种晶体管的结构例子。
图36A是晶体管的俯视图，图36B是晶体管的立体图。此外，图37A示出沿着图36A中的L1-L2的截面图，图37B示出沿着图36A中的W1-W2的截面图。
图36A、图36B、图37A及图37B所示的晶体管包括具有背栅极的功能的导电体BGE、具有栅极绝缘膜的功能的绝缘体BGI、氧化物半导体S、具有栅极绝缘膜的功能的绝缘体FGI、具有前栅极的功能的导电体FGE、具有布线的功能的导电体WE。此外，导电体PE具有将导电体WE连接到氧化物S、导电体BGE或导电体FGE的插头的功能。注意，在此示出氧化物半导体S由氧化物S1、S2、S3这三层构成的例子。
<电容器的结构例子>
在图38A至图38C中，作为能够应用于图28所示的半导体装置的电容器600的例子示出电容器600A。图38A是电容器600A的俯视图，图38B是电容器600A的沿着点划线L3-L4的截面的立体图，图38C是电容器600A的沿着点划线W3-L4的截面的立体图。
导电体610被用作电容器600A的一对电极中的一方，导电体620被用作电容器600A的一对电极中的另一方。另外，绝缘体630被用作夹在一对电极间的介电质。
在导电体610的下方电容器600与导电体546及导电体548电连接。导电体546及导电体548被用作用来连接于其他电路元件的插头或布线。另外，在图38A至图38C中，将导电体546及导电体548统记为导电体540。
另外，在图38A至图38C中，为了明确地示出附图，省略埋入有导电体546及导电体548的绝缘体586及覆盖导电体620及绝缘体630的绝缘体650。
注意，图28、图29、图38A至图38C所示的电容器600是平面型，但是电容器的形状不局限于此。例如，电容器600也可以为图39A至图39C所示的气缸型电容器600B。
图39A是电容器600B的俯视图，图39B是电容器600B的沿着点划线L3-L4的截面图，图39C是电容器600B的沿着点划线W3-L4的截面的立体图。
在图39B中，电容器600B包括埋入有导电体540的绝缘体586上的绝缘体631、具有开口的绝缘体651、一对电极中的一方的导电体610以及一对电极中的另一方的导电体620。
另外，在图39C中，为了明确地示出附图，省略绝缘体586、绝缘体650及绝缘体651。
作为绝缘体631，例如可以使用与绝缘体586相同的材料。
另外，在绝缘体631中，以与导电体540电连接的方式埋入有导电体611。导电体611例如可以使用与导电体330、导电体518相同的材料。
作为绝缘体651，例如可以使用与绝缘体586相同的材料。
另外，如上所述，绝缘体651具有开口，该开口与导电体611重叠。
导电体610形成在该开口的底部及侧面。换言之，导电体621与导电体611重叠且与导电体611电连接。
另外，导电体610的形成方法为如下：通过蚀刻法等在绝缘体651中形成开口，接着通过溅射法、ALD法等形成导电体610。然后，通过CMP(Chemichal Mechanical Polishing，化学机械抛光)法等以使形成在开口中的导电体610残留的方式去除形成在绝缘体651上的导电体610。
绝缘体630位于绝缘体651上及导电体610的形成面上。另外，绝缘体630在电容器中被用作夹在一对电极间的介电质。
导电体620以填埋绝缘体651的开口的方式设置在绝缘体630上。
绝缘体650以覆盖绝缘体630及导电体620的方式形成。
图39所示的气缸型的电容器600B比平面型的电容器600A可以提高静电电容的值。因此，例如通过作为在上述实施方式中说明的电容器C1、电容器C1r等使用电容器600B，可以长时间保持电容器的端子间的电压。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，对可用于上述的实施方式中已说明的OS晶体管的金属氧化物CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及CAAC-OS(c-axis AlignedCrystalline Oxide Semiconductor)的结构进行说明。注意，在本说明书等中，CAC表示功能或材料的构成的一个例子，CAAC表示结晶结构的一个例子。
<金属氧化物的构成>
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时导电性区域被观察为其边缘模糊且以云状连接。
在CAC-OS或CAC-metal oxide中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
<金属氧化物的结构>
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体，例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形及七角形等晶格排列。另外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。即，可知通过使晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧原子的排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS为结晶性高的氧化物半导体。另外，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。另外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。另外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也具有稳定性。因此，在对OS晶体管使用CAAC-OS时，能够扩大制造工序的自由度。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
具有氧化物半导体的晶体管
在此，对将上述氧化物半导体用于晶体管的情况进行说明。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的氧化物半导体用于晶体管。在以降低氧化物半导体膜的载流子密度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物半导体的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且为1×10-9/cm3以上。
另外，因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态密度俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，氧化物半导体中形成缺陷能级。因此，将氧化物半导体中及氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选降低氧化物半导体中的碱金属或碱土金属的浓度。具体而言，将利用SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，产生作为载流子的电子，并载流子密度增加，而氧化物半导体容易被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能地减少氧化物半导体中的氢。具体而言，在氧化物半导体中，利用SIMS测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
本实施方式可以与本说明书中的其他实施方式适当地组合。
(实施方式5)
本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图40A说明形成有半导体装置等的半导体晶片的例子。
图40A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。另外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图40B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图40A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
接着，使用图40C及图40D说明组装有芯片4800a的电子构件的例子。
图40C示出电子构件4700及安装有电子构件4700的衬底(电路板4704)的立体图。图40C所示的电子构件4700包括导线4701及上述芯片4800a，被用作IC芯片等。尤其是，在本说明书等中，将在上述实施方式中说明的运算电路110等包括半导体装置的电子构件4700称为脑子形性处理器(BMP)。
电子构件4700例如可以通过进行如下工序来制造：将引线框架的导线4701及芯片4800a上的电极由金属细线(金属丝)电连接的引线键合工序；由环氧树脂等密封的模塑(molding)工序；以及对引线框架的导线4701进行的电镀处理及对封装表面的印字处理。此外，引线键合工序可以使用球键合(ball bonding)或楔键合(wedge bonding)。虽然在图40C中作为电子构件4700的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
电子构件4700例如安装于印刷电路板4702。通过组合多个该IC芯片并使其分别在印刷电路板4702上彼此电连接，由此完成电路板4704。
图40D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的半导体装置、高宽带存储器(HBM：High Bandwidth Memory)等。另外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。另外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。另外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。另外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，树脂插板更易于形成微细的布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
另外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图40D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，说明包括上述实施方式所说明的半导体装置的电子设备的一个例子。图41示出具有该半导体装置的电子构件4700(BMP)包括在各电子设备中的情况。
[移动电话机]
图41所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入接口在显示部5511中具备触摸屏，并且在外壳5510上设置有按钮。
通过将上述实施方式所说明的半导体装置应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[可穿戴终端]
另外，图41示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于可穿戴终端，可以执行利用人工知能的程序。作为利用人工知能的程序，例如可以举出管理戴上可穿戴终端的人的健康状态的程序、通过输入目的地选择适当的路径而带路的导航系统等。
[信息终端]
图41示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图41示出智能手机、可穿戴终端及台式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及台式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出PDA(PersonalDigital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
另外，图41示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将上述实施方式所说明的半导体装置应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
另外，图41示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
另外，图41示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。另外，虽然在图41中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板及控制杆、旋转式抓手、滑动式抓手等。另外，控制器7522不局限于图41所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(FirstPersonShooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。另外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器的形状。
另外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现具有人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
在图41中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图41示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有表示速度表、转速计、行驶距离、燃量的剩余量、排档状态、空调的设定等的仪表板。另外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700外侧的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以将被支柱等遮挡的视野、驾驶座位的死角等提供给驾驶员，从而可以提高安全性。
上述实施方式所说明的半导体装置可以应用于人工知能的构成要素，所以例如可以将该半导体装置应用于汽车5700的自动驾驶系统。另外，可以将该半导体装置应用于进行导航、危险预测等的系统。该显示装置可以表示导航、危险预测等的信息。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的计算机，以提供利用人工智能的系统。
[照相机]
上述实施方式所说明的半导体装置可以应用于照相机。
图41示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。另外，数码相机6240还可以具备另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现具有人工智能的数码相机6240。通过利用人工知能，数码相机6240可以具有如下功能：自动识别脸、物体等拍摄对象的功能；根据拍摄对象调节焦点、根据环境自动使用快闪的功能；对所拍摄的图像进行调色的功能；等。
[视频摄像机]
上述实施方式所说明的半导体装置可以应用于视频摄像机。
图41示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作键6304、镜头6305、连接部6306等。操作键6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。通过利用人工知能，视频摄像机6300可以在进行编码时进行利用人工知能的类型识别。通过该类型识别，可以算出包括在连续的摄像图像数据中的人、动物、物体等差异数据而进行数据压缩。
[PC用扩展装置]
上述实施方式所说明的半导体装置可以应用于PC(PersonalComputer；个人计算机)等计算机、信息终端用扩展装置。
图42A示出该扩展装置的一个例子的可以携带且安装有能够进行运算处理的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(UniversalSerialBus；通用串行总线)等连接于PC，可以进行使用该芯片的运算处理。注意，虽然图42A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的半导体装置等的电路。例如，衬底6104安装有芯片6105(例如，上述实施方式所半导体装置、电子构件4700、存储器芯片等。)、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
通过将扩展装置6100应用于PC等，可以提高该PC的运算处理能力。由此，例如没有充分的处理能力的PC也可以进行人工知能、动画处理等运算。
[广播电视系统]
上述实施方式所说明的半导体装置可以应用于广播电视系统。
图42B示意性地示出广播电视系统中的数据传送。具体而言，图42B示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图42B中示出超高频率(UHF,Ultra High Frequency)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图42B所示的地面广播电视。
上述广播电视系统可以使用上述实施方式中所说明的半导体装置而利用人工智能。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
[识别系统]
上述实施方式所说明的半导体装置可以应用于识别系统。
图42C示出掌纹识别装置，包括外壳6431、显示部6432、掌纹读取部6433以及布线6434。
图42C示出掌纹识别装置取得手6435的掌纹的情况。对所取得的掌纹进行利用人工知能的类型识别的处理，可以判断该掌纹是不是个人的掌纹。由此，可以构成进行安全性高的识别的系统。此外，本发明的一个实施方式的识别系统不局限于掌纹识别装置，而也可以是取得指纹、静脉、脸、虹膜、声纹、基因或体格等生物信息以进行生物识别的装置。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[符号说明]
ALP：阵列部、ILD：电路、WLD：电路、XLD：电路、AFP：电路、MP：电路、MP[1，1]：电路、MP[m，1]：电路、MP[i，j]：电路、MP[1，n]：电路、MP[m，n]：电路、MC：电路、MCr：电路、HC：保持部、HCr：保持部、HCs：保持部、HCsr：保持部、ACTF[1]：电路、ACTF[j]：电路、ACTF[n]：电路、TRF：转换电路、CMP：比较器、CMPa：比较器、CMPb：比较器、OP：运算放大器、OPa：运算放大器、OPb：运算放大器、INV1：反相器电路、INV1r：反相器电路、INV2：反相器电路、INV2r：反相器电路、INV3：反相器电路、VinT：端子、VrefT：端子、VoutT：端子、IL：布线、IL[1]：布线、IL[j]：布线、IL[n]：布线、ILB：布线、ILB[1]：布线、ILB[j]：布线、ILB[n]：布线、OL：布线、OL[1]：布线、OL[j]：布线、OL[n]：布线、OLB：布线、OLB[1]：布线、OLB[j]：布线、OLB[n]：布线、IOL[1]：布线、IOL[j]：布线、IOL[n]：布线、IOLB[1]：布线、IOLB[j]：布线、IOLB[n]：布线、WLS[1]：布线、WLS[i]：布线、WLS[m]：布线、WL：布线、WL[i]：布线、W1L：布线、W2L：布线、W1L[i]：布线、W2L[i]：布线、XLS[1]：布线、XLS[i]：布线、XLS[m]：布线、X1L：布线、X2L：布线、X1LB：布线、X2LB：布线、XL[i]：布线、X1L[i]：布线、X2L[i]：布线、S1L：布线、S2L：布线、VrefL：布线、Vref1L：布线、Vref2L：布线、VAL：布线、VL：布线、VLr：布线、VLm：布线、VLmr：布线、VLs：布线、VLsr：布线、CVL：布线、ina：节点、inb：节点、outa：节点、outb：节点、nd1：节点、nd1r：节点、nd1s：节点、nd1sr：节点、nd2：节点、M1：晶体管、M1r：晶体管、M1s：晶体管、M1sr：晶体管、M2：晶体管、M2r：晶体管、M2m：晶体管、M2mr：晶体管、M2p：晶体管、M2pr：晶体管、M3：晶体管、M3r：晶体管、M4：晶体管、M4r：晶体管、M4p：晶体管、M4pr：晶体管、M5：晶体管、M5r：晶体管、M5s：晶体管、M5sr：晶体管、M6：晶体管、M6r：晶体管、M7：晶体管、M7r：晶体管、M8：晶体管、M8r：晶体管、MZ：晶体管、S01a：开关、S01b：开关、S02a：开关、S02b：开关、S03：开关、A3：模拟开关、A3r：模拟开关、A4：模拟开关、A4r：模拟开关、C1：电容器、C1r：电容器、C1s：电容器、C1sr：电容器、C2：电容器、C2r：电容器、C2s：电容器、C2sr：电容器、CE：电容器、CEB：电容器、CC：电容器、RE：电阻器、REB：电阻器、DE：二极管元件、DEB：二极管元件、ADCa：模拟数字转换电路、ADCb：模拟数字转换电路、LC：负载电路、LCr：负载电路、VR：可变电阻器、VC：电路、MR：MTJ元件、PCM：相变存储器、BGI：绝缘体、FGI：绝缘体、BGE：导电体、FGE：导电体、PE：导电体、WE：导电体、N1 (1)：神经元、Np (1)：神经元、N1 (k-1)：神经元、Ni (k-1)：神经元、Nm (k-1)：神经元、N1 (k)：神经元、Nj (k)：神经元、Nn (k)：神经元、N1 (R)：神经元、Nq (R)：神经元、100：神经网络、110：运算电路、120：运算电路、130：运算电路、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、500：晶体管、500A：晶体管、500B：晶体管、500C：晶体管、500D：晶体管、500E：晶体管、503：导电体、503a：导电体、503b：导电体、505：导电体、510：绝缘体、511：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、531a：区域、531b：区域、540：导电体、540a：导电体、540b：导电体、542：导电体、542a：导电体、542b：导电体、543a：区域、543b：区域、544：绝缘体、545：绝缘体、546：导电体、546a：导电体、546b：导电体、547a：导电体、547b：导电体、548：导电体、550：绝缘体、552：金属氧化物、560：导电体、560a：导电体、560b：导电体、570：绝缘体、571：绝缘体、573：绝缘体、574：绝缘体、575：绝缘体、576a：绝缘体、576b：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容器、600A：电容器、600B：电容器、610：导电体、611：导电体、612：导电体、620：导电体、621：导电体、630：绝缘体、631：绝缘体、650：绝缘体、651：绝缘体、4700：电子构件、4701：导线、4702：印刷电路板、4704：电路板、4710：半导体装置、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5500：信息终端、5510：外壳、5511：显示部、5600：TV、5650：天线、5670：电波塔、5675A：电波、5675B：电波、5680：广播电视台、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6100：扩展装置、6101：外壳、6102：盖子、6103：USB连接器、6104：衬底、6105：芯片、6106：控制器芯片、6240：数字照相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：镜头、6300：视频摄像机、6301：第一外壳、6302：第二外壳、6303：显示部、6304：操作键、6305：镜头、6306：连接部、6431：外壳、6432：显示部、6433：掌纹读取部、6434：布线、6435：手、7520：主体、7522：控制器
Claims (11)
1.一种包括第一电路、第二电路的半导体装置，
其中，所述第一电路包括第一保持节点，
所述第二电路包括第二保持节点，
所述第一电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，
所述第二电路电连接于所述第一输入布线、所述第二输入布线、所述第一布线及所述第二布线，
所述第一电路具有将对应于第一数据的第一电位保持在所述第一保持节点的功能，
所述第二电路具有将对应于所述第一数据的第二电位保持在所述第二保持节点的功能，
所述第一电路具有：
在对所述第一输入布线输入高电平电位且对所述第二输入布线输入低电平电位时，对所述第一布线输出对应于所述第一电位的电流的功能；
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入高电平电位时，对所述第二布线输出对应于所述第一电位的电流的功能；以及
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入低电平电位时，不对所述第一布线及所述第二布线输出对应于所述第一电位的电流的功能，
并且，所述第二电路具有：
在对所述第一输入布线输入高电平电位且对所述第二输入布线输入低电平电位时，对所述第二布线输出对应于所述第二电位的电流的功能；
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入高电平电位时，对所述第一布线输出对应于所述第二电位的电流的功能；以及
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入低电平电位时，不对所述第一布线及所述第二布线输出对应于所述第二电位的电流的功能。
2.根据权利要求1所述的半导体装置，
其中所述第一电路包括第一至第四晶体管及第一电容器，
所述第二电路包括第五至第八晶体管及第二电容器，
所述第一保持节点与所述第一晶体管的第一端子、所述第二晶体管的栅极及所述第一电容器的第一端子电连接，
所述第二晶体管的第一端子与所述第一电容器的第二端子电连接，
所述第二晶体管的第二端子与所述第三晶体管的第一端子及所述第四晶体管的第一端子电连接，
所述第三晶体管的栅极与所述第一输入布线电连接，
所述第四晶体管的栅极与所述第二输入布线电连接，
所述第三晶体管的第二端子与所述第一布线电连接，
所述第四晶体管的第二端子与所述第二布线电连接，
所述第二保持节点与所述第五晶体管的第一端子、所述第六晶体管的栅极及所述第二电容器的第一端子电连接，
所述第六晶体管的第一端子与所述第二电容器的第二端子电连接，
所述第六晶体管的第二端子与所述第七晶体管的第一端子及所述第八晶体管的第一端子电连接，
所述第七晶体管的栅极与所述第一输入布线电连接，
所述第八晶体管的栅极与所述第二输入布线电连接，
所述第七晶体管的第二端子与所述第二布线电连接，
并且所述第八晶体管的第二端子与所述第一布线电连接。
3.根据权利要求1所述的半导体装置，
其中所述第一电路包括第一至第四晶体管、第九晶体管及第一电容器，
所述第二电路包括第五至第八晶体管、第十晶体管及第二电容器，
所述第一保持节点与所述第一晶体管的第一端子、所述第二晶体管的栅极、所述第九晶体管的栅极及所述第一电容器的第一端子电连接，
所述第一电容器的第二端子与所述第二晶体管的第一端子及所述第九晶体管的第一端子电连接，
所述第二晶体管的第二端子与所述第三晶体管的第一端子电连接，
所述第九晶体管的第二端子与所述第四晶体管的第一端子电连接，
所述第三晶体管的栅极与所述第一输入布线电连接，
所述第四晶体管的栅极与所述第二输入布线电连接，
所述第三晶体管的第二端子与所述第一布线电连接，
所述第四晶体管的第二端子与所述第二布线电连接，
所述第二保持节点与所述第五晶体管的第一端子、所述第六晶体管的栅极、所述第十晶体管的栅极及所述第二电容器的第一端子电连接，
所述第二电容器的第二端子与所述第六晶体管的第一端子及所述第十晶体管的第一端子电连接，
所述第六晶体管的第二端子与所述第七晶体管的第一端子电连接，
所述第十晶体管的第二端子与所述第八晶体管的第一端子电连接，
所述第七晶体管的栅极与所述第一输入布线电连接，
所述第八晶体管的栅极与所述第二输入布线电连接，
所述第七晶体管的第二端子与所述第二布线电连接，
并且所述第八晶体管的第二端子与所述第一布线电连接。
4.根据权利要求1所述的半导体装置，
其中所述第一电路包括第一至第四晶体管、第一逻辑电路及第二逻辑电路，
所述第二电路包括第五至第八晶体管、第三逻辑电路、第四逻辑电路，
所述第一至第四逻辑电路的每一个具有将输入到输入端子的信号的反转信号从输出端子输出的功能，
所述第一保持节点与所述第一逻辑电路的输入端子、所述第二逻辑电路的输出端子、所述第一晶体管的第一端子及所述第二晶体管的栅极电连接，
所述第一逻辑电路的输出端子与所述第二逻辑电路的输入端子电连接，
所述第二晶体管的第二端子与所述第三晶体管的第一端子及所述第四晶体管的第一端子电连接，
所述第三晶体管的栅极与所述第一输入布线电连接，
所述第四晶体管的栅极与所述第二输入布线电连接，
所述第三晶体管的第二端子与所述第一布线电连接，
所述第四晶体管的第二端子与所述第二布线电连接，
所述第二保持节点与所述第三逻辑电路的输入端子、所述第四逻辑电路的输出端子、所述第五晶体管的第一端子及所述第六晶体管的栅极电连接，
所述第三逻辑电路的输出端子与所述第四逻辑电路的输入端子电连接，
所述第六晶体管的第二端子与所述第七晶体管的第一端子及所述第八晶体管的第一端子电连接，
所述第七晶体管的栅极与所述第一输入布线电连接，
所述第八晶体管的栅极与所述第二输入布线电连接，
所述第七晶体管的第二端子与所述第二布线电连接，
并且所述第八晶体管的第二端子与所述第一布线电连接。
5.根据权利要求1所述的半导体装置，
其中所述第一电路包括第一至第四晶体管、第一逻辑电路及第二逻辑电路，
所述第二电路包括第六至第八晶体管，
所述第一逻辑电路及所述第二逻辑电路的每一个具有将输入到输入端子的信号的反转信号从输出端子输出的功能，
所述第一保持节点与所述第一逻辑电路的输入端子、所述第二逻辑电路的输出端子、所述第一晶体管的第一端子及所述第二晶体管的栅极电连接，
所述第一逻辑电路的输出端子与所述第二逻辑电路的输入端子电连接，
所述第二晶体管的第二端子与所述第三晶体管的第一端子及所述第四晶体管的第一端子电连接，
所述第三晶体管的栅极与所述第一输入布线电连接，
所述第四晶体管的栅极与所述第二输入布线电连接，
所述第三晶体管的第二端子与所述第一布线电连接，
所述第四晶体管的第二端子与所述第二布线电连接，
所述第二保持节点与所述第二逻辑电路的输入端子、所述第一逻辑电路的输出端子及所述第六晶体管的栅极电连接，
所述第六晶体管的第二端子与所述第七晶体管的第一端子及所述第八晶体管的第一端子电连接，
所述第七晶体管的栅极与所述第一输入布线电连接，
所述第八晶体管的栅极与所述第二输入布线电连接，
所述第七晶体管的第二端子与所述第二布线电连接，
并且所述第八晶体管的第二端子与所述第一布线电连接。
6.一种包括第一电路、第二电路的半导体装置，
其中，所述第一电路包括第一负载电路，
所述第二电路包括第二负载电路，
所述第一负载电路及所述第二负载电路的每一个包括第一端子及第二端子，
所述第一负载电路、所述第二负载电路的每一个具有根据第一数据使第一端子与第二端子间的电阻值变化的功能，
所述第一电路电连接于第一输入布线、第二输入布线、第一布线及第二布线，
所述第二电路电连接于所述第一输入布线、所述第二输入布线、所述第一布线及所述第二布线，
所述第一电路具有：
在对所述第一输入布线输入高电平电位且对所述第二输入布线输入低电平电位时，对所述第一布线输出对应于所述第一负载电路的所述电阻值的电流的功能；
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入高电平电位时，对所述第二布线输出对应于所述第一负载电路的所述电阻值的电流的功能；以及
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入低电平电位时，不对所述第一布线及所述第二布线输出对应于所述第一负载电路的所述电阻值的电流的功能，
并且，所述第二电路具有：
在对所述第一输入布线输入高电平电位且对所述第二输入布线输入低电平电位时，对所述第二布线输出对应于所述第二负载电路的所述电阻值的电流；
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入高电平电位时，对所述第一布线输出对应于所述第二负载电路的电阻值的电流的功能；以及
在对所述第一输入布线输入低电平电位且对所述第二输入布线输入低电平电位时，不对所述第一布线及所述第二布线输出对应于所述第二负载电路的所述电阻值的电流的功能。
7.根据权利要求6所述的半导体装置，
其中所述第一电路包括第三晶体管及第四晶体管，
所述第二电路包括第七晶体管及第八晶体管，
所述第一负载电路的第一端子与所述第三晶体管的第一端子及所述第四晶体管的第一端子电连接，
所述第三晶体管的栅极与所述第一输入布线电连接，
所述第四晶体管的栅极与所述第二输入布线电连接，
所述第三晶体管的第二端子与所述第一布线电连接，
所述第四晶体管的第二端子与所述第二布线电连接，
所述第二负载电路的第一端子与所述第七晶体管的第一端子及所述第八晶体管的第一端子电连接，
所述第七晶体管的栅极与所述第一输入布线电连接，
所述第八晶体管的栅极与所述第二输入布线电连接，
所述第七晶体管的第二端子与所述第二布线电连接，
并且所述第八晶体管的第二端子与所述第一布线电连接。
8.根据权利要求7所述的半导体装置，
其中所述第一电路包括第一晶体管，
所述第二电路包括第二晶体管，
所述第一晶体管的第一端子与所述第一负载电路的第一端子电连接，
并且所述第二晶体管的第一端子与所述第二负载电路的第一端子电连接。
9.根据权利要求6至8中任一项所述的半导体装置，
其中所述第一负载电路包括可变电阻器、MTJ元件和相变存储器中的任一个，
并且所述第二负载电路包括可变电阻器、MTJ元件和相变存储器中的任一个。
10.根据权利要求1至9中任一项所述的半导体装置，包括第三电路及第四电路，
其中所述第三电路具有对所述第一输入布线及所述第二输入布线分别输入对应于第二数据的电位的功能，
并且所述第四电路具有比较从所述第一布线流过的电流与从所述第二布线流过的电流而从所述第四电路的输出端子输出对应于所述第一数据和所述第二数据之积的电位的功能。
11.一种电子设备，包括：
权利要求1至10中任一项所述的半导体装置，
其中，由所述半导体装置进行神经网络的运算。
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