JPH06125049A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06125049A JPH06125049A JP4170292A JP17029292A JPH06125049A JP H06125049 A JPH06125049 A JP H06125049A JP 4170292 A JP4170292 A JP 4170292A JP 17029292 A JP17029292 A JP 17029292A JP H06125049 A JPH06125049 A JP H06125049A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、定常電流が全く流れることがな
く、正，負の重みを５Ｖ単一電流で実現でき、しかも自
己学習機能を持ったシナプス回路を実現できる半導体装
置を提供することを目的とする。 【構成】 高、低２つの電位を供給するそれぞれ第１、
第２の電源ラインと、第１のフローティングゲートを有
する第１のＮＭＯＳと、第２のフローティングゲートを
有する第２のＰＭＯＳとを有し、前記第１のＮＭＯＳの
ソース及びドレインが、それぞれ第３のＮＭＯＳ及び第
４のＰＭＯＳを介してそれぞれ第２及び第１の電源ライ
ンに接続され、前記第２のＰＭＯＳのソース及びドレイ
ンが、それぞれ第５のＰＭＯＳ及び第６のＮＭＯＳを介
してそれぞれ第１及び第２の電源ラインに接続され、前
記第１ＮＭＯＳ及び第２のＰＭＯＳのソースが、第３の
フローティングゲートと、それぞれ第１及び第２のコン
デンサーを介して接続されていることを特徴とする。
く、正，負の重みを５Ｖ単一電流で実現でき、しかも自
己学習機能を持ったシナプス回路を実現できる半導体装
置を提供することを目的とする。 【構成】 高、低２つの電位を供給するそれぞれ第１、
第２の電源ラインと、第１のフローティングゲートを有
する第１のＮＭＯＳと、第２のフローティングゲートを
有する第２のＰＭＯＳとを有し、前記第１のＮＭＯＳの
ソース及びドレインが、それぞれ第３のＮＭＯＳ及び第
４のＰＭＯＳを介してそれぞれ第２及び第１の電源ライ
ンに接続され、前記第２のＰＭＯＳのソース及びドレイ
ンが、それぞれ第５のＰＭＯＳ及び第６のＮＭＯＳを介
してそれぞれ第１及び第２の電源ラインに接続され、前
記第１ＮＭＯＳ及び第２のＰＭＯＳのソースが、第３の
フローティングゲートと、それぞれ第１及び第２のコン
デンサーを介して接続されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に高性能なニューラルネットワーク構成に適した半導体
装置に関する。
に高性能なニューラルネットワーク構成に適した半導体
装置に関する。
【０００２】
【関連技術】半導体の集積回路技術は実に驚くべき速度
で進んでおり、例えばダイナミック・メモリを例にとる
なら、４メガビットから１６メガビットがすでに量産体
制にあり、６４メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。６４メガ
ビットメモリは、せいぜい１ｃｍ四方のシリコンチップ
上に実に約１億２０００万個ものＭＯＳトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、３２ビットから
６４ビットのＣＰＵをはじめとする、様々な高機能論理
集積回路が開発されている。
で進んでおり、例えばダイナミック・メモリを例にとる
なら、４メガビットから１６メガビットがすでに量産体
制にあり、６４メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。６４メガ
ビットメモリは、せいぜい１ｃｍ四方のシリコンチップ
上に実に約１億２０００万個ものＭＯＳトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、３２ビットから
６４ビットのＣＰＵをはじめとする、様々な高機能論理
集積回路が開発されている。
【０００３】しかし、これらの論理回路はデジタル信
号、すなわち「１」と「０」という２値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って１つ１つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ（ニューロンコンピ
ュータ）を開発しようというまた別の流れの研究があ
る。
号、すなわち「１」と「０」という２値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って１つ１つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ（ニューロンコンピ
ュータ）を開発しようというまた別の流れの研究があ
る。
【０００４】このような研究は、１９４０年代より始ま
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはＬＳＩ技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはＬＳＩ技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。
【０００５】しかしながら、現状の半導体ＬＳＩ技術を
用いてニューロンコンピュータをＬＳＩチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。
用いてニューロンコンピュータをＬＳＩチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。
【０００６】ＬＳＩ化における技術的な問題がどこにあ
るのかを以下に説明する。
るのかを以下に説明する。
【０００７】人間の脳は極めて複雑な構造を有し、非常
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。
【０００８】この脳の基本単位の構成を簡略化してモデ
ルで描いたのが図６である。９０１ａ，９０１ｂ，９０
１ｃはニューロンであり、９０２ａ，９０２ｂ，９０２
ｃは神経繊維である。９０３ａ，９０３ｂ，９０３ｃは
シナプス結合とよばれ、例えば神経繊維９０２ａを伝わ
って来た信号にｗａという重みをかけ、ニューロン９０
１ａに入力する。ニューロン９０１ａは入力された信号
強度の線形和をとり、それらの合計値がある閾値をこえ
ると神経細胞が活性化し、神経繊維９０２ｂに信号を出
力する。合計値が閾値以下だとニューロンは信号を出力
しない。合計値が閾値以上になって、ニューロンが信号
を出すことを、そのニューロンが「発火した」と言う。
ルで描いたのが図６である。９０１ａ，９０１ｂ，９０
１ｃはニューロンであり、９０２ａ，９０２ｂ，９０２
ｃは神経繊維である。９０３ａ，９０３ｂ，９０３ｃは
シナプス結合とよばれ、例えば神経繊維９０２ａを伝わ
って来た信号にｗａという重みをかけ、ニューロン９０
１ａに入力する。ニューロン９０１ａは入力された信号
強度の線形和をとり、それらの合計値がある閾値をこえ
ると神経細胞が活性化し、神経繊維９０２ｂに信号を出
力する。合計値が閾値以下だとニューロンは信号を出力
しない。合計値が閾値以上になって、ニューロンが信号
を出すことを、そのニューロンが「発火した」と言う。
【０００９】実際の脳では、これらの演算、信号の伝
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。
【００１０】数多くのニューロンがシナプスを介して相
互に接続され１つの層を形成している。これらが人間の
脳では、６層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてＬＳＩ
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。
互に接続され１つの層を形成している。これらが人間の
脳では、６層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてＬＳＩ
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。
【００１１】図７（ａ）は、１つの神経細胞、すなわち
１個のニューロンの機能を説明する図面であり、１９４
３年にMcCullockとPitts(Bull:Math. Biophys. Vol.5,
p.115(1943))により数学的モデルとして提案されたもの
である。現在もこのモデルを半導体回路で実現し、ニュ
ーロンコンピュータを構成する研究が盛んに進められて
いる。Ｖ1，Ｖ2，Ｖ3，…，Ｖnは、例えば電圧の大きさ
として定義されるｎ個の入力信号であり、他のニューロ
ンから伝達された信号に相当している。ｗ1、ｗ2、
ｗ3、…、ｗnはニューロン同士の結合の強さを表す係数
で、生物学的にはシナプス結合と呼ばれるものである。
ニューロンの機能は各入力Ｖiに重みｗi（ｉ＝１〜ｎ）
をかけて線形加算した値Ｚが、ある所定の閾値ＶTH *よ
り大となったときに「１」を出力し、また閾値より小の
ときに「０」を出力するという動作である。 これを数
式で表せば、 として、 Ｖout＝１（Ｚ＞ＶTH *） …（２） ０（Ｚ＜ＶTH *） …（３） となる。
１個のニューロンの機能を説明する図面であり、１９４
３年にMcCullockとPitts(Bull:Math. Biophys. Vol.5,
p.115(1943))により数学的モデルとして提案されたもの
である。現在もこのモデルを半導体回路で実現し、ニュ
ーロンコンピュータを構成する研究が盛んに進められて
いる。Ｖ1，Ｖ2，Ｖ3，…，Ｖnは、例えば電圧の大きさ
として定義されるｎ個の入力信号であり、他のニューロ
ンから伝達された信号に相当している。ｗ1、ｗ2、
ｗ3、…、ｗnはニューロン同士の結合の強さを表す係数
で、生物学的にはシナプス結合と呼ばれるものである。
ニューロンの機能は各入力Ｖiに重みｗi（ｉ＝１〜ｎ）
をかけて線形加算した値Ｚが、ある所定の閾値ＶTH *よ
り大となったときに「１」を出力し、また閾値より小の
ときに「０」を出力するという動作である。 これを数
式で表せば、 として、 Ｖout＝１（Ｚ＞ＶTH *） …（２） ０（Ｚ＜ＶTH *） …（３） となる。
【００１２】図７（ｂ）は、ＺとＶoutの関係を表した
ものであり、ＺがＶTH *より十分 大きいときは１、十分
小さいときは０を出力している。
ものであり、ＺがＶTH *より十分 大きいときは１、十分
小さいときは０を出力している。
【００１３】さて、このようなニューロンをトランジス
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
ＭＯＳＦＥＴ（νＭＯＳと略）の発明（発明者：柴田
直、大見忠弘、特願平１−１４１４６３号）により解決
された。
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
ＭＯＳＦＥＴ（νＭＯＳと略）の発明（発明者：柴田
直、大見忠弘、特願平１−１４１４６３号）により解決
された。
【００１４】この発明はたった１つのトランジスタでニ
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図８
（ａ）はνＭＯＳ断面構造の一例を簡略化して示したも
のであり、１１０１は例えばＰ型のシリコン基板、１１
０２，１１０３はＮ+拡散層で形成されたソース及びド
レイン、１１０４はチャネル領域上に設けられたゲート
絶縁膜（例えばＳｉＯ2など）、１１０６は電気的に絶
縁され電位的にフローティングの状態にあるフローティ
ングゲート、１１０７は例えばＳｉＯ2等の絶縁膜、１
１０８（Ｇ1，Ｇ2，Ｇ3，Ｇ4）は入力ゲートでありニュ
ーロンの入力に相当する。
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図８
（ａ）はνＭＯＳ断面構造の一例を簡略化して示したも
のであり、１１０１は例えばＰ型のシリコン基板、１１
０２，１１０３はＮ+拡散層で形成されたソース及びド
レイン、１１０４はチャネル領域上に設けられたゲート
絶縁膜（例えばＳｉＯ2など）、１１０６は電気的に絶
縁され電位的にフローティングの状態にあるフローティ
ングゲート、１１０７は例えばＳｉＯ2等の絶縁膜、１
１０８（Ｇ1，Ｇ2，Ｇ3，Ｇ4）は入力ゲートでありニュ
ーロンの入力に相当する。
【００１５】図８（ｂ）はその動作を説明するためにさ
らに簡略化した図面である。各入力ゲートとフローティ
ングゲート間の容量結合係数をＣG、フローティングゲ
ートとシリコン基板間の容量結合係数をＣ0とすると、
フローティングゲートの電位Ｚは、 Ｚ＝−ｗ（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4） …（４） Ｗ≡ＣG／（ＣO＋４ＣG） …（５） とあらわされる。但しここで、Ｖ1，Ｖ2，Ｖ3、Ｖ4はそ
れぞれ入力ゲートＧ1，Ｇ2，Ｇ3，Ｇ4に入力されている
電圧であり、シリコン基板の電位は０Ｖ、すなわちアー
スされているとした。
らに簡略化した図面である。各入力ゲートとフローティ
ングゲート間の容量結合係数をＣG、フローティングゲ
ートとシリコン基板間の容量結合係数をＣ0とすると、
フローティングゲートの電位Ｚは、 Ｚ＝−ｗ（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4） …（４） Ｗ≡ＣG／（ＣO＋４ＣG） …（５） とあらわされる。但しここで、Ｖ1，Ｖ2，Ｖ3、Ｖ4はそ
れぞれ入力ゲートＧ1，Ｇ2，Ｇ3，Ｇ4に入力されている
電圧であり、シリコン基板の電位は０Ｖ、すなわちアー
スされているとした。
【００１６】このνＭＯＳはフローティングゲートをゲ
ート電極とみれば通常のＮチャネルＭＯＳトランジスタ
であり、このフローティングゲートからみた閾電圧（基
板表面に反転層が形成される電圧）をＶTH *とすると、
Ｚ＞ＶTH *で上記νＭＯＳはオンし、Ｚ＜ＶTH *ではオフ
する。つまりこのνＭＯＳ１１０９を１つ用いて例えば
同図（ｃ）のようなインバータ回路を組めば簡単に１ヶ
のニューロンの機能が表現できるのである。１１１０，
１１１１はインバータを構成するための抵抗、１１１２
はＮＭＯＳトランジスタである。同図（ｄ）は、
Ｖout1，Ｖout2をＺの関数として示したものであり、Ｚ
＞ＶTH *の入力に対しＶout2はＶDDのハイレベルの電圧
を出力している。つまりニューロンが発火した状態を実
現している。
ート電極とみれば通常のＮチャネルＭＯＳトランジスタ
であり、このフローティングゲートからみた閾電圧（基
板表面に反転層が形成される電圧）をＶTH *とすると、
Ｚ＞ＶTH *で上記νＭＯＳはオンし、Ｚ＜ＶTH *ではオフ
する。つまりこのνＭＯＳ１１０９を１つ用いて例えば
同図（ｃ）のようなインバータ回路を組めば簡単に１ヶ
のニューロンの機能が表現できるのである。１１１０，
１１１１はインバータを構成するための抵抗、１１１２
はＮＭＯＳトランジスタである。同図（ｄ）は、
Ｖout1，Ｖout2をＺの関数として示したものであり、Ｚ
＞ＶTH *の入力に対しＶout2はＶDDのハイレベルの電圧
を出力している。つまりニューロンが発火した状態を実
現している。
【００１７】（４）式で示したように、ニューロンへの
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た１つのνＭＯＳによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗１１１０
を用いているためであり、前記発明（特願平１−１４１
４６３号）によるＣＭＯＳ構成のνＭＯＳゲートを用い
れば、この直流電流はなくすことができる。
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た１つのνＭＯＳによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗１１１０
を用いているためであり、前記発明（特願平１−１４１
４６３号）によるＣＭＯＳ構成のνＭＯＳゲートを用い
れば、この直流電流はなくすことができる。
【００１８】図９は、ＣＭＯＳ構成の一例を示す図面で
ある。図９（ａ）はＣＭＯＳニューロンゲートの断面構
造を模式的に表したものであり、１２０１はＰ型シリコ
ン基板、１２０２はｎ型のウェル、１２０３ａ，１２０
３ｂはそれぞれＮ+型のソース及びドレイン、１２０４
ａ，１２０４ｂはそれぞれＰ+型のソース及びドレイ
ン、１２０５はフローティングゲート、１２０６ａ〜ｄ
はそれぞれ入力ゲートの電極である。１２０７，１２０
８は例えばＳｉＯ2等の絶縁膜、１２０９はフィールド
酸化膜である。同図（ｂ）は１個のニューロン回路を構
成した例であり、１２１０は同図（ａ）のＣＭＯＳニュ
ーロンゲートを記号であらわしたものであり、符号を付
した部分は同図（ａ）の番号と対応している。１２１１
はＣＭＯＳのインバータであり、１２１２，１２１３は
それぞれＮＭＯＳ及びＰＭＯＳのトランジスタである。
また、１２１４はニューロンの出力である。
ある。図９（ａ）はＣＭＯＳニューロンゲートの断面構
造を模式的に表したものであり、１２０１はＰ型シリコ
ン基板、１２０２はｎ型のウェル、１２０３ａ，１２０
３ｂはそれぞれＮ+型のソース及びドレイン、１２０４
ａ，１２０４ｂはそれぞれＰ+型のソース及びドレイ
ン、１２０５はフローティングゲート、１２０６ａ〜ｄ
はそれぞれ入力ゲートの電極である。１２０７，１２０
８は例えばＳｉＯ2等の絶縁膜、１２０９はフィールド
酸化膜である。同図（ｂ）は１個のニューロン回路を構
成した例であり、１２１０は同図（ａ）のＣＭＯＳニュ
ーロンゲートを記号であらわしたものであり、符号を付
した部分は同図（ａ）の番号と対応している。１２１１
はＣＭＯＳのインバータであり、１２１２，１２１３は
それぞれＮＭＯＳ及びＰＭＯＳのトランジスタである。
また、１２１４はニューロンの出力である。
【００１９】以上の様に、少数の素子で１ヶのニューロ
ンが構成でき、しかもパワー消費が非常に少ないためν
ＭＯＳはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。
ンが構成でき、しかもパワー消費が非常に少ないためν
ＭＯＳはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。
【００２０】しかしながら、ニューロンコンピュータを
実現するには、ニューロン以外のもう１つ重要な要素、
すなわちシナプスも構成する必要がある。図１０は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。
実現するには、ニューロン以外のもう１つ重要な要素、
すなわちシナプスも構成する必要がある。図１０は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。
【００２１】１３０１は例えば図８（ｃ）に示したよう
なニューロン回路であり、１３０２は他のニューロンの
出力信号を伝える配線である。１３０３はシナプス結合
回路であり、入力信号に重みを付与するための回路であ
る。ＮＭＯＳトランジスタ１３０４のソース１３０６に
負荷抵抗（Ｒ＋Ｒx）を接続したソースフォロワー回路
となっている。従って、ＮＭＯＳトランジスタのゲート
電極１３０５に発火したニューロンの出力電圧Ｖｓが印
加されると、ソース１３０６には、Ｖs−ＶTHなる電圧
が出てくる（ここでＶTHは、ＮＭＯＳトランジスタ１３
０４の閾電圧である）。
なニューロン回路であり、１３０２は他のニューロンの
出力信号を伝える配線である。１３０３はシナプス結合
回路であり、入力信号に重みを付与するための回路であ
る。ＮＭＯＳトランジスタ１３０４のソース１３０６に
負荷抵抗（Ｒ＋Ｒx）を接続したソースフォロワー回路
となっている。従って、ＮＭＯＳトランジスタのゲート
電極１３０５に発火したニューロンの出力電圧Ｖｓが印
加されると、ソース１３０６には、Ｖs−ＶTHなる電圧
が出てくる（ここでＶTHは、ＮＭＯＳトランジスタ１３
０４の閾電圧である）。
【００２２】例えば、ＶTH＝０のＭＯＳトランジスタを
用いたとすると、ソース１３０６の電位はＶsと等しく
なり、この電圧が２つの抵抗Ｒ，Ｒxで分割されてシナ
プス結合回路の出力電圧となり、結線１３０７によって
ニューロン１３０１に伝えられる。この出力電圧は、Ｖ
S・Ｒx／（Ｒ＋Ｒx）となり、Ｒx／（Ｒ＋Ｒx）なる重
みが信号電圧ＶSに掛けられたことになる。Ｒｘの値を
可変にすることにより重みを変更することができる。
用いたとすると、ソース１３０６の電位はＶsと等しく
なり、この電圧が２つの抵抗Ｒ，Ｒxで分割されてシナ
プス結合回路の出力電圧となり、結線１３０７によって
ニューロン１３０１に伝えられる。この出力電圧は、Ｖ
S・Ｒx／（Ｒ＋Ｒx）となり、Ｒx／（Ｒ＋Ｒx）なる重
みが信号電圧ＶSに掛けられたことになる。Ｒｘの値を
可変にすることにより重みを変更することができる。
【００２３】図１１（ａ）は可変抵抗の実現方法の一例
を示したものである。例えば、１つのＭＯＳトランジス
タ１４０１のゲートに一定の電圧ＶGGを印加してやれ
ば、このトランジスタは１つの抵抗の働きをする。ＶGG
の値を変化させることによりその抵抗値を変化させるこ
とができる。
を示したものである。例えば、１つのＭＯＳトランジス
タ１４０１のゲートに一定の電圧ＶGGを印加してやれ
ば、このトランジスタは１つの抵抗の働きをする。ＶGG
の値を変化させることによりその抵抗値を変化させるこ
とができる。
【００２４】また、同図（ｂ）は、ＶGGの値を制御する
回路の一例を示したもので、４ビットのバイナリーカウ
ンタ１４０２とＤ／Ａコンバータ１４０３とから構成さ
れている。シナプスの結合強さは、４ビットの２進数で
表現され、それが、Ｄ／Ａコンバータ１４０３によって
アナログ電圧に変換されＶGGの値として出力される。シ
ナプス結合強度を強めるには、制御信号によりカウンタ
の値をカウントダウンさせ、ＶGGの値を小さくすればよ
い。逆にシナプス結合強度を弱めるには、カウントアッ
プさせ、ＶGGの値を大きくしてやればよい。
回路の一例を示したもので、４ビットのバイナリーカウ
ンタ１４０２とＤ／Ａコンバータ１４０３とから構成さ
れている。シナプスの結合強さは、４ビットの２進数で
表現され、それが、Ｄ／Ａコンバータ１４０３によって
アナログ電圧に変換されＶGGの値として出力される。シ
ナプス結合強度を強めるには、制御信号によりカウンタ
の値をカウントダウンさせ、ＶGGの値を小さくすればよ
い。逆にシナプス結合強度を弱めるには、カウントアッ
プさせ、ＶGGの値を大きくしてやればよい。
【００２５】さて、図１０及び図１１に示したようなシ
ナプス結合回路を用いた場合の問題点を次に説明する。
ナプス結合回路を用いた場合の問題点を次に説明する。
【００２６】まず、第１の問題点は図１０で重みを発生
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
ＶS 2／（Ｒ＋Ｒx）の電力を消費することになる。これ
では、たとえニューロン１３０１における消費電力をν
ＭＯＳの応用により減少させても回路全体としての消費
電力は決して小さくならない。一層がｎ個のニューロン
からなる２層の神経回路網を考えると、シナプス結合の
数はｎ2 個となりニューロンの数よりシナプスの数の方
が圧倒的に多いのである。従って、常時電流を流し続け
なければならないシナプス結合回路を用いる限り、実用
的な規模の神経回路網を構成することは消費電力が過大
となり、事実上設計不可能となっている。Ｒ＋ＲXの値
を十分大きくすることにより消費電力を減少させること
はできなるが、こうした場合Ｃout を充放電するための
時定数が非常に大きくなり、シナプス回路の動作速度が
著しく劣化することになる。
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
ＶS 2／（Ｒ＋Ｒx）の電力を消費することになる。これ
では、たとえニューロン１３０１における消費電力をν
ＭＯＳの応用により減少させても回路全体としての消費
電力は決して小さくならない。一層がｎ個のニューロン
からなる２層の神経回路網を考えると、シナプス結合の
数はｎ2 個となりニューロンの数よりシナプスの数の方
が圧倒的に多いのである。従って、常時電流を流し続け
なければならないシナプス結合回路を用いる限り、実用
的な規模の神経回路網を構成することは消費電力が過大
となり、事実上設計不可能となっている。Ｒ＋ＲXの値
を十分大きくすることにより消費電力を減少させること
はできなるが、こうした場合Ｃout を充放電するための
時定数が非常に大きくなり、シナプス回路の動作速度が
著しく劣化することになる。
【００２７】第２の問題点は、結合の問題の重みを決め
る、図１１（ｂ）に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。同図では、このために４ビットのバイナ
リーカウンターを用いているが、これだけでも最低３０
個程度のＭＯＳトランジスタを必要とする。さらにＤ／
Ａコンバータを構成するためにも多くの素子を必要とす
る。さらにこれらの回路が、１つのシナプス結合当り、
さらに多くの電力を消費することになり、消費電力の面
からも不利となるのである。
る、図１１（ｂ）に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。同図では、このために４ビットのバイナ
リーカウンターを用いているが、これだけでも最低３０
個程度のＭＯＳトランジスタを必要とする。さらにＤ／
Ａコンバータを構成するためにも多くの素子を必要とす
る。さらにこれらの回路が、１つのシナプス結合当り、
さらに多くの電力を消費することになり、消費電力の面
からも不利となるのである。
【００２８】シナプス構成に必要な素子数を低減させる
方法として、フローティングゲート型のＥＰＲＯＭやＥ
2 ＰＲＯＭの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため１つ１つのシ
ナプス回路は、図１１（ｂ）の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、２つのＥ2
ＰＲＯＭメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。
方法として、フローティングゲート型のＥＰＲＯＭやＥ
2 ＰＲＯＭの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため１つ１つのシ
ナプス回路は、図１１（ｂ）の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、２つのＥ2
ＰＲＯＭメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。
【００２９】さらに重大な問題点を図１２に示す。
【００３０】図１２（ａ）はトンネル接合を有するＥ2
ＰＲＯＭセルの閾電圧（ＶTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は１９．５Ｖであり、パルスの幅、５ｍｓｅｃであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。
ＰＲＯＭセルの閾電圧（ＶTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は１９．５Ｖであり、パルスの幅、５ｍｓｅｃであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。
【００３１】この原因は次の様に説明することができ
る。
る。
【００３２】図１２（ｂ）は、正のプログラム電圧をス
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数（ｎ）の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、 Ｉ ∝ Ｖ2exp（−ｂ／Ｖ） という式に従って、絶縁膜両端の電位差Ｖに依存するた
めである。即ち、初期のトンネル電流によってフローテ
ィングゲート内の電子の数が増加すると、これによって
フローティングゲートの電位が下り、Ｖが小さくなり、
その結果としてトンネル電流が指数関数的に減少してし
まうからである。トンネル電流を一定値に制御し、シナ
プス加重を精度よく変更するには、フローティングゲー
ト内の電荷の数に応じてパルス電圧の大きさやパルス幅
を精度よくコントロールする必要があり、さらに多くの
回路を要する結果となる。
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数（ｎ）の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、 Ｉ ∝ Ｖ2exp（−ｂ／Ｖ） という式に従って、絶縁膜両端の電位差Ｖに依存するた
めである。即ち、初期のトンネル電流によってフローテ
ィングゲート内の電子の数が増加すると、これによって
フローティングゲートの電位が下り、Ｖが小さくなり、
その結果としてトンネル電流が指数関数的に減少してし
まうからである。トンネル電流を一定値に制御し、シナ
プス加重を精度よく変更するには、フローティングゲー
ト内の電荷の数に応じてパルス電圧の大きさやパルス幅
を精度よくコントロールする必要があり、さらに多くの
回路を要する結果となる。
【００３３】要するに、従来知られた技術では、低消費
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。
【００３４】さらにシナプスは正、負の両方の重みを表
現する必要がある。
現する必要がある。
【００３５】従来、この負の重みを実現するために、ア
ースとＶDD（＋５Ｖ）ライン以外に例えば−ＶDD（−５
Ｖ）の負の電源を必要とした。電源の数が増えること
は、ＬＳＩシステムとしては好ましくなく、できれば５
Ｖ単一電源で動くチップを実現することが強く要求され
ているが、いまだこのような回路は存在しない。さら
に、シナプスは、その重みを記憶すると同時に任意に変
更できなければならない。
ースとＶDD（＋５Ｖ）ライン以外に例えば−ＶDD（−５
Ｖ）の負の電源を必要とした。電源の数が増えること
は、ＬＳＩシステムとしては好ましくなく、できれば５
Ｖ単一電源で動くチップを実現することが強く要求され
ているが、いまだこのような回路は存在しない。さら
に、シナプスは、その重みを記憶すると同時に任意に変
更できなければならない。
【００３６】図５に従って従来のシナプス回路の一例に
ついて説明する。
ついて説明する。
【００３７】図はM.HOLLER他が１９９０年に発表したＥ
ＥＰＲＯＭセルを用いたシナプス回路である。
ＥＰＲＯＭセルを用いたシナプス回路である。
【００３８】図において１，２は電流源で、その電流値
はそれぞれＥ2 ＰＲＯＭセル３、４に書き込まれた電位
により決められる。５、６はいづれも差動増幅器であり
２つの入力電圧の差ΔＶINにより２つの入力端子７，
７’あいは８，８’に流れる電流の値の差が決まる。結
局出力線、９，９’に流れる電流Ｉ+ ，Ｉ- の差は次式
で与えられる。
はそれぞれＥ2 ＰＲＯＭセル３、４に書き込まれた電位
により決められる。５、６はいづれも差動増幅器であり
２つの入力電圧の差ΔＶINにより２つの入力端子７，
７’あいは８，８’に流れる電流の値の差が決まる。結
局出力線、９，９’に流れる電流Ｉ+ ，Ｉ- の差は次式
で与えられる。
【００３９】 ΔＩ＝Ｉ+ − Ｉ- ＝ＡΔＶIN・ΔＶFG ここでＡは比例定数である。ΔＶINを前段ニューロンの
出力、ΔＶFGをシナプスの重みとし、ΔＩをシナプスの
出力とすると、前段ニューロンの出力にシナプスの重み
を乗じた結果がシナプスの出力となっており、うまくシ
ナプスの機能が実現されている。
出力、ΔＶFGをシナプスの重みとし、ΔＩをシナプスの
出力とすると、前段ニューロンの出力にシナプスの重み
を乗じた結果がシナプスの出力となっており、うまくシ
ナプスの機能が実現されている。
【００４０】しかしながら、このシナプス回路は電流モ
ードで働く回路であり、回路動作中は常に電流が流れて
いる。従って消費電力が大きくなるため高集積化は不可
能である。このような状況の中で、定常電流を流すこと
なく、シナプスの重みを実現することが可能な電圧モー
ドのシナプス回路が強く望まれている。
ードで働く回路であり、回路動作中は常に電流が流れて
いる。従って消費電力が大きくなるため高集積化は不可
能である。このような状況の中で、定常電流を流すこと
なく、シナプスの重みを実現することが可能な電圧モー
ドのシナプス回路が強く望まれている。
【００４１】
【発明が解決しようとする課題】以上の状況に鑑み、本
発明は、定常電流が全く流れることがなく、正，負
の重みを５Ｖ単一電流で実現でき、しかも自己学習機
能を持ったシナプス回路を実現できる半導体装置を提供
することを目的とする。
発明は、定常電流が全く流れることがなく、正，負
の重みを５Ｖ単一電流で実現でき、しかも自己学習機
能を持ったシナプス回路を実現できる半導体装置を提供
することを目的とする。
【００４２】
【課題を解決するための手段】本発明の半導体装置は、
高レベル及び低レベルの２つの電位を供給するそれぞれ
第１、及び第２の電源ラインと、第１のフローティング
ゲートを有するＮチャネル型の第１のＭＯＳトランジス
タと、第２のフローティングゲートを有するＰチャネル
型の第２のＭＯＳトランジスタを有し、前記第１のＭＯ
Ｓトランジスタのソース及びドレインが、それぞれＮチ
ャネル型の第３のＭＯＳトランジスタ及びＰチャネル型
の第４のＭＯＳトランジスタを介してそれぞれ第２及び
第１の電源ラインに接続され、前記第２のＭＯＳトラン
ジスタのソース及びドレインが、それぞれＰチャネル型
の第５のＭＯＳトランジスタ及びＮチャネル型の第６の
ＭＯＳトランジスタを介してそれぞれ第１及び第２の電
源ラインに接続され、前記第１及び第２のＭＯＳトラン
ジスタのソースが、第３のフローティングゲートと、そ
れぞれ第１及び第２のコンデンサーを介して接続されて
いることを特徴とする。
高レベル及び低レベルの２つの電位を供給するそれぞれ
第１、及び第２の電源ラインと、第１のフローティング
ゲートを有するＮチャネル型の第１のＭＯＳトランジス
タと、第２のフローティングゲートを有するＰチャネル
型の第２のＭＯＳトランジスタを有し、前記第１のＭＯ
Ｓトランジスタのソース及びドレインが、それぞれＮチ
ャネル型の第３のＭＯＳトランジスタ及びＰチャネル型
の第４のＭＯＳトランジスタを介してそれぞれ第２及び
第１の電源ラインに接続され、前記第２のＭＯＳトラン
ジスタのソース及びドレインが、それぞれＰチャネル型
の第５のＭＯＳトランジスタ及びＮチャネル型の第６の
ＭＯＳトランジスタを介してそれぞれ第１及び第２の電
源ラインに接続され、前記第１及び第２のＭＯＳトラン
ジスタのソースが、第３のフローティングゲートと、そ
れぞれ第１及び第２のコンデンサーを介して接続されて
いることを特徴とする。
【００４３】
【作用】本発明の半導体装置は、定常電流が全く流れる
ことなく、５Ｖ単一電流で、正，負両方の重みが実現で
き、且つ自己学習機能をもったシナプス回路が実現でき
るため、大規模なニューラルネットワークを実現するこ
とが初めて可能となる。
ことなく、５Ｖ単一電流で、正，負両方の重みが実現で
き、且つ自己学習機能をもったシナプス回路が実現でき
るため、大規模なニューラルネットワークを実現するこ
とが初めて可能となる。
【００４４】
（実施例１）本発明の第１の実施例を第１図（ａ）に示
す。図に於て、Ｖiは、前段のニューロンからの出力信
号であり、そのニューロンの発火、非発火に従い、それ
ぞれＶDD又は０Ｖとなる。
す。図に於て、Ｖiは、前段のニューロンからの出力信
号であり、そのニューロンの発火、非発火に従い、それ
ぞれＶDD又は０Ｖとなる。
【００４５】ＶD *はその反転信号である。１０１は、
フローティングゲートであり、ＮＭＯＳ１０２及びＰＭ
ＯＳ１０３のゲート電極となっている。１０４，１０
４’はＮＭＯＳトランジスタ、１０５，１０５’はＰＭ
ＯＳトランジスタである。ＶX，Ｖy はフローティング
ゲート１０１の電位を決めるための入力ゲートであり、
ＶE は電荷の授受を行うための書き込み電極である。フ
ローティングゲート１０１と、書き込み電極１０７の間
には、例えば１００Åの厚さのＳｉＯ2 膜が形成されて
おり両者の電位差が十分大きく例えば、１０Ｖ程度にな
ったときファウラーノルドハイムトンネリング現象によ
って電流が流れ、フローティングゲート内の電荷量ＱF
が変化する。ここで、フローティングゲートの電位をφ
F Sとすると、 φF S＝（ＣxＶx＋ＣYＶy＋ＣE＋ＱF）／（Ｃx＋Ｃy＋ＣE＋Ｃ0） （６） となる。
フローティングゲートであり、ＮＭＯＳ１０２及びＰＭ
ＯＳ１０３のゲート電極となっている。１０４，１０
４’はＮＭＯＳトランジスタ、１０５，１０５’はＰＭ
ＯＳトランジスタである。ＶX，Ｖy はフローティング
ゲート１０１の電位を決めるための入力ゲートであり、
ＶE は電荷の授受を行うための書き込み電極である。フ
ローティングゲート１０１と、書き込み電極１０７の間
には、例えば１００Åの厚さのＳｉＯ2 膜が形成されて
おり両者の電位差が十分大きく例えば、１０Ｖ程度にな
ったときファウラーノルドハイムトンネリング現象によ
って電流が流れ、フローティングゲート内の電荷量ＱF
が変化する。ここで、フローティングゲートの電位をφ
F Sとすると、 φF S＝（ＣxＶx＋ＣYＶy＋ＣE＋ＱF）／（Ｃx＋Ｃy＋ＣE＋Ｃ0） （６） となる。
【００４６】ここで、Ｃx，Ｃyは，それぞれＶx電極１
０６，Ｖy電極１０６’とフローティングゲート１０１
の間の容量結合係数、ＣEは、ＶE電極１０７とフローテ
ィングゲート間の容量結合係数、Ｃ0は浮遊容量であ
る。Ｖ+，Ｖ-はそれぞれこの回路の２つの出力端子、１
０８，１０８’にあらわれる出力電圧であり、コンデン
サＣ1，Ｃ2を介して、次段のニューロン１０９のフロー
ティングゲート１１０と容量結合している。１０９は、
ニューロン回路であり、例えばＮチャネルニューロンＭ
ＯＳトランジスタ（νＭＯＳ）１１１とＰチャネルνＭ
ＯＳ１１２より構成されるＣＭＯＳνＭＯＳインバータ
（１１３）と通常のインバター１１４で構成されてい
る。Ｖ0はニューロン回路の出力であり、このニューロ
ンのフローティングゲート１１０の電位をφFとする
と、φF＞ＶTH *でＶO＝１となり、φF＜TH *でＶO＝０と
なる回路である。
０６，Ｖy電極１０６’とフローティングゲート１０１
の間の容量結合係数、ＣEは、ＶE電極１０７とフローテ
ィングゲート間の容量結合係数、Ｃ0は浮遊容量であ
る。Ｖ+，Ｖ-はそれぞれこの回路の２つの出力端子、１
０８，１０８’にあらわれる出力電圧であり、コンデン
サＣ1，Ｃ2を介して、次段のニューロン１０９のフロー
ティングゲート１１０と容量結合している。１０９は、
ニューロン回路であり、例えばＮチャネルニューロンＭ
ＯＳトランジスタ（νＭＯＳ）１１１とＰチャネルνＭ
ＯＳ１１２より構成されるＣＭＯＳνＭＯＳインバータ
（１１３）と通常のインバター１１４で構成されてい
る。Ｖ0はニューロン回路の出力であり、このニューロ
ンのフローティングゲート１１０の電位をφFとする
と、φF＞ＶTH *でＶO＝１となり、φF＜TH *でＶO＝０と
なる回路である。
【００４７】次にこの回路の動作を説明する。まず前段
のニューロンが発火していないとき、即ち、Ｖi＝０
（Ｖi *＝ＶDD）のとき、ＮＭＯＳと１０４’とＰＭＯＳ
１０５はＯＦＦ、ＮＭＯＳ１０４とＰＭＯＳ１０５’は
ＯＮとなり、回路は、図１（ｂ）と等価となる。出力端
子１０８，１０４’はそれぞれアース（０Ｖ）及びＶDD
に直接接続されるため、それぞれ０及びＶDDとなってい
る。一方、前段のニューロンが発火したときは、ＮＭＯ
Ｓ１０４’とＰＭＯＳ１０５がＯＮし、ＮＭＯＳ１０４
とＰＭＯＳ１０５’がＯＦＦして回路は、図１（ｃ）と
等価となる。このときＶ+端子は、ＮＭＯＳトランジス
タ１０２を介して電源ＶDDより電流が流れ込むため電位
が上昇し、ＮＭＯＳトランジスタがＯＦＦするまで上昇
を続ける。従って、その最終値は、φF S−ＶTH *とな
る。ここで、ＶTH *はＮＭＯＳのフローティングゲート
からみた閾電圧である。また、Ｖ-の端子はＰＭＯＳ１
０３を介して電荷が放電されるため時間とともに電位が
下降し、最終値はφFS−ＶTP *となる。ここでＶTP *はＰ
ＭＯＳのフローティングゲートからみた閾値である。
のニューロンが発火していないとき、即ち、Ｖi＝０
（Ｖi *＝ＶDD）のとき、ＮＭＯＳと１０４’とＰＭＯＳ
１０５はＯＦＦ、ＮＭＯＳ１０４とＰＭＯＳ１０５’は
ＯＮとなり、回路は、図１（ｂ）と等価となる。出力端
子１０８，１０４’はそれぞれアース（０Ｖ）及びＶDD
に直接接続されるため、それぞれ０及びＶDDとなってい
る。一方、前段のニューロンが発火したときは、ＮＭＯ
Ｓ１０４’とＰＭＯＳ１０５がＯＮし、ＮＭＯＳ１０４
とＰＭＯＳ１０５’がＯＦＦして回路は、図１（ｃ）と
等価となる。このときＶ+端子は、ＮＭＯＳトランジス
タ１０２を介して電源ＶDDより電流が流れ込むため電位
が上昇し、ＮＭＯＳトランジスタがＯＦＦするまで上昇
を続ける。従って、その最終値は、φF S−ＶTH *とな
る。ここで、ＶTH *はＮＭＯＳのフローティングゲート
からみた閾電圧である。また、Ｖ-の端子はＰＭＯＳ１
０３を介して電荷が放電されるため時間とともに電位が
下降し、最終値はφFS−ＶTP *となる。ここでＶTP *はＰ
ＭＯＳのフローティングゲートからみた閾値である。
【００４８】ｔ＝ｔ1で前段のニューロンが発火した後
のＶ+，Ｖ-の弛緩の変化の様子を図示したのが第１図
（ｄ）である。
のＶ+，Ｖ-の弛緩の変化の様子を図示したのが第１図
（ｄ）である。
【００４９】Ｖ+，Ｖ-は、それぞれコンデンサＣ1，Ｃ2
を介して、次段ニューロンのフローティングゲート１１
０と結合しているため、これは、Ｃ1＋Ｃ2という１つの
コンデンサーを介してＶEFFという電位を与えたのと同
じ効果をもつ（図１（ｅ）参照）。ここでＶEFFは、 ＶEFF＝（Ｃ1Ｖ+＋Ｃ2Ｖ-）／（Ｃ1＋Ｃ2） （７） で表される。
を介して、次段ニューロンのフローティングゲート１１
０と結合しているため、これは、Ｃ1＋Ｃ2という１つの
コンデンサーを介してＶEFFという電位を与えたのと同
じ効果をもつ（図１（ｅ）参照）。ここでＶEFFは、 ＶEFF＝（Ｃ1Ｖ+＋Ｃ2Ｖ-）／（Ｃ1＋Ｃ2） （７） で表される。
【００５０】本実施例では、Ｃ1 ＝Ｃ2 ＝Ｃ／２と設定
したため、 ＶEFF＝（Ｖ+ ＋Ｖ- ）／２ （８） となり、この電位を大きさＣのコンデンサを介してフロ
ーティングゲート１１０に結合させたのと等価となる。
したため、 ＶEFF＝（Ｖ+ ＋Ｖ- ）／２ （８） となり、この電位を大きさＣのコンデンサを介してフロ
ーティングゲート１１０に結合させたのと等価となる。
【００５１】図１（ｄ）にはＶEFFの時間変化も示し
た。以上まとめると図１（ａ）の回路は、前段ニューロ
ンが非発火（Ｖi＝０）のときは、 ＶEFF＝ＶDD／２ を出力し、発火したとき（Ｖi＝ＶDDとなったとき）
は、 ＶEFF＝｛２φF S−（ＶTn *＋ＶTp *）｝／２ を出力するシナプス回路となっている。
た。以上まとめると図１（ａ）の回路は、前段ニューロ
ンが非発火（Ｖi＝０）のときは、 ＶEFF＝ＶDD／２ を出力し、発火したとき（Ｖi＝ＶDDとなったとき）
は、 ＶEFF＝｛２φF S−（ＶTn *＋ＶTp *）｝／２ を出力するシナプス回路となっている。
【００５２】 特に、ＶTn *＝｜ＶTp *｜（ＶTp *＜０）の場合は、 ＶEFF＝φF S 出力するシナプス回路となっている。
【００５３】図１（ｆ）は、同様のシナプス回路Ｓ1，
Ｓ2，……Ｓnを介してニューロン１０９がｎ個のニュー
ロンを出力Ｖ1，Ｖ2，……Ｖnと結合している様子を模
式図で示したものである。このとき、ニューロン１０９
のフローティングゲート電位φFには、次式で与えられ
る。 ＣTOT＝ｎＣとすると、 となる。
Ｓ2，……Ｓnを介してニューロン１０９がｎ個のニュー
ロンを出力Ｖ1，Ｖ2，……Ｖnと結合している様子を模
式図で示したものである。このとき、ニューロン１０９
のフローティングゲート電位φFには、次式で与えられ
る。 ＣTOT＝ｎＣとすると、 となる。
【００５４】従って、各シナプスの重みは、実効的に、 Ｗi＝（１／ｎ）（φF S／ＶDD−１／２） （１１） と表される。
【００５５】φF S ＞（１／２）ならばＷi＞０となり、
興奮性のシナプス結合となり、φF S ＜１／２ならばＷｉ
＜０となり抑圧性のシナプスとなる。φF S は（６）式
で表されるから、例えばＶx ＝Ｖy ＝ＶE ＝０としてや
ると、 φF S＝Ｑ／ＣTOT （１２） （ＣTOT＝Ｃx＋Ｃy＋ＣE＋Ｃ0） となるから、ＱFの値によってφF Sの値、即ちＷiの値を
正負の任意の値に設定できるのである。
興奮性のシナプス結合となり、φF S ＜１／２ならばＷｉ
＜０となり抑圧性のシナプスとなる。φF S は（６）式
で表されるから、例えばＶx ＝Ｖy ＝ＶE ＝０としてや
ると、 φF S＝Ｑ／ＣTOT （１２） （ＣTOT＝Ｃx＋Ｃy＋ＣE＋Ｃ0） となるから、ＱFの値によってφF Sの値、即ちＷiの値を
正負の任意の値に設定できるのである。
【００５６】たとえば、Ｖx＝ＶE＝ＶDD、Ｖy＝０とし
て、ＣX＋ＣE＝（１／２）ＣTOTとしておくと（６）及
び（１１）式よりＷiは、 Ｗi＝（１／ｎ）（ＱF／ＣTOTＶDD） （１３） と表され、ＱFが正か負かによってＷiの正負が決まる。
つまり本シナプス回路では、ＶDDという１つの電源電圧
だけで正，負両極性の過電値が設定できるのである。ま
た図１（ｂ），（Ｃ）よりも明らかなように、前段ニュ
ーロンの発火、非発火にかかわらずいづれかのトランジ
スタがＯＦＦしており、いわゆる貫通電流は、定常的に
は流れないようになっている。従って消費電力が小さ
く、高集積化には理想的である。
て、ＣX＋ＣE＝（１／２）ＣTOTとしておくと（６）及
び（１１）式よりＷiは、 Ｗi＝（１／ｎ）（ＱF／ＣTOTＶDD） （１３） と表され、ＱFが正か負かによってＷiの正負が決まる。
つまり本シナプス回路では、ＶDDという１つの電源電圧
だけで正，負両極性の過電値が設定できるのである。ま
た図１（ｂ），（Ｃ）よりも明らかなように、前段ニュ
ーロンの発火、非発火にかかわらずいづれかのトランジ
スタがＯＦＦしており、いわゆる貫通電流は、定常的に
は流れないようになっている。従って消費電力が小さ
く、高集積化には理想的である。
【００５７】次にフローティングゲート１０１内の電荷
ＱF S の値をかえる方法について述べる。例えば（６）
式において、ＣX＝Ｃyとし、簡単のためにＣE，ＣO《Ｃ
X、Ｃy としてＣE ＝ＣO ＝０と無視できるものとす
る。又、ＱF＝０と仮定すると、Ｖx＝Ｖy＝ＶPPのとき
φF S＝ＶPPとなるが、Ｖx、Ｖyのどちらか一方が０Ｖの
ときはφF S＝ＶPP／２となる。また、Ｖx＝Ｖy＝０のと
きはもちろんφF S＝０である。従ってＶx＝Ｖy＝ＶPP、
ＶE＝０としたシナプスのみ、トンネル酸化膜部１１５
にプログラム電圧ＶPP（例えば１０Ｖ）かかるのでトン
ネリングが生じ電子がフローティングゲート内に注入さ
れ△ＱF＜０となる。それ以外のセルでは、トンネリン
グは生じない。なぜならファウラーノルドハイムトンネ
ル電流は、電圧（電界）に対して指数関数的に減少する
からであり、（１／２）ＶPPでは流れないからである。
電子を放出する際は、Ｖx＝Ｖy＝０としＶE＝ＶPPとし
たシナプスでのみ電子放出が生じる。
ＱF S の値をかえる方法について述べる。例えば（６）
式において、ＣX＝Ｃyとし、簡単のためにＣE，ＣO《Ｃ
X、Ｃy としてＣE ＝ＣO ＝０と無視できるものとす
る。又、ＱF＝０と仮定すると、Ｖx＝Ｖy＝ＶPPのとき
φF S＝ＶPPとなるが、Ｖx、Ｖyのどちらか一方が０Ｖの
ときはφF S＝ＶPP／２となる。また、Ｖx＝Ｖy＝０のと
きはもちろんφF S＝０である。従ってＶx＝Ｖy＝ＶPP、
ＶE＝０としたシナプスのみ、トンネル酸化膜部１１５
にプログラム電圧ＶPP（例えば１０Ｖ）かかるのでトン
ネリングが生じ電子がフローティングゲート内に注入さ
れ△ＱF＜０となる。それ以外のセルでは、トンネリン
グは生じない。なぜならファウラーノルドハイムトンネ
ル電流は、電圧（電界）に対して指数関数的に減少する
からであり、（１／２）ＶPPでは流れないからである。
電子を放出する際は、Ｖx＝Ｖy＝０としＶE＝ＶPPとし
たシナプスでのみ電子放出が生じる。
【００５８】例えば、Ｖx、Ｖyとそれぞれｘ方向、ｙ方
向に送る配線として配置し、ＶPPの電位の与えられた配
線の交点に位置するシナプスでのみ重みの減少、あるい
は０Ｖを与えられた配線の交点に位置するシナプスのみ
重みの増加を行わせることができる。このときＶEはチ
ップ全体で共通とする（図１ｇ参照）。
向に送る配線として配置し、ＶPPの電位の与えられた配
線の交点に位置するシナプスでのみ重みの減少、あるい
は０Ｖを与えられた配線の交点に位置するシナプスのみ
重みの増加を行わせることができる。このときＶEはチ
ップ全体で共通とする（図１ｇ参照）。
【００５９】たとえば、Ｖx＝ＶPPとするのは、本来０
を出力すべきところを間違って１を出力したニューロン
に対応させたＶxラインである。またＶy＝ＶPPとするの
は発火した前段のニューロンに対応するＶyラインのみ
である。
を出力すべきところを間違って１を出力したニューロン
に対応させたＶxラインである。またＶy＝ＶPPとするの
は発火した前段のニューロンに対応するＶyラインのみ
である。
【００６０】こうすると間違って１を出したニューロン
に関し１を入力して、発火を助けていたシナプスのみ選
択的に電子を注入して重みを下げることができる。つま
りＨｅｂｂのルールに従った学習がハードウェア自身で
できるのである。従来ニューラルネットの学習は外部の
大型コンピュータにより複雑な学習規則にもとづいた計
算をし、この計算結果にもとづいて、１つ１つのＥ2Ｐ
ＲＯＭの内容をかきかえることで行っていたため学習に
多大な時間を要していたが本発明により大幅に学習時間
を短縮することができた。
に関し１を入力して、発火を助けていたシナプスのみ選
択的に電子を注入して重みを下げることができる。つま
りＨｅｂｂのルールに従った学習がハードウェア自身で
できるのである。従来ニューラルネットの学習は外部の
大型コンピュータにより複雑な学習規則にもとづいた計
算をし、この計算結果にもとづいて、１つ１つのＥ2Ｐ
ＲＯＭの内容をかきかえることで行っていたため学習に
多大な時間を要していたが本発明により大幅に学習時間
を短縮することができた。
【００６１】選択的シナプス結合の増強、減少を行う
際、データの誤書込みが生じないようＶx，Ｖy，ＶE等
の値の設定が重要である。
際、データの誤書込みが生じないようＶx，Ｖy，ＶE等
の値の設定が重要である。
【００６２】（実施例２）図２は、本発明の第２の実施
例を説明する図で、誤書込み防止のタイミング回路を有
するニューラルネットワークにおけるＶx、Ｖyの設置の
タイミングを表すタイムチャートである。
例を説明する図で、誤書込み防止のタイミング回路を有
するニューラルネットワークにおけるＶx、Ｖyの設置の
タイミングを表すタイムチャートである。
【００６３】要するに、全シナプスに対し、ＶE＝（１
／２）ＶDDに設定した後に所定のＶx、ＶyのみＶDDに設
定するのである。電子の注入及び放出はそれぞれＶEを
パルス的にＶDDもしくは０にすることにより行うことが
できる。こうすれば全シナプスのトンネル部にかかる電
圧はデータ書込み時以外は常に（１／２）ＶDD以下とな
り誤動作は生じないのである。
／２）ＶDDに設定した後に所定のＶx、ＶyのみＶDDに設
定するのである。電子の注入及び放出はそれぞれＶEを
パルス的にＶDDもしくは０にすることにより行うことが
できる。こうすれば全シナプスのトンネル部にかかる電
圧はデータ書込み時以外は常に（１／２）ＶDD以下とな
り誤動作は生じないのである。
【００６４】（実施例３）図３は本発明の第３の実施例
である。
である。
【００６５】電荷注入部のフローティングゲート３０１
とトランジスタのフローティングゲート間を、抵抗Ｒで
つないだものである。このＲは、トンネル部にトンネル
電流が流れる際の実効的な抵抗値にくらべ十分大きな値
としておくことにより、各パルス毎に注入（あるいは放
出）する電子の数をほぼ一定にすることができる。重み
を精度よく変化させるのに極めて有効である。
とトランジスタのフローティングゲート間を、抵抗Ｒで
つないだものである。このＲは、トンネル部にトンネル
電流が流れる際の実効的な抵抗値にくらべ十分大きな値
としておくことにより、各パルス毎に注入（あるいは放
出）する電子の数をほぼ一定にすることができる。重み
を精度よく変化させるのに極めて有効である。
【００６６】（実施例４）図４は第４の実施例を示す回
路図である。図１と異るのは、フローティングゲート１
０１がそれぞれ独立のフローティングゲート４０１，４
０２として分離されていること及びＶiは前段のニュー
ロン出力ではなく、システムのクロック信号となってい
る点である。またフローティングゲート４０３も必ずし
もニューロンの出力となっている訳ではなく一般のニュ
ーロンＭＯＳトランジスタのフローティングゲートとな
っている。
路図である。図１と異るのは、フローティングゲート１
０１がそれぞれ独立のフローティングゲート４０１，４
０２として分離されていること及びＶiは前段のニュー
ロン出力ではなく、システムのクロック信号となってい
る点である。またフローティングゲート４０３も必ずし
もニューロンの出力となっている訳ではなく一般のニュ
ーロンＭＯＳトランジスタのフローティングゲートとな
っている。
【００６７】クロック信号が０のときもＶEFFとして
（１／２）ＶDDを出力し、クロックがＶDDに立上ると、 を出力する回路である。従来の逆ＣＭＯＳ型の回路に比
較し、全く消費電力を使わないばかりか、出力が最終値
に落ちつくまでの時間もはやくなっている。
（１／２）ＶDDを出力し、クロックがＶDDに立上ると、 を出力する回路である。従来の逆ＣＭＯＳ型の回路に比
較し、全く消費電力を使わないばかりか、出力が最終値
に落ちつくまでの時間もはやくなっている。
【００６８】以上、ＶTn *＞０，ＶTP *＜０とフローティ
ングゲート型のＮＭＯＳ，ＰＭＯＳどちらもエンハンス
メント型の場合についてのみ述べたが、両方ともデプレ
ション型であってもよい。また用途に応じて片方がデプ
レッション、他方がエンハンスメント型であってももち
ろんよい。またＶTn *＝ＶTP *＝０でもよい。
ングゲート型のＮＭＯＳ，ＰＭＯＳどちらもエンハンス
メント型の場合についてのみ述べたが、両方ともデプレ
ション型であってもよい。また用途に応じて片方がデプ
レッション、他方がエンハンスメント型であってももち
ろんよい。またＶTn *＝ＶTP *＝０でもよい。
【００６９】さらにすべてフローティングゲートはフロ
ーティングの場合についてのみ述べたが、これはスイッ
チングトランジスタを介して適当な電位に適宜接続させ
てやってもよい。そうすれば、必要なチャージを直接入
れることができフローティングゲートからみた閾値を実
効的に変更することができる。また第３の実施例で用い
た抵抗は、薄膜トランジスタで、データ書き込み時のみ
ゲートをオフして高抵抗としてやってもよい。
ーティングの場合についてのみ述べたが、これはスイッ
チングトランジスタを介して適当な電位に適宜接続させ
てやってもよい。そうすれば、必要なチャージを直接入
れることができフローティングゲートからみた閾値を実
効的に変更することができる。また第３の実施例で用い
た抵抗は、薄膜トランジスタで、データ書き込み時のみ
ゲートをオフして高抵抗としてやってもよい。
【００７０】
【発明の効果】本発明により、定常電流が全く流れるこ
となく、５Ｖ単一電流で、正，負両方の重みが実現で
き、且つ自己学習機能をもったシナプス回路が実現でき
るため、大規模なニューラルネットワークを実現するこ
とが初めて可能となった。
となく、５Ｖ単一電流で、正，負両方の重みが実現で
き、且つ自己学習機能をもったシナプス回路が実現でき
るため、大規模なニューラルネットワークを実現するこ
とが初めて可能となった。
【図１】本発明の第１の実施例を説明する回路図。
【図２】本発明の第２の実施例を説明する回路図。
【図３】本発明の第３の実施例を説明する回路図。
【図４】本発明の第４の実施例を説明する回路図。
【図５】従来のシナプス回路を示す回路図。
【図６】脳の基本単位の構成をモデル化した図。
【図７】図７（ａ）は１つの神経細胞、即ち１個のニュ
ーロンの機能を説明する概念図、図７（ｂ）はＺとＶｏ
ｕｔの関係を表したグラフ。
ーロンの機能を説明する概念図、図７（ｂ）はＺとＶｏ
ｕｔの関係を表したグラフ。
【図８（ａ）】νＭＯＳ構造の一例を示す簡略化した概
念図。
念図。
【図８（ｂ）】図８（ａ）の構造をさらに簡略化した
図。
図。
【図８（ｃ）】図８（ａ）のニューロン素子を用いたイ
ンバ−タ−回路図。
ンバ−タ−回路図。
【図８（ｄ）】図８（ｃ）の回路におけるＶout，Ｖin
をＺの関数として示したグラフ。
をＺの関数として示したグラフ。
【図９（ａ）】ＣＭＯＳニューロンゲートの断面構造を
模式的に表した図。
模式的に表した図。
【図９（ｂ）】１個のニューロン回路を構成示す回路
図。
図。
【図１０】従来技術によるνＭＯＳトランジスタを用い
たシナプス結合も含むニューロン回路の基本構成の一例
を示す回路図。
たシナプス結合も含むニューロン回路の基本構成の一例
を示す回路図。
【図１１】図１１（ａ）は可変抵抗の実現方法の一例を
示し回路図、図１１（ｂ）はＶGGの値を制御する一例を
示す回路図。
示し回路図、図１１（ｂ）はＶGGの値を制御する一例を
示す回路図。
【図１２】図１２（ａ）はトンネル接合を有するＥ2Ｐ
ＲＯＭセルの閾電圧（ＶTH）を、データ書き込み用のパ
ルスの数の関数として示したグラフであり、図１２
（ｂ）は正のプログラム電圧をステップ関数的に印加し
たときの、フローティングゲートに注入される電子の数
（ｎ）の時間変化の様子を示したグラフ。
ＲＯＭセルの閾電圧（ＶTH）を、データ書き込み用のパ
ルスの数の関数として示したグラフであり、図１２
（ｂ）は正のプログラム電圧をステップ関数的に印加し
たときの、フローティングゲートに注入される電子の数
（ｎ）の時間変化の様子を示したグラフ。
【符号の説明】 １０１ フローティングゲート １０２、１１１ ＮチャネルνＭＯＳ １０３、１１２ ＰチャネルνＭＯＳ １０４，１０４’ ＮＭＯＳトランジスタ １０５，１０５’ ＰＭＯＳトランジスタ １０７ 書き込み電極（ＶE電極） １０６ Ｖx電極 １０６’ Ｖy電極 １０８，１０８’ 出力端子 １０９ 次段のニューロン １１０ ニューロン１０９のフローティングゲート １１２ ＰチャネルνＭＯＳ １１３ ＣＭＯＳνＭＯＳインバータ １１４ インバーター ９０１ａ，９０１ｂ，９０１ｃ ニューロン ９０２ａ，９０２ｂ，９０２ｃ 神経繊維 ９０３ａ，９０３ｂ，９０３ｃ シナプス結合 １１０１ シリコン基板、 １１０２，１１０３ ソース及びドレイン、 １１０４ ゲート絶縁膜、 １１０６ フローティングゲート、 １１０７ 絶縁膜、 １１０８ 入力ゲート、 １１１０，１１１１ インバータを構成するための抵
抗、 １１１２ ＮＭＯＳトランジスタ、 １２０１ シリコン基板、 １２０２ ウェル、 １２０３ａ ソース、 １２０３ｂ ドレイン、 １２０４ａ ソース、 １２０４ｂ ドレイン、 １２０５ フローティングゲート、 １２０６ａ〜ｄ 入力ゲートの電極、 １２０７，１２０８ 絶縁膜、 １２０９ フィールド酸化膜、 １２１０ ＣＭＯＳニューロンゲート、 １２１１ ＣＭＯＳのインバータ、 １２１２ ＮＭＯＳトランジスタ １２１３ ＰＭＯＳのトランジスタ、 １２１４ ニューロン回路の出力端子、 １３０１ ニューロン回路、 １３０２ 他のニューロンの出力信号を伝える配線、 １３０３ シナプス結合回路、 １３０４ ＮＭＯＳトランジスタ、 １３０５ ゲート電極、 １３０６ ソース、 １３０７ 結線、 １４０１ ＭＯＳトランジスタ、 １４０２ バイナリーカウンタ、 １４０３ Ｄ／Ａコンバータ。
抗、 １１１２ ＮＭＯＳトランジスタ、 １２０１ シリコン基板、 １２０２ ウェル、 １２０３ａ ソース、 １２０３ｂ ドレイン、 １２０４ａ ソース、 １２０４ｂ ドレイン、 １２０５ フローティングゲート、 １２０６ａ〜ｄ 入力ゲートの電極、 １２０７，１２０８ 絶縁膜、 １２０９ フィールド酸化膜、 １２１０ ＣＭＯＳニューロンゲート、 １２１１ ＣＭＯＳのインバータ、 １２１２ ＮＭＯＳトランジスタ １２１３ ＰＭＯＳのトランジスタ、 １２１４ ニューロン回路の出力端子、 １３０１ ニューロン回路、 １３０２ 他のニューロンの出力信号を伝える配線、 １３０３ シナプス結合回路、 １３０４ ＮＭＯＳトランジスタ、 １３０５ ゲート電極、 １３０６ ソース、 １３０７ 結線、 １４０１ ＭＯＳトランジスタ、 １４０２ バイナリーカウンタ、 １４０３ Ｄ／Ａコンバータ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 高レベル及び低レベルの２つの電位を供
給するそれぞれ第１、及び第２の電源ラインと、第１の
フローティングゲートを有するＮチャネル型の第１のＭ
ＯＳトランジスタと、第２のフローティングゲートを有
するＰチャネル型の第２のＭＯＳトランジスタを有し、
前記第１のＭＯＳトランジスタのソース及びドレイン
が、それぞれＮチャネル型の第３のＭＯＳトランジスタ
及びＰチャネル型の第４のＭＯＳトランジスタを介して
それぞれ第２及び第１の電源ラインに接続され、前記第
２のＭＯＳトランジスタのソース及びドレインが、それ
ぞれＰチャネル型の第５のＭＯＳトランジスタ及びＮチ
ャネル型の第６のＭＯＳトランジスタを介してそれぞれ
第１及び第２の電源ラインに接続され、前記第１及び第
２のＭＯＳトランジスタのソースが、第３のフローティ
ングゲートと、それぞれ第１及び第２のコンデンサーを
介して接続されていることを特徴とする半導体装置。 - 【請求項２】 前記第１及び第２のフローティングゲー
トが電気的に接続されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記第１，第２，第３のフローティング
ゲートの少くとも１つが、ＭＯＳトランジスタを介して
所定の電位を供給する信号線に接続されていることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 前記第３及び第４のＭＯＳトランジスタ
のゲート電極が互に接続され且つ前記第５及び第６のＭ
ＯＳトランジスタのゲート電極が互に接続されているこ
とことを特徴とする請求項１乃至３のいずれか１項に記
載の半導体装置。 - 【請求項５】 前記第３，第４のＭＯＳトランジスタの
ゲートに加えられる２値信号が、前記第５，第６のＭＯ
Ｓトランジスタのゲートに加えられる２値信号とが互に
反転の関係にあることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04170292A JP3119392B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
| PCT/JP1993/000750 WO1993024958A1 (en) | 1992-06-03 | 1993-06-03 | Semiconductor device |
| EP93913479A EP0644597A4 (en) | 1992-06-03 | 1993-06-03 | SEMICONDUCTOR DEVICE. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04170292A JP3119392B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125049A true JPH06125049A (ja) | 1994-05-06 |
| JP3119392B2 JP3119392B2 (ja) | 2000-12-18 |
Family
ID=15902259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04170292A Expired - Fee Related JP3119392B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0644597A4 (ja) |
| JP (1) | JP3119392B2 (ja) |
| WO (1) | WO1993024958A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015580A1 (fr) * | 1993-11-30 | 1995-06-08 | Tadahiro Ohmi | Dispositif a semi-conducteurs |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6847071B2 (en) | 2001-06-06 | 2005-01-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69501381T2 (de) * | 1994-05-06 | 1998-06-25 | Philips Electronics Nv | Halbleitergerät |
| JPH10224224A (ja) * | 1997-02-03 | 1998-08-21 | Sunao Shibata | 半導体演算装置 |
| JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
| JPH10260817A (ja) | 1997-03-15 | 1998-09-29 | Sunao Shibata | 半導体演算回路及びデ−タ処理装置 |
| JPH10257352A (ja) | 1997-03-15 | 1998-09-25 | Sunao Shibata | 半導体演算回路 |
| EP3743857A4 (en) * | 2018-01-23 | 2021-12-29 | Anaflash Inc. | Neural network circuits having non-volatile synapse arrays |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| IT1242142B (it) * | 1990-09-20 | 1994-02-16 | Texas Instruments Italia Spa | Resistore variabile non volatile, realizzato in circuito integrato, in particolare per la composizione di reti neuronali |
-
1992
- 1992-06-03 JP JP04170292A patent/JP3119392B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-03 EP EP93913479A patent/EP0644597A4/en not_active Withdrawn
- 1993-06-03 WO PCT/JP1993/000750 patent/WO1993024958A1/ja not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015580A1 (fr) * | 1993-11-30 | 1995-06-08 | Tadahiro Ohmi | Dispositif a semi-conducteurs |
| US5818081A (en) * | 1993-11-30 | 1998-10-06 | Tadahiro Ohmi | Semiconductor device |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6847071B2 (en) | 2001-06-06 | 2005-01-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6949780B2 (en) | 2001-06-06 | 2005-09-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0644597A4 (en) | 1995-12-20 |
| WO1993024958A1 (en) | 1993-12-09 |
| JP3119392B2 (ja) | 2000-12-18 |
| EP0644597A1 (en) | 1995-03-22 |
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