JP3599747B2 - ２つの電気量を比較するための回路装置 - Google Patents
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Description
２つの電気量を互いに比較するという課題は多くの技術領域で発生する。これらの比較は例えば電気的測定技術の基礎である。閾値方程式も評価回路によって技術的に実現される。
電気量を演算増幅器によって比較する方法は公知であり、しばしば使用される（U.Tietze,Ch.Schenk,Halbleiterschaltungstechnnik,9.Aufgabe,Springer−Verlag,1990,S.132−143）。この方法の重大な不利な点は、静的な損失電力の変換及びとりわけ多数のこのような回路が必要とされる場合のこのような回路の比較的大きな占有面積である。２つの電気量の評価を実施するさらに別の方法は、ニューロンMOSインバータを使用することである。他の電気量と比較される基準量はニューロンMOSインバータの切り換え閾値によって決定される（T.Shibata and T.Ohmi,“A functional MOS Transisitor featuring gatelevel weighted sum and threshold operations",IEEE Trans.Electron Devices,39,1992,S..1444−1455）。ニューロンMOSインバータをこの関連において使用することは若干の不利な点を示す。VSS＋Ｖth,n＜ΦＦ＜VDD−Ｖth,pであるフローティングゲートの全ての電位ΦＦに対して静的な横断電流（Querstrom）が流れる。このことは閾値ゲートとしての動作中においては通常のケースに相応する。さらに閾値設定が所望の動作特性に相応するように、技術パラメータの非常に良好な支配が必要である。これはすなわち閾値電圧の狭いトレランスが遵守されなければならないことを意味する。
（J.A.Hidalgo−Lopez et al,New Types of Digital Comparators,IEEE Internat.Symposium of Circuits and Systems（ISCAS）,Seattle,30.April bis 03.Mai 1995,Vol.1,S.29−32）から２つの電流を比較するための回路装置が公知である。この回路装置では２つの結合されたインバータ段が設けられている。これらインバータの出力側にはそれぞれ比較される電気量が印加される。両方のインバータ段のソース端子は互いに接続されており、タイミングトランジスタを介してアースに接続されている。
米国特許第3950636号明細書から乗算器セルに２つの比較ユニットを設けることが公知である。
本発明の課題は、公知の方法の前述した不利な点を回避して２つの電気量を互いに比較することである。
上記課題は請求項１記載の回路装置によって解決される。
この回路装置はいくつかの利点を有する。電流の評価は行われるが他の評価回路では頻繁に通常行われるような電荷の評価は行われないので、この回路装置は妨害信号の入力結合に対して比較的ロバスト性が高く、さらにこの回路装置によって電荷の評価よりもより確実な評価が可能である。この結果、例えば閾値形成に対する狭いトレランスが閾値方程式の実現の際に遵守される。さらに別の利点は、出力信号が２つの出力側において相補的に存在し、良好なドライブ性能を有する充分なCMOS変位（CMOS−Hub）が達成されることである。多くの適用実施例においてこの事実は反転信号を生成するためのインバータ又は面倒なドライバ回路を節減する。またこの回路装置は記憶特性を有する。これはパイプライン方式を有する回路アーキテクチャにおいて有利に利用される。さらにこの回路装置の利点はゼロ入力状態において横断電流が流れないということである。１つの制御線路しか必要としないという事実はとりわけアレイ回路において有利である。この回路の高い安定性によってこの回路の回路定数設定はクリティカルではない。通常はミニマルトランジスタによる構成が行われる。このことはトランジスタの数の少なさと共に集積回路内部の回路全体に対する有効な面積利用をもたらす。さらに、この回路は非常に迅速に安定状態に移行する。このことから、この回路は高周波回路として非常に適当である。
本発明の他の実施形態は従属請求項から得られる。
本発明の実施例を図面に示し、次に詳しく説明する。
図１は本発明の回路装置の回路図である。
図２は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれMOS電界効果トランジスタによって形成される。
図３は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれニューロンMOS電界効果トランジスタによって形成される。
図４は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれニューロンMOS電界効果トランジスタによって形成される。このニューロンMOS電界効果トランジスタにおいて付加的に評価回路の出力側は減結合されている。
図５はニューロンMOS電界効果トランジスタを使用して乗算器セルを実現するために評価回路を使用する回路図である。
図６〜11は基準電流をチップ内で生成するための可能な回路装置の回路図である。
図12及び13は第１の横断電流I1及び第２の横断電流I2を動作電位VDDを介して印加する場合の本発明の回路装置の構造を示す。
図１〜10に基づいて本発明の回路装置をさらに説明する。
図１は２つの電気量の評価を実現するための回路装置Ｂ示している。この場合、２つの電流源、第１の電流源Q1及び第２の電流源Q2によって生成される横断電流I1とI2とが次のようなやり方で比較される。すなわち、第１の横断電流I1が第２の横断電流I2よりも大きい場合には、第２のインバータ段（n2,p2）の出力側に動作電位VDDが現れる、というやり方で比較される。第１のインバータ段（n1,p1）の出力側にはこの場合０ボルトの電位が現れる。
この回路装置はｎチャネルMOS電界効果トランジスタ１及びｐチャネルMOS電界効果トランジスタ２を有する第１のインバータ段（n1,p1）から成る。これらｎチャネルMOS電界効果トランジスタ１及びｐチャネルMOS電界効果トランジスタ２を通って第１の横断電流I1が流れる。第２のインバータ段（n2,p2）を第２の横断電流I2が流れる。第１のインバータ段（n1,p1）の出力側50は第２のインバータ段（n2,p2）の出力側52に接続されている。第２のインバータ段（n2,p2）出力側51は第１のインバータ段（n1,p1）の出力側53に接続されている。第１のインバータ段（n1,p1）の出力側53はさらにリセットユニット５の第２の接続端子55に接続されている。このリセットユニット５の第１の接続端子54は第２のインバータ段（n2,p2）の入力側52に接続されている。リセットユニット５のゲート端子の制御信号Φを介して、第２のインバータ段（n2,p2）の出力側51に現れる第１の出力電位Ａと第１のインバータ段（n1,p1）の出力側50に現れる第２の出力電位
との間の電位差が調整される。
この回路装置Ｂの機能を説明するために次のように仮定する。すなわち、第２のインバータ段（n2,p2）の出力側51及び第１のインバータ段（n1,p1）の出力側50にはまず最初に同一の電位があると仮定する。第１の横断電流I1が第２の横断電流I2よりも大きい場合、第１のインバータ段（n1,p1）の出力側50には第２のインバータ段（n2,p2）の出力側51に現れる電位よりも少し低い電位が現れる。これによって、ｐチャネルMOS電界効果トランジスタ３はｐチャネルMOS電界効果トランジスタ２よりも良好に導通する。このｐチャネルMOS電界効果トランジスタ３のゲート端子は第１のインバータ段（n1,p1）の出力側50に結合されている。この結果、第２のインバータ段（n2,p2）の出力側51の電位は高められ最終的に動作電位VDDに達する。相応して第１のインバータ段（n1,p1）の出力側50では最終的に０ボルトの電位に達する。これによりこの回路装置の安定状態が達せられる。
評価の時点に第２のインバータ段（n2,p2）を第１の横断電流I1よりも大きい第２の横断電流I2が流れる場合、前述したプロセスに従って第２のインバータ段（n2,p2）の出力側51には０ボルトの電位が生じ、第１のインバータ段（n1,p1）の出力側50には動作電位VDDが生じる。
この回路は、評価過程の間には非常に高い内部増幅率を有し、この評価過程の終了後には良好なドライブ性能を有し、それゆえ高い周波数において動作される。
新たな評価が行われる前に第１の出力電位Ａと第２の出力電位
との間の電位差は調整されなければならない。すなわち、この回路装置はリセットされなければならない。これは、ｎチャネルMOS電界効果トランジスタによって実現されるリセットユニット５によって行われる。このｎチャネルMOS電界効果トランジスタは制御信号Φを介して制御される。またｎチャネルMOS電界効果トランジスタの代わりにｐチャネルMOS電界効果トランジスタを使用してリセットユニット５を実現することも可能である。
電荷調整によって、第２のインバータ段（n2,p2）の出力側51乃至は第１のインバータ段（n1,p1）の出力側50の非対称的な負荷に依存して高いレベル又は低いレベルへの調整がもたらされる。ｎチャネルMOS電界効果トランジスタをリセットユニット５の実現のために使用する場合、低いレベル及び中くらいのレベルに両方の出力電位Ａ及び
の良好な調整は行われる。動作電位VDDに近い高いレベルの場合にはこの調整は場合によっては不完全である。この場合、MOS電界効果トランジスタ２及び３の導通状態は悪い。しかし、MOS電界効果トランジスタ１及び４の導通状態は良好である。これによって電位の低いレベルへの迅速な降下が引き起こされる。この低いレベルにおいてｎチャネルMOS電界効果トランジスタ５は比較的良好に導通し電位調整をもたらすことができる。同様の論拠によってｐチャネルMOS電界効果トランジスタをｎチャネルMOS電界効果トランジスタの代わりにリセットユニット５の実現のために使用した場合でも第１のインバータ段（n1,p1）の出力側50と第２のインバータ段（n2,p2）の出力側51との良好な調整がもたらされる。制御信号Φがオフされると、新たな評価が開始され、この新たな評価が出力側に新たな値をもたらす。
図２に図示されているような回路装置Ｂは入力電位と基準電位との間の電位差も比較することができる。これによって例えば閾値方程式の実現が可能になる。第１のMOS電界効果トランジスタEinのゲート端子の電位が第２のニューロンMOS電界効果トランジスタRefの基準電位よりも大きくかつこの回路装置Ｂにおいて第１のMOS電界効果トランジスタEinのドレイン電流が第１の横断電流I1を形成し第２のMOS電界トランジスタRefのドレイン電流が第２の横断電流I2を形成する場合、第１の横断電流I1がこの回路装置Ｂを流れる。この第１の横断電流I1は、第２の横断電流I2、この場合は基準電流よりも大きい。この回路装置Ｂは前述したこの回路装置Ｂの機能に従って所定の状態に移行する。従って、出力状態は直接入力電位の評価を表す。
図３に図示されているように、第１の電流源Q1はニューロンMOS電界効果トランジスタ６によって実現することもできる。このニューロンMOS電界効果トランジスタ６のゲート端子には所定の複数の入力電位が印加されている。これらの入力電位に従ってこのニューロンMOS電界効果トランジスタ６のゲート容量は設定される。このニューロンMOS電界効果トランジスタ６のソース端子には第２の動作電位VSSが印加されている。
ニューロンMOS電界効果トランジスタ７によって基準電流源Q2が実現されている。このニューロンMOS電界効果トランジスタ７のゲート端子60には動作電位VDDが印加されている。従って、ニューロンMOS電界効果トランジスタ７の２つのゲート端子60及び61のゲート容量の設定を介して基準電流I2が設定できる。
ここでは評価は横断電流を介して行われる。この横断電流はニューロンMOS電界効果トランジスタ６及び７を流れる。この評価は妨害信号の入力結合に対してロバスト性を有し、従って例えばメモリの読み出し増幅器で通常行われているような電荷評価の原理よりも確実な評価が可能である。よって、閾値形成に対する狭いトレランスが遵守できる。従って、フローティングゲートにおける20ミリボルトの小さな電位の相違は確実に分離され、正しく評価される。
出力信号は２つの出力側に相補的に存在し、良好なドライブ性能によって充分な変位が達成される。多くの適用実施例ではこれによって反転信号を生成するためのインバータ又は面倒なドライバ回路が節減される。さらに第１のインバータ段（n1,p1）の出力側50及び第２のインバータ段（n2,p2）の出力側51は記憶特性を有し、このことはパイプライン方式を有する回路アーキテクチャにおいて有利に利用される。
付加的に少なくとも１つのこの回路装置Ｂの出力側におけるこの回路装置Ｂの出力信号のバッファリングのために、図４に図示されているように、バッファユニットI1,I2が設けられている。これは例えばインバータ12及び転送トランジスタ11から構成しうる。この場合、この転送トランジスタ11のゲート端子には制御信号Φが結合される。この転送トランジスタ11の接続端子P1にはこの回路装置Ｂの出力信号が結合される。このバッファトランジスタ11の接続端子P2はインバータ12の入力側が接続されている。
この回路装置Ｂのリセットの際に、すなわち制御信号Φが有効化されると、転送トランジスタ11はスイッチオフされる。従って、先行する出力電位Ａの値はインバータ12の入力側容量に蓄積されたままである。相応して、出力電位Ａの反転された値、すなわち
はインバータ12の出力側に保持される。制御信号Φが無効化されると、転送トランジスタ11は導通し新たな出力電位Ａの値がインバータ12の入力側に導通される。この値はインバータ12によって反転され、この結果、この出力電位Ａの反転された値、すなわち
がバッファリングされて現れる。
ゼロ入力状態においてこの回路装置Ｂには横断電流は流れていない。これは他の多くの評価回路に対する重要な利点である。また制御信号Φのみが必要である。このことはアレイ回路にとって有利である。
回路装置Ｂの適用実施例が図５に図示されている。ここでは第１の評価回路B1及び第２の評価回路B2が第３のニューロンMOSトランジスタ13と第４のニューロンMOSトランジスタ14と第１の評価トランジスタ15と第２の評価トランジスタ16とに回路全体が乗算器セルの機能を示すように接続されている。第３及び第４のニューロンMOSトランジスタ13及び14のゲート端子はそれぞれ回路の入力電位Va1,Va2,Vb及びVcに接続されている。ここで入力電位Va1は乗数ビットを表し、入力電位Va2は被乗数ビットを表す。これら両方はこの乗算器セルで処理される。電位Vbは先行する部分積の合計ビットを表す。入力電位Vcは先行する部分積の桁上げビットを表す。入力電位Va1,Va2,Vb及びVcは第３及び第４のニューロンMOSトランジスタ13及び14において入力電位Va1及びVa2が１倍に、Vb及びVcがこれに対して２倍に重み付けされるように重み付けされる。
第１の評価回路B1は制御トランジスタ23を介してこの制御トランジスタ23のゲート端子によって制御信号Φ１に接続されており、この第１の評価回路B1は基準電流I3と第３のニューロンMOS電界効果トランジスタ13を流れる横断電流I4とを比較することによってこの乗算器セルの出力桁上げビットの値
を形成する。第１の評価回路B1及び第２の評価回路B2の機能は前述した回路装置Ｂと変わらない。
第１の評価回路B1による入力電流I3とI4との比較、すなわち基準電流I3とニューロンMOSトランジスタ13を流れる横断電流I4との比較は閾値方程式の技術的な実現である。第１の評価回路B1の出力桁上げビットの値
の論理値は横断電流I4が基準電流I3よりも大きい場合にのみ１である。第３のニューロンMOSトランジスタ13のゲート端子の入力信号及び論理値3.5である基準電流I3の前述の重み付けによって部分回路装置18は全体として次の閾値方程式を表す：
a1＋a2＋2b＋2c＞3.5
この場合、a1及びa2は乗数ビット及び被乗数ビットを表し、これら乗数ビット及び被乗数ビットはこの乗算器セルで処理される。先行する部分積の合計ビットはｂによって表される。先行する部分積の桁上げビットは記号ｃによって表される。
乗算器セルの部分回路装置19は前述した入力電位と前述した部分回路装置18の否定出力桁上げビット
からこの乗算器セルの出力合計ビットを形成する。この場合、出力
によって表される否定出力桁上げビットは値４によって重み付けされ、第４のニューロンMOSトランジスタ14の第５のゲート端子20に接続される。部分回路19の機能は前述の部分回路18に相応して基準電流I5と第４のニューロンMOSトランジスタ14を流れる横断電流I6とを比較することである。この部分回路19によって表される閾値方程式は次式で表される：
論理値5.5を表す基準電流I5は第２の評価トランジスタ16を流れる横断電流である。基準電流I3及びI5によって表される論理値はMOS電界効果トランジスタによって実現される評価回路15及び16の相応の設定仕様を介して得られる。この場合、第１の評価トランジスタ15の接続端子71は第１の評価回路B1の入力側21に接続されている。第２の評価トランジスタ16の接続端子72は評価回路B2の入力側22に接続されている。
評価トランジスタ15及び16のゲート端子は基準電位VRefに結合されている。評価トランジスタ15及び16の接続端子73及び74はアース電位に結合されている。同様に第３のニューロンMOS電界効果トランジスタ13及び第４のニューロンMOS電界効果トランジスタ14の接続端子75及び76はアース電位に結合されている。
部分回路装置18のMOS電界効果トランジスタ23は、そのゲート端子によって制御信号Φ１に結合されている。このMOS電界効果トランジスタ23が導通制御される場合、否定出力桁上げビット
と出力桁上げビットｕとの間の電位差が調整される。同じことが相応にMOS電界効果トランジスタ24にも当てはまる。このMOS電界効果トランジスタ24はそのゲート端子によって制御信号Φ２に結合されている。このMOS電界効果トランジスタ24が導通制御される場合、部分回路装置19ではMOS電界効果トランジスタ24によって否定出力合計ビット
と出力合計ビットｓとの間の電位差が調整される。
次の表には前述の乗算器セルの機能方法を証明するためにバイナリ乗算の真理値表が記述されている。
ニューロンMOS電界効果トランジスタ（図３参照）による第２の横断電流I2を生成するための基準形成の代わりに、第２の横断電流I2を生成するための基準形成は、図５に図示されているように、複数の回路装置Ｂに対して包括的に行うこともできる。これは外部から供給されるか又は内部で生成される基準電位VRefを必要とする。これは基準電流I2の微妙な調整が所望される場合に有利である。それ以上に、このようにして回路の占有面積が大幅に低減される。というのも、MOS電界効果トランジスタの占有面積はニューロンMOS電界効果トランジスタの占有面積よりも小さいからである。基準電位VRef、第２の横断電流I2を内部で生成するための回路及び基準電位VRefが本発明のように印加される本発明の各回路装置に対する回路が図６から図11までに図示されており、これらの図面の回路装置についてさらに説明する。これらのさらなる回路全てに共通することは、ニューロンMOS電界効果トランジスタM1が第２の基準電流IRefの生成のために使用されることである。この第２の基準電流IRefはカレントミラー回路を介してMOS電界効果トランジスタM2に供給される。このMOS電界効果トランジスタM2は電流電位変換器として動作される。このMOS電界効果トランジスタM2は接続端子80及び81において基準電位VRefを発生する。場合によると、結果として生ずる基準電位VRefは演算増幅器によってバッファリングされる。図６〜図11に図示された回路によってニューロンMOS電界効果トランジスタ及びMOS電界効果トランジスタの誘電体の厚さが大きく異なる場合でも基準電位を非常に正確に調整することができる。
スイッチング閾値のより正確な調整のためにはニューロンMOSトランジスタに少なくとも１つの付加的なゲート端子が設けられる。この付加的なゲート端子によってこの付加的なゲート端子の結合容量に応じてスイッチング閾値を微調整することができる。
それ以上に、複数の回路装置Ｂに対する基準端子が利用されれば、回路全体の占有面積が大幅に低減される。
図６に図示された回路装置ＣにおいてｐチャネルMOS電界効果トランジスタM3及びM4がカレントミラーを形成する。M3はこの場合ニューロンMOS電界効果トランジスタM1によって生成される第２の基準電流IRefを等価なゲート電位に変換する。M4は同様にこのゲート電位によって動作されるので、M4にはさらに別の横断電流IQが流れる。このさらに別の横断電流IQは近似的に第２の基準電流IRefに等しく、MOS電界効果トランジスタM2に印加される。このMOS電界効果トランジスタM2はこのさらに別の横断電流IQを等価のゲート電位に変換する。この等価なゲート電位は基準電位VRefである。この基準電位VRefは本発明の回路装置で使用される。
図６に示された回路装置Ｃによって生成される基準電位を妨害信号に対してより低抵抗に、つまりよりロバスト性を高くするために、演算増幅器82（図７参照）を使用して基準電位VRefをバッファリングする。この演算増幅器82において出力側83はこの演算増幅器82の反転入力側84に短絡されている。基準電位VRefは演算増幅器82の非反転入力側85に印加されている。バッファリングされた基準電位VRefはこの演算増幅器82の出力側83に現れる。
図８に示された回路装置Ｄでは、MOS電界効果トランジスタM3及びM4から構成される簡単なカレントミラーの代わりに、MOS電界効果トランジスタM5、M6、M7及びM8から形成されるカスコードカレントミラーが使用される。このカレントミラーは図６の簡単なカレントミラーに比べてこのカレントミラーの入力電流IRefと出力電流IQとの間の偏差がはるかに小さいという利点を有する。これによって基準電位VRef生成の際のより高い精度が可能になる。回路装置Ｄはさらに別の利点を有する。ニューロンMOS電界効果トランジスタによる第２の基準電流IRefの生成が正確になればなるほど、ドレイン電位M1の値は評価の時点における図３の回路の入力トランジスタのドレイン電位のニューロンMOS電界効果トランジスタの平均値VDOにますます近くなる。このドレイン電位の値は、動作電位VDDに比較してそれほど高い値ではない。回路装置Ｄでは動作電位VDDとMOS電界効果トランジスタM1の接続端子86との間の電圧降下は図６の回路装置Ｃにおける電圧降下よりも大きいので、図８ではMOS電界効果トランジスタM1において図６の回路装置Ｃの場合よりもより平均値VDOに近いドレイン電位が生じる。
図９はバッファリングされる基準電位VRefを有する図８の回路装置Ｄが図示している。基準電圧VRefのバッファリングは前述と同一のやり方で実施される。
図10の回路装置Ｅにおいては、図６の回路装置ＣのようにMOS電界効果トランジスタM9及びM10から構成される再び簡単なカレントミラーが設けられている。しかし、基準電流IRefの電流路に存在するMOS電界効果トランジスタM11が図６の回路装置Ｃに比べてM1の低減されたドレイン電位をもたらす。このような手段の利点は前述してある。
図11はバッファリングされる基準電圧VRefを有する図10の回路装置Ｅを図示している。基準電位VRefのバッファリングは前述のやり方で実施される。
本発明の回路装置を実現するためのさらに別の方法は、第１の横断電流（I1）及び第２の横断電流（I2）を動作電位VDDを介して印加することである。この場合、図12及び13の回路装置が得られる。
電気量を演算増幅器によって比較する方法は公知であり、しばしば使用される（U.Tietze,Ch.Schenk,Halbleiterschaltungstechnnik,9.Aufgabe,Springer−Verlag,1990,S.132−143）。この方法の重大な不利な点は、静的な損失電力の変換及びとりわけ多数のこのような回路が必要とされる場合のこのような回路の比較的大きな占有面積である。２つの電気量の評価を実施するさらに別の方法は、ニューロンMOSインバータを使用することである。他の電気量と比較される基準量はニューロンMOSインバータの切り換え閾値によって決定される（T.Shibata and T.Ohmi,“A functional MOS Transisitor featuring gatelevel weighted sum and threshold operations",IEEE Trans.Electron Devices,39,1992,S..1444−1455）。ニューロンMOSインバータをこの関連において使用することは若干の不利な点を示す。VSS＋Ｖth,n＜ΦＦ＜VDD−Ｖth,pであるフローティングゲートの全ての電位ΦＦに対して静的な横断電流（Querstrom）が流れる。このことは閾値ゲートとしての動作中においては通常のケースに相応する。さらに閾値設定が所望の動作特性に相応するように、技術パラメータの非常に良好な支配が必要である。これはすなわち閾値電圧の狭いトレランスが遵守されなければならないことを意味する。
（J.A.Hidalgo−Lopez et al,New Types of Digital Comparators,IEEE Internat.Symposium of Circuits and Systems（ISCAS）,Seattle,30.April bis 03.Mai 1995,Vol.1,S.29−32）から２つの電流を比較するための回路装置が公知である。この回路装置では２つの結合されたインバータ段が設けられている。これらインバータの出力側にはそれぞれ比較される電気量が印加される。両方のインバータ段のソース端子は互いに接続されており、タイミングトランジスタを介してアースに接続されている。
米国特許第3950636号明細書から乗算器セルに２つの比較ユニットを設けることが公知である。
本発明の課題は、公知の方法の前述した不利な点を回避して２つの電気量を互いに比較することである。
上記課題は請求項１記載の回路装置によって解決される。
この回路装置はいくつかの利点を有する。電流の評価は行われるが他の評価回路では頻繁に通常行われるような電荷の評価は行われないので、この回路装置は妨害信号の入力結合に対して比較的ロバスト性が高く、さらにこの回路装置によって電荷の評価よりもより確実な評価が可能である。この結果、例えば閾値形成に対する狭いトレランスが閾値方程式の実現の際に遵守される。さらに別の利点は、出力信号が２つの出力側において相補的に存在し、良好なドライブ性能を有する充分なCMOS変位（CMOS−Hub）が達成されることである。多くの適用実施例においてこの事実は反転信号を生成するためのインバータ又は面倒なドライバ回路を節減する。またこの回路装置は記憶特性を有する。これはパイプライン方式を有する回路アーキテクチャにおいて有利に利用される。さらにこの回路装置の利点はゼロ入力状態において横断電流が流れないということである。１つの制御線路しか必要としないという事実はとりわけアレイ回路において有利である。この回路の高い安定性によってこの回路の回路定数設定はクリティカルではない。通常はミニマルトランジスタによる構成が行われる。このことはトランジスタの数の少なさと共に集積回路内部の回路全体に対する有効な面積利用をもたらす。さらに、この回路は非常に迅速に安定状態に移行する。このことから、この回路は高周波回路として非常に適当である。
本発明の他の実施形態は従属請求項から得られる。
本発明の実施例を図面に示し、次に詳しく説明する。
図１は本発明の回路装置の回路図である。
図２は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれMOS電界効果トランジスタによって形成される。
図３は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれニューロンMOS電界効果トランジスタによって形成される。
図４は図１の評価回路が２つの電気量を互いに比較する回路装置の回路図である。この２つの電気量はそれぞれニューロンMOS電界効果トランジスタによって形成される。このニューロンMOS電界効果トランジスタにおいて付加的に評価回路の出力側は減結合されている。
図５はニューロンMOS電界効果トランジスタを使用して乗算器セルを実現するために評価回路を使用する回路図である。
図６〜11は基準電流をチップ内で生成するための可能な回路装置の回路図である。
図12及び13は第１の横断電流I1及び第２の横断電流I2を動作電位VDDを介して印加する場合の本発明の回路装置の構造を示す。
図１〜10に基づいて本発明の回路装置をさらに説明する。
図１は２つの電気量の評価を実現するための回路装置Ｂ示している。この場合、２つの電流源、第１の電流源Q1及び第２の電流源Q2によって生成される横断電流I1とI2とが次のようなやり方で比較される。すなわち、第１の横断電流I1が第２の横断電流I2よりも大きい場合には、第２のインバータ段（n2,p2）の出力側に動作電位VDDが現れる、というやり方で比較される。第１のインバータ段（n1,p1）の出力側にはこの場合０ボルトの電位が現れる。
この回路装置はｎチャネルMOS電界効果トランジスタ１及びｐチャネルMOS電界効果トランジスタ２を有する第１のインバータ段（n1,p1）から成る。これらｎチャネルMOS電界効果トランジスタ１及びｐチャネルMOS電界効果トランジスタ２を通って第１の横断電流I1が流れる。第２のインバータ段（n2,p2）を第２の横断電流I2が流れる。第１のインバータ段（n1,p1）の出力側50は第２のインバータ段（n2,p2）の出力側52に接続されている。第２のインバータ段（n2,p2）出力側51は第１のインバータ段（n1,p1）の出力側53に接続されている。第１のインバータ段（n1,p1）の出力側53はさらにリセットユニット５の第２の接続端子55に接続されている。このリセットユニット５の第１の接続端子54は第２のインバータ段（n2,p2）の入力側52に接続されている。リセットユニット５のゲート端子の制御信号Φを介して、第２のインバータ段（n2,p2）の出力側51に現れる第１の出力電位Ａと第１のインバータ段（n1,p1）の出力側50に現れる第２の出力電位
この回路装置Ｂの機能を説明するために次のように仮定する。すなわち、第２のインバータ段（n2,p2）の出力側51及び第１のインバータ段（n1,p1）の出力側50にはまず最初に同一の電位があると仮定する。第１の横断電流I1が第２の横断電流I2よりも大きい場合、第１のインバータ段（n1,p1）の出力側50には第２のインバータ段（n2,p2）の出力側51に現れる電位よりも少し低い電位が現れる。これによって、ｐチャネルMOS電界効果トランジスタ３はｐチャネルMOS電界効果トランジスタ２よりも良好に導通する。このｐチャネルMOS電界効果トランジスタ３のゲート端子は第１のインバータ段（n1,p1）の出力側50に結合されている。この結果、第２のインバータ段（n2,p2）の出力側51の電位は高められ最終的に動作電位VDDに達する。相応して第１のインバータ段（n1,p1）の出力側50では最終的に０ボルトの電位に達する。これによりこの回路装置の安定状態が達せられる。
評価の時点に第２のインバータ段（n2,p2）を第１の横断電流I1よりも大きい第２の横断電流I2が流れる場合、前述したプロセスに従って第２のインバータ段（n2,p2）の出力側51には０ボルトの電位が生じ、第１のインバータ段（n1,p1）の出力側50には動作電位VDDが生じる。
この回路は、評価過程の間には非常に高い内部増幅率を有し、この評価過程の終了後には良好なドライブ性能を有し、それゆえ高い周波数において動作される。
新たな評価が行われる前に第１の出力電位Ａと第２の出力電位
電荷調整によって、第２のインバータ段（n2,p2）の出力側51乃至は第１のインバータ段（n1,p1）の出力側50の非対称的な負荷に依存して高いレベル又は低いレベルへの調整がもたらされる。ｎチャネルMOS電界効果トランジスタをリセットユニット５の実現のために使用する場合、低いレベル及び中くらいのレベルに両方の出力電位Ａ及び
図２に図示されているような回路装置Ｂは入力電位と基準電位との間の電位差も比較することができる。これによって例えば閾値方程式の実現が可能になる。第１のMOS電界効果トランジスタEinのゲート端子の電位が第２のニューロンMOS電界効果トランジスタRefの基準電位よりも大きくかつこの回路装置Ｂにおいて第１のMOS電界効果トランジスタEinのドレイン電流が第１の横断電流I1を形成し第２のMOS電界トランジスタRefのドレイン電流が第２の横断電流I2を形成する場合、第１の横断電流I1がこの回路装置Ｂを流れる。この第１の横断電流I1は、第２の横断電流I2、この場合は基準電流よりも大きい。この回路装置Ｂは前述したこの回路装置Ｂの機能に従って所定の状態に移行する。従って、出力状態は直接入力電位の評価を表す。
図３に図示されているように、第１の電流源Q1はニューロンMOS電界効果トランジスタ６によって実現することもできる。このニューロンMOS電界効果トランジスタ６のゲート端子には所定の複数の入力電位が印加されている。これらの入力電位に従ってこのニューロンMOS電界効果トランジスタ６のゲート容量は設定される。このニューロンMOS電界効果トランジスタ６のソース端子には第２の動作電位VSSが印加されている。
ニューロンMOS電界効果トランジスタ７によって基準電流源Q2が実現されている。このニューロンMOS電界効果トランジスタ７のゲート端子60には動作電位VDDが印加されている。従って、ニューロンMOS電界効果トランジスタ７の２つのゲート端子60及び61のゲート容量の設定を介して基準電流I2が設定できる。
ここでは評価は横断電流を介して行われる。この横断電流はニューロンMOS電界効果トランジスタ６及び７を流れる。この評価は妨害信号の入力結合に対してロバスト性を有し、従って例えばメモリの読み出し増幅器で通常行われているような電荷評価の原理よりも確実な評価が可能である。よって、閾値形成に対する狭いトレランスが遵守できる。従って、フローティングゲートにおける20ミリボルトの小さな電位の相違は確実に分離され、正しく評価される。
出力信号は２つの出力側に相補的に存在し、良好なドライブ性能によって充分な変位が達成される。多くの適用実施例ではこれによって反転信号を生成するためのインバータ又は面倒なドライバ回路が節減される。さらに第１のインバータ段（n1,p1）の出力側50及び第２のインバータ段（n2,p2）の出力側51は記憶特性を有し、このことはパイプライン方式を有する回路アーキテクチャにおいて有利に利用される。
付加的に少なくとも１つのこの回路装置Ｂの出力側におけるこの回路装置Ｂの出力信号のバッファリングのために、図４に図示されているように、バッファユニットI1,I2が設けられている。これは例えばインバータ12及び転送トランジスタ11から構成しうる。この場合、この転送トランジスタ11のゲート端子には制御信号Φが結合される。この転送トランジスタ11の接続端子P1にはこの回路装置Ｂの出力信号が結合される。このバッファトランジスタ11の接続端子P2はインバータ12の入力側が接続されている。
この回路装置Ｂのリセットの際に、すなわち制御信号Φが有効化されると、転送トランジスタ11はスイッチオフされる。従って、先行する出力電位Ａの値はインバータ12の入力側容量に蓄積されたままである。相応して、出力電位Ａの反転された値、すなわち
ゼロ入力状態においてこの回路装置Ｂには横断電流は流れていない。これは他の多くの評価回路に対する重要な利点である。また制御信号Φのみが必要である。このことはアレイ回路にとって有利である。
回路装置Ｂの適用実施例が図５に図示されている。ここでは第１の評価回路B1及び第２の評価回路B2が第３のニューロンMOSトランジスタ13と第４のニューロンMOSトランジスタ14と第１の評価トランジスタ15と第２の評価トランジスタ16とに回路全体が乗算器セルの機能を示すように接続されている。第３及び第４のニューロンMOSトランジスタ13及び14のゲート端子はそれぞれ回路の入力電位Va1,Va2,Vb及びVcに接続されている。ここで入力電位Va1は乗数ビットを表し、入力電位Va2は被乗数ビットを表す。これら両方はこの乗算器セルで処理される。電位Vbは先行する部分積の合計ビットを表す。入力電位Vcは先行する部分積の桁上げビットを表す。入力電位Va1,Va2,Vb及びVcは第３及び第４のニューロンMOSトランジスタ13及び14において入力電位Va1及びVa2が１倍に、Vb及びVcがこれに対して２倍に重み付けされるように重み付けされる。
第１の評価回路B1は制御トランジスタ23を介してこの制御トランジスタ23のゲート端子によって制御信号Φ１に接続されており、この第１の評価回路B1は基準電流I3と第３のニューロンMOS電界効果トランジスタ13を流れる横断電流I4とを比較することによってこの乗算器セルの出力桁上げビットの値
第１の評価回路B1による入力電流I3とI4との比較、すなわち基準電流I3とニューロンMOSトランジスタ13を流れる横断電流I4との比較は閾値方程式の技術的な実現である。第１の評価回路B1の出力桁上げビットの値
a1＋a2＋2b＋2c＞3.5
この場合、a1及びa2は乗数ビット及び被乗数ビットを表し、これら乗数ビット及び被乗数ビットはこの乗算器セルで処理される。先行する部分積の合計ビットはｂによって表される。先行する部分積の桁上げビットは記号ｃによって表される。
乗算器セルの部分回路装置19は前述した入力電位と前述した部分回路装置18の否定出力桁上げビット
評価トランジスタ15及び16のゲート端子は基準電位VRefに結合されている。評価トランジスタ15及び16の接続端子73及び74はアース電位に結合されている。同様に第３のニューロンMOS電界効果トランジスタ13及び第４のニューロンMOS電界効果トランジスタ14の接続端子75及び76はアース電位に結合されている。
部分回路装置18のMOS電界効果トランジスタ23は、そのゲート端子によって制御信号Φ１に結合されている。このMOS電界効果トランジスタ23が導通制御される場合、否定出力桁上げビット
次の表には前述の乗算器セルの機能方法を証明するためにバイナリ乗算の真理値表が記述されている。
スイッチング閾値のより正確な調整のためにはニューロンMOSトランジスタに少なくとも１つの付加的なゲート端子が設けられる。この付加的なゲート端子によってこの付加的なゲート端子の結合容量に応じてスイッチング閾値を微調整することができる。
それ以上に、複数の回路装置Ｂに対する基準端子が利用されれば、回路全体の占有面積が大幅に低減される。
図６に図示された回路装置ＣにおいてｐチャネルMOS電界効果トランジスタM3及びM4がカレントミラーを形成する。M3はこの場合ニューロンMOS電界効果トランジスタM1によって生成される第２の基準電流IRefを等価なゲート電位に変換する。M4は同様にこのゲート電位によって動作されるので、M4にはさらに別の横断電流IQが流れる。このさらに別の横断電流IQは近似的に第２の基準電流IRefに等しく、MOS電界効果トランジスタM2に印加される。このMOS電界効果トランジスタM2はこのさらに別の横断電流IQを等価のゲート電位に変換する。この等価なゲート電位は基準電位VRefである。この基準電位VRefは本発明の回路装置で使用される。
図６に示された回路装置Ｃによって生成される基準電位を妨害信号に対してより低抵抗に、つまりよりロバスト性を高くするために、演算増幅器82（図７参照）を使用して基準電位VRefをバッファリングする。この演算増幅器82において出力側83はこの演算増幅器82の反転入力側84に短絡されている。基準電位VRefは演算増幅器82の非反転入力側85に印加されている。バッファリングされた基準電位VRefはこの演算増幅器82の出力側83に現れる。
図８に示された回路装置Ｄでは、MOS電界効果トランジスタM3及びM4から構成される簡単なカレントミラーの代わりに、MOS電界効果トランジスタM5、M6、M7及びM8から形成されるカスコードカレントミラーが使用される。このカレントミラーは図６の簡単なカレントミラーに比べてこのカレントミラーの入力電流IRefと出力電流IQとの間の偏差がはるかに小さいという利点を有する。これによって基準電位VRef生成の際のより高い精度が可能になる。回路装置Ｄはさらに別の利点を有する。ニューロンMOS電界効果トランジスタによる第２の基準電流IRefの生成が正確になればなるほど、ドレイン電位M1の値は評価の時点における図３の回路の入力トランジスタのドレイン電位のニューロンMOS電界効果トランジスタの平均値VDOにますます近くなる。このドレイン電位の値は、動作電位VDDに比較してそれほど高い値ではない。回路装置Ｄでは動作電位VDDとMOS電界効果トランジスタM1の接続端子86との間の電圧降下は図６の回路装置Ｃにおける電圧降下よりも大きいので、図８ではMOS電界効果トランジスタM1において図６の回路装置Ｃの場合よりもより平均値VDOに近いドレイン電位が生じる。
図９はバッファリングされる基準電位VRefを有する図８の回路装置Ｄが図示している。基準電圧VRefのバッファリングは前述と同一のやり方で実施される。
図10の回路装置Ｅにおいては、図６の回路装置ＣのようにMOS電界効果トランジスタM9及びM10から構成される再び簡単なカレントミラーが設けられている。しかし、基準電流IRefの電流路に存在するMOS電界効果トランジスタM11が図６の回路装置Ｃに比べてM1の低減されたドレイン電位をもたらす。このような手段の利点は前述してある。
図11はバッファリングされる基準電圧VRefを有する図10の回路装置Ｅを図示している。基準電位VRefのバッファリングは前述のやり方で実施される。
本発明の回路装置を実現するためのさらに別の方法は、第１の横断電流（I1）及び第２の横断電流（I2）を動作電位VDDを介して印加することである。この場合、図12及び13の回路装置が得られる。
Claims (12)
- ２つの電気量を比較するための回路装置において、
第１の電流源（Q1）が設けられており、該第１の電流源（Q1）は第１の分路電流（I1）を供給し、該第１の分路電流（I1）は第１のインバータ段（n1,p1）を流れ、前記第１の電流源（Q1）は前記第１のインバータ段（n1,p1）のソース端子に接続されており、
基準電流源（Q2）が設けられており、該基準電流源（Q2）は第２の分路電流（I2）を供給し、該第２の分路電流（I2）は第２のインバータ段（n2,p2）を流れ、前記基準電流源（Q2）は前記第２のインバータ段（n2,p2）のソース端子に接続されており、
前記第１のインバータ段（n1,p1）及び前記第２のインバータ段（n2,p2）は結合されており、前記第１のインバータ段（n1,p1）の出力側（50）は前記第２のインバータ段（n2,p2）の入力側（52）に接続されており、さらに前記第２のインバータ段（n2,p2）の出力側（51）は前記第１のインバータ段（n1,p1）の入力側（53）に接続されており、
前記第１のインバータ段（n1,p1）の出力電位（Ａ）と前記第２のインバータ段（n2,p2）の出力電位
との間の電位差を調整するためのリセットユニット（５）が設けられており、
前記第１のインバータ段（n1,p1）の前記出力電位（Ａ）は、前記第１の分路電流（I1）と前記第２の分路電流との比較結果を示す、２つの電気量を比較するための回路装置。 - 第１のインバータ段（n1,p1）及び第２のインバータ段（n2,p2）はMOS電界効果トランジスタから構成されている、請求項１記載の回路装置。
- リセットユニット（５）はMOS電界効果トランジスタから構成されており、該MOS電界効果トランジスタは制御信号Φによって制御され、前記リセットユニット（５）の第１の接続端子（54）は第２のインバータ段（n2,p2）の入力側（52）に接続されており、前記リセットユニット（５）の第２の接続端子（55）は第１のインバータ段（n1,p1）の入力側（53）に接続されており、前記リセットユニット（５）のゲート端子（56）は前記制御信号Φに結合されている、請求項１又は２記載の回路装置。
- 第１の電流源（Q1）は第１のニューロンMOSトランジスタ（６）から構成されている、請求項１〜３までのうちの１項記載の回路装置。
- 基準電流源（Q2）は、第１のニューロンMOSトランジスタ（６）と同じ極性を有する第２のニューロンMOS電界効果トランジスタ（７）から構成されている、請求項４記載の回路装置。
- 第２のニューロンMOS電界効果トランジスタ（７）には２つのゲート端子（60、61）が設けられており、
第１のゲート端子（60）は第１の動作電位（VDD）に接続されており、
第２のゲート端子（61）は第２の動作電位（VSS）に接続されており、
前記第２のニューロンMOS電界効果トランジスタ（７）の前記第１のゲート端子（60）と第２のゲート端子（61）との入力結合容量の大きさの比率によって第２の分路電流（I2）が決定される、請求項５記載の回路装置。 - 第２のニューロンMOS電界効果トランジスタ（７）には少なくとも１つの付加的なゲート端子が基準電流（I2）の微調整のために設けられている、請求項６記載の回路装置。
- 基準電流源（Q2）は第１のニューロンMOS電界効果トランジスタ（６）の極性を有するMOS電界効果トランジスタから構成されている、請求項４記載の回路装置。
- ユニットが設けられており、該ユニットは基準電流源（Q2）をチップ内部で生成する、請求項８記載の回路装置。
- 第１のインバータ段の出力側（50）及び第２のインバータ段の出力側（51）に付加的なユニット（11、12）が、前記第１のインバータ段の出力電位（Ａ）及び／又は前記第２のインバータ段の出力電位
をバッファリングするために設けられている、請求項１〜９までのうちの１項記載の回路装置。 - 第１のインバータ段の出力側（50）又は第２のインバータ段の出力側（51）に付加的なユニット（11、12）が、前記第１のインバータ段の出力電位（Ａ）及び／又は前記第２のインバータ段の出力電位
をバッファリングするために設けられている、請求項１〜９までのうちの１項記載の回路装置。 - 乗数ビット（Va1）、被乗数ビット（Va2）、先行する部分積の合計ビット（Vb）及び先行する部分積の桁上げビット（Vc）を入力電位として結合して出力合計ビット（ｓ）、出力桁上げビット
否定出力合計ビット
及び否定出力桁上げビット
を導出するための請求項１〜９までのうちの１項記載の２つの回路装置を有するバイナリ乗算器セルにおいて、
電気量を比較するための第１の評価回路（B1）と電気量を比較するための第２の評価回路（B2）とが設けられており、前記第１の評価回路（B1）は前記出力桁上げビット
を計算するために設けられ、前記第２の評価回路（B2）前記出力合計ビット（ｓ）を計算するために設けられ、
第３のニューロンMOS電界効果トランジスタ（13）は前記第１の評価回路（B1）の基準電流源（Q1）を実現するために設けられており、
第４のニューロンMOS電界効果トランジスタ（14）は前記第２の評価回路（B2）の基準電流源（Q2）を実現するために設けられており、
第１の評価トランジスタ（15）は前記第１の評価回路（B1）の第１の電流源（Q1）を実現するために設けられており、
第２の評価トランジスタ（16）は前記第２の評価回路（B2）の第１の電流源（Q1）を実現するために設けられており、
前記４つの入力電位（Va1、Va2、Vb及びVc）は前記第３のニューロンMOS電界効果トランジスタ（13）のゲート端子及び前記第４のニューロンMOS電界効果トランジスタ（14）のゲート端子に印加され、
前記否定出力桁上げビット
は前記第４のニューロンMOS電界効果トランジスタ（14）の第５のゲート端子（20）に接続されており、
前記２つのニューロンMOS電界効果トランジスタ（13、14）は次のように実現される、すなわち、前記入力電位（Va1、Va2、Vb及びVc）が、前記出力合計ビット（ｓ）に対して使用される閾値方程式と前記出力桁上げビット
に対して使用される閾値方程式とに従って前記第３のニューロンMOS電界効果トランジスタ（13）と前記第４のニューロンMOS電界効果トランジスタ（14）とに対して異なる重み付けをされる、請求項１〜９までのうちの１項記載の２つの回路装置を有するバイナリ乗算器セル。
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Families Citing this family (4)
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|---|---|---|---|---|
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3950636A (en) * | 1974-01-16 | 1976-04-13 | Signetics Corporation | High speed multiplier logic circuit |
| US4139787A (en) * | 1977-10-11 | 1979-02-13 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory decoupling apparatus |
| US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
| JPS60187120A (ja) * | 1984-03-07 | 1985-09-24 | Toshiba Corp | 単安定マルチバイブレ−タ回路 |
| FR2623952B1 (fr) * | 1987-11-27 | 1991-11-29 | Thomson Hybrides Microondes | Comparateur differentiel a bascule autostabilise a horloge unique |
| JPH01166612A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | コンパレータ |
| JP2926921B2 (ja) * | 1990-07-16 | 1999-07-28 | 日産自動車株式会社 | パワーオンリセット回路 |
| US5272395A (en) * | 1991-04-05 | 1993-12-21 | Analog Devices, Inc. | CMOS strobed comparator |
| US5369319A (en) * | 1992-12-21 | 1994-11-29 | Delco Electronics Corporation | Comparator having temperature and process compensated hysteresis characteristic |
| JP2830800B2 (ja) * | 1995-09-29 | 1998-12-02 | 日本電気株式会社 | 電流差動増幅回路 |
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