KR100191449B1 - 연산 처리 장치 및 회로 - Google Patents

Abstract

입력부에 1개 이상의 캐패시턴스들이 접속되어 있는 다수의 비교기들을 갖도록 연산 처리 장치가 배열되어 있고, 각 비교기(71)(또는 72)의 입력부에 접속된 캐패시턴스들의 합, C₁₁+ ... + C_1n(또는 C₈₁+ ... + C_8m)은 다수의 비교기들에 대해서 실질적으로 동일하며, 각 비교기(71)(또는 72)의 입력부에 접속된 캐패시턴스들의 합, C₁₁+ ... + C_1n(또는 C₈₁+ ... + C_8m)과 비교기의 입력 캐패시턴스(C_p1)(또는 C_p2)과의 비가 다른 비교기들에 대해서도 실질적으로 동일하게 되어 있는 배치에 있어서, 각 비교기의 입력부에 접속된 1개 이상의 캐패시턴스들에 의한 전하 재분배를 수행하는 연산 처리 장치 또는 회로는 비교기에 입력된 신호들의 이득의 분산 및 오차를 억제하므로써 향상된 연산 정확도를 실현한다.

Description

연산 처리 장치 및 회로

제1도는 본 발명에 의한 연산 처리 장치의 회로 셋업의 양호한 예를 도시하는 개략 회로도.

제2도는 CMOS 인버터로 구성된 비교기의 셋업 예를 도시하는 회로도.

제3도는 차동 증폭기로 구성된 비교기의 셋업 예를 도시하는 회로도.

제4도는 연산 처리 장치로서의 8-비트 A/D 컨버터를 도시하는 개략 회로도.

제5도는 제4도에 도시된 8-비트 A/D 컨버터에서 최상위 2비트에 대한 회로 셋업을 도시하는 개략 회로도.

제6a도 내지 제6d도는 제5도의 회로도에서 커패시턴스의 합들 사이에 차이가 있는 경우의 동작 예를 도시하는 타이밍 차트.

제7a도 내지 제7d도는 제5도의 회로도에서 본 발명에 의한 동작 예를 도시하는 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

1,2 : 신호 입력 단자 20,21,23 : 기판

50-54, 71, 72 : 비교기 100 : V_DD전원 단자

101 : GND 접지 단자 200 : 출력 단자

M1, M2 : P 채널형 MOS 트랜지스터 M2, M4 : N 채널형 MOS 트랜지스터

본 발명은 연산 처리 장치 및 연산 처리 회로에 관한 것으로, 특히 상관 연산, A/D(아날로그-디지탈) 변환 및 D/A(디지탈-아날로그) 변환 같은 신호 변환 처리, 또는 과반수 논리와 같은 각종 연산 처리들에 응용될 수 있는 연산 처리 장치 및 연산 처리 회로에 관한 것이다.

예를 들어, ALLEN, CMOS ANALOG CIRCUIT DESIGN 페이지 534에 기술된 것과 같은 전하-스케일링(charge-scaling) D/A 컨버터는 입력부에 제공된 1개 이상의 캐패시터에 의해 전하 재분배를 실행하므로써 각종 처리들을 수행하는 연산 처리 장치의 한 예이다.

또한, 일본 동북대(Tohoku University)의 나오 시바타(Nao SHIBATA) 및 타다히로 오미(Tadahior)가 단일체에 의해 뉴론 기능을 실현하는 신개념의 MOS 트랜지스터[일경(日經) 마이크로 디바이스(NIKKEY MICRODEVICES), 1992년 1월, 페이지 101-]에 보고한 바에 의하면, 소위, 뉴로 디바이스(neuro device)는 캐패시턴스를 입력에 접속시켜, 입력 전압과 캐패시턴스에 기초한 전하 재분배에 의해 각종 연산 동작을 행하는 디바이스이다.

그러나, 이들 연산 처리 장치들은 다음과 같은 문제점이 있다. 비교기의 입력부에 기생 캐패시턴스 및 배선 캐패시턴스 등과 같은 입력 캐패시턴스가 존재하기 때문에, 비교기에 접속된 캐패시턴스를 통해 비교기에 입력된 신호의 이득이 분산되어, 출력 신호가 오차 성분을 갖게 된다는 문제점이 생기게 된다.

특히, 입력에 캐패시턴스가 있는 다수의 디바이스들이 사용되면, 각 디바이스들의 이득이 서로 다르게 되어, 연산 정확도를 악화시키게 된다.

본 발명의 목적은 비교 수단의 입력부에 접속된 1개 이상의 캐패시턴스에 의한 전하 재분배를 수행하기 위한 연산 처리 장치에 있어서, 비교기에 입력된 신호의 이득의 분산 또는 오차를 억제하여 연산 정확도를 향상시킬 수 있는 연산 처리 장치를 구현하는 것이다.

본 발명의 또 다른 목적은, 각 비교 수단에 접속된 캐패시턴스의 합이 다른 비교 수단에서의 합과 같아지고/ 또는 각 비교 수단에 접속된 캐패시턴스의 합과 비교 수단의 입력 캐패시턴스의 비가 다른 비교 수단에서의 비와 같아지는 것을 특징으로 하며, 각각은 입력부에 접속된 1개 이상의 캐패시턴스를 갖는 다수의 비교 수단들을 사용하는 연산 처리 장치 또는 회로를 제공하는 것이다.

이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

본 발명은 상기 목적들을 달성하기 위한 것으로, 상기 목적들은 다수의 비교 수단에 접속된 캐패시턴스들의 합들이 서로 같게 되거나, 또는 비교 수단의 입력 캐패시턴스와 비교 수단에 접속된 캐패시턴스들의 합의 비들이 서로 같게 되게 함으로써 달성된다.

각 비교기의 입력에 접속된 캐패시턴스들의 합이 다른 비교기에서의 합과 같게 되므로써 비교기의 입력에서의 이득들이 일정하게 되기 때문에, 연산 정확도는 향상될 수 있다.

또한, 입력 캐패시턴스 C_p의 영향은 다음과 같이 감소될 수 있다 : 각 비교기(제1도에 도시)에 접속된 캐패시턴스들의 합과 입력 캐패시턴스 C_p의 비가 다른 비교기에서의 비와 같게 되는 경우, 이득들이 일정하게 되기 때문에, 입력 캐패시턴스의 영향은 각 비교기들에 접속된 캐패시턴스들의 합들 사이에 차이가 있는 경우에 비교기용 입력 디바이스의 사이즈 변경, 조정용 캐패시턴스 가산 등의 방법에 의해 조정될 수 있다.

상술한 바와 같이, 본 발명은 연산 정확도를 향상시킬 수 있는데, 이는 입력부에 캐패시턴스를 갖는 다수의 디바이스들이 사용되는 경우에도 각 비교 수단의 입력부들 내에서 이득들이 같기 때문이다.

여기에서는, 상술한 바와 같이 캐패시턴스들의 합들 또는 캐패시턴스들의 합과 입력 캐패시턴스의 비들이 서로 완전히 같지 않아도 되지만, 상기 목적을 만족시키는 정확도를 얻기 위해서는 필요하다는 것을 주지해야 한다.

[실시예 1]

제1도는 본 발명의 실시예 1의 연산 처리 장치를 도시하는 개략 회로도이다. 제1도에서, (11, 12, 13 내지 1n, 81, 82, 83 내지 8m) 각각은 입력 단자들을 나타내고, (C₁₁, C₁₂, 내지 C_1n, C₈₂내지 C_8m) 각각은 입력 단자들에 접속된 캐패시턴스들을 나타내며, 이들은 단자(31, 32)를 통해 비교기(71 또는 72)의 입력부에 접속된다. 비교기(71 및 72) 각각은 입력 전압과 임계 전압 V_TH사이의 차 전압을 증폭하여 이들을 비교한다. 제1도에서, 입력 단자 C₁₂내지 C_1n은 집합을 이루고, 입력 단자 C₈₁내지 C_8m은 다른 집합을 이룬다.

참조번호(500)은 비교기(71 및 72)에 접속된 처리 회로를 나타내고, (200)은 출력 단자를 나타낸다.

상기 셋업시에, 입력 단자(11, 12, 13, ..., 1n)들에 입력된 전압들을 각각 V₁₁, V₁₂, V₁₃, ..., V_1n이라고 가정하면, 비교기(71)의 입력 전압의 진폭은 다음과 같이 주어진다 :

예를 들면, C₁₁= C₁₂= C₁₃... = C_1n= C이면, 진폭은 (V₁₁+ V₁₂+ ... + V_1n)/n이고 ; C₁₁= C₁₂/2 = C₁₃/4 ... = C_n/2^n-1이면, 진폭은 (V₁₁+ 2V₁₂+ 4V₁₃+ ... + 2^n-1V_1n)/(2ⁿ-1)이며 ; 또한 V₁₁= V이고 V₁₂= V₁₃= ... = V_1n= 0이면, 비교기의 입력 진폭은 각각 V/n, V/(2ⁿ-1)과 같이 매우 작아진다.

비교기(72)의 입력도 동일하게 적용될 수 있다.

따라서, 상기 미세한 전압 변화는 비교기의 비교 전압을 적절한 값으로 설정하므로써 검출될 수 있는데, 이는 각종 연산 동작들을 실행시킬 수 있게 한다.

그러나, 실제 디바이스들은 비교기의 입력에 기생 캐패시턴스, 배선 캐패시턴스 등에 의한 입력 캐패시턴스 C_p를 갖기 때문에, 입력 진폭은 다음과 같다 :

따라서, 입력 진폭은 입력 캐패시턴스 C_p의 영향으로 인한 이득 오차를 가지므로, 판정 전압 V_TH대해서 오차를 갖는다.

상술한 바와 같이, 입력에 접속된 캐패시턴스를 갖는 다수의 비교기들을 이용하여 복잡한 연산이 수행되는 경우에, 각 비교기에 접속된 캐패시턴스들의 합, C₁₁+ C₁₂+ ... + C_1n이 다른 비교기들의 것들과 다르면, 비교기들의 입력 전압들은 서로 다른 이득 오차들을 갖는데, 이는 연산 정확도를 악화시키는 문제점을 발생한다.

본 발명에서, 각 비교기의 입력에 접속된 캐패시턴스들의 합은 다른 비교기들의 것들과 같게 되므로, 비교기들의 입력에서의 이득들은 일정하게 되어, 연산 정확도를 향상시킨다.

상세하게는, 본 실시예는 제1비교기(71)에 접속된 캐패시턴스들의 합, C₁₁+ C₁₂+ ... + C_1n이 제2비교기(72)에 접속된 캐패시턴스들의 합, C₈₁+ C₈₂+ ... + C_8m과 같아지게 되어 있다.

각 비교기들의 기생 캐패시턴스, 배선 캐패시턴스 등에 의한 입력 캐패시턴스 C_p1, C_p2가 서로 같아질수록, 이득 오차는 작아진다. 그 다음, 동일한 셋업의 비교기들이 비교기(71 및 72)들에 적용될 수 있다. 캐패시턴스들이 접속되어 있는 다수의 비교기들을 이용하여 복잡한 연산이 수행되는 경우에, 비교기로서 동일한 셋업의 비교기들이 사용될 수 있으므로, 장치 또는 회로의 설계 및 제조를 단순화시킬 수 있다.

캐패시턴스들이 많이 존재하고, 이득이 작기 때문에 비교기의 임계 값 V_TH가 시프트될 필요가 있는 경우에, 복수의 비교기들의 임계 값 V_TH는 동일한 방식으로 시프트될 수 있으므로, V_TH의 제어를 단순화시킬 수 있는 이점을 제공한다.

입력 캐패시턴스 C_p의 영향을 감소시키기 위해서, 다른 효과적인 방법은 하기 식1에 의해 정해진 바와 같이 각 비교기에 접속된 캐패시턴스들의 합과 입력 캐패시턴스 C_p의 비를 다른 비교기들에 대해서도 같게 만드는 것이다.

(식1) 페이지 8

한 비교기에 접속된 캐패시턴스들의 합이 다른 비교기의 것과 다르면, 입력 캐패시턴스의 영향은 비교기의 입력 디바이스의 사이즈 변경, 조정용 캐패시턴스 가산등의 방법에 의해 조정될 수 있다. 또한, 연산 정확도는 비들을 같게 만들기 위한 조정의 경우에도 마찬가지로 향상될 수 있다. 물론, 이러한 비는 캐패시턴스들의 합이 서로 같은 경우에도 적용될 수 있다.

본 실시예가 비교기의 입력으로서의 플로팅 게이트의 클램핑 방법을 도시하지는 않았지만, 클램핑은 GND와 같은 DC 레벨에서 클램핑하기 위한 클램핑 방법, 또는 비교기의 출력을 다시 입력으로 공급하기 위한 방법에 의해 실제 응용시에 먼저 실행되어 오프셋 영향을 제거시킨다.

물론, 다른 클램핑 방법이 사용될 수도 있다.

비교기들은 제2도에 도시된 것과 같은 인버터 구조의 것들, 또는 제3도에 도시된 것과 같은 차동 증폭기를 사용하는 것들로부터 선택될 수 있다. 또한, 다른 형태의 비교기들은 신호를 증폭할 수 있는 한, 적용될 수 있다.

제2도 및 제3도에서, (3, 20, 21, 23)은 백 게이트를 나타내고, (100)은 원하는 전압의 전원 장치에 접속된 V_DD전원 단자를 나타내며, (101)은 GND 접지 단자, (501)은 정전류원, (R1, R2)는 저항, (M1)은 p-채널형 MOS 트랜지스터, 및 (M2, M4)는 n-채널형 MOS 트랜지스터를 나타낸다.

제1도가 2개의 비교기를 포함하는 예를 도시했지만, 본 발명은 상기 설명에서 알 수 있듯이, 3개 이상의 비교기들을 포함하는 경우에도 적용될 수 있다.

[실시예 2]

제4도는 본 발명이 멀티-스텝형 8-비트 A/D 컨버터에 적용되는 예를 도시한다.

제4도에서, (4, 50 내지 54)는 비교기들인 CMOS 인버터들을 나타내고, (55 내지 63)은 CMOS 인버터, (C₀내지 C₁₇)은 캐패시턴스, (200 내지 204)는 디지탈 출력 단자, 및 (1)은 아날로그 입력 단자를 나타낸다. 또한, (20 내지 29)는 백 게이트, (M3, M5, M7, M9)는 p-채널형 MOS 트랜지스터, 및 (M6, M8, M10)은 n-채널형 MOS 트랜지스터를 나타낸다.

아날로그 입력 단자(1)은 비교기(50)의 입력에 접속되고 각 캐패시턴스(C₂, C₅, C₉, C₁₇)들을 통해 비교기(51 내지 54)들의 입력들에 접속되며, 비교기(50)의 출력은 인버터(55)를 통해 디지탈 출력 단자(MSB)(200)에 접속되고, 또한 인버터(56)과 각 캐패시턴스(C₁, C₄, C₈, C₁₆)들을 통해 비교기(51 내지 54)들의 입력들에 접속된다.

비교기(51)의 출력은 인버터(57)을 통해 디지탈 출력 단자(201)에 접속되고, 또한 인버터(58)과 각 캐패시턴스(C₃, C₇, C₁₄)들을 통해 비교기(52 내지 54)들에 접속된다. 이러한 방식으로, 상위 비트의 출력은 인버터와 각 캐패시턴스들을 통해 하위 비트들 전체의 비교기들의 입력들에 순서대로 접속된다.

상기 셋업 동작 설명을 간단히 하기 위해서는, 제4도의 최상위 2 비트들에 대해서 도시된 제5도, 및 타이밍 챠트를 도시하는 제6a도 내지 제6d도 및 제7a도 내지 제7d도를 참조하여 각 부분들에 대한 동작들을 설명한다.

제6a도 내지 제6d도는 제5도의 회로도에서 캐패시턴스들의 합들이 같지 않은 경우의 동작 예를 도시하기 위한 각 부분들에서의 타이밍 챠트이다. 제6a도 내지 제6d도에서, 제6a도는 제5도에 도시된 비교기(50)의 입력부인 포인트 b에서의 전압 변화를 도시하고, 제6b도는 출력 단자(200)에서의 전압 변화를 도시하며, 제6c도는 비교기(51)의 입력부인 포인트 a에서의 전압 변화를 도시하고, 제6d도는 출력 단자(201)에서의 전압 변화를 도시한다. 또한, 실선은 기생 캐패시턴스 및 배선 캐패시턴스로 인한 입력 캐패시턴스의 영향이 없는 경우를 나타내고, 점선은 입력 캐패시턴스의 영향이 있는 경우를 나타낸다.

제6a도 내지 제6d도에서 실선으로 도시된 바와 같이, 전압 V_b는 임계 값(설명을 위해 V_TH= V_DD/2라고 가정)보다 충분히 낮은 경우에 입력 단자(1)을 통해 비교기(50)의 입력에 입력되고, 디지탈 출력 단자(200)은 비교기(50) 및 인버터(55)를 통해 Low로 판정된다.

이러한 결과는 인버터(56)에 의해 반전되고, 캐패시턴스 C₁의 한 단자는 전원 전압과 같게 된다. 따라서, 다음 식에 의해 정해진 바와 같이, 비교기(51)의 포인트 a에서의 전압 V_a는 전원 전압 V_DD와 V₁사이의 차를 입력 단자(1)에서의 전압 V₁을 기준으로 C₁과 C₂의 캐패시턴스 비로 나눠 얻어진 값이다.

이 경우, V₁이 충분히 작은 값이기 때문에, V_a는 비교기(51)의 임계 값보다 작으며, 따라서 출력 단자(201)은 Low로 판정된다.

V₁의 증가에 따라, V_a도 증가하지만, V₁V_a이기 때문에, V_a는 V₁이전의 비교기(51)의 임계 값을 초과한다. 따라서, 출력(201)은 일찍 반전되어 High로 된다. 또한, V₁이 증가되어 비교기(50)의 임계 값을 능가하면, 출력(200)은 반전되어 High로 되므로, C₁의 한 단자를 접지 전위와 같게 만든다. 이 때, 포인트 a에서의 전위는 다음 식에 의해 정해진 바와 같이, C₁과 C₂의 캐패시턴스 비로 나눠 얻어진 값이 된다 :

따라서, Va는 비교기(51)의 임계 값보다 작게 되므로, 비교기(51)의 출력은 반전되어, 출력(201)을 Low로 변경시킨다. V₁이 또 증가함에 따라, Va는 이에 비례하여 증가한다. Va가 비교기(51)의 임계 값보다 다시 크게 되면, 출력(201)은 High로 반전된다.

제4도의 8-비트 A/D 컨버터에서, 하위 비트들 또한, 동일한 동작으로 동작되어 디지탈 출력 값 202 내지 204를 결정한다. 여기에서, 상기 배치에서 비교기(50 내지 54)의 입력 전압은 캐패시턴스 분할비가 내림 비트 순차에 따라 작아지기 때문에 비트의 내림 순차대로 작아지는 진폭을 갖는다.

배선 캐패시턴스, 기생 캐패시턴스 등으로 인한 압력 캐패시턴스가 비교기(50 내지 54)를 구성하는 MOS 트랜지스터(M1 내지 M10)들 내에 존재하기 때문에, 각 비교기에 입력된 전압은 제6a도, 제6c도에서 점선으로 도시된 V_b', V_a'와 같은 이득 오차를 갖는다.

각 비교기의 입력 단자들에 접속된 캐패시턴스들의 합들이 서로 다르면, 비교기들의 입력에서의 이득들은 실시예 1에서와 같이 서로 다르다. 그 경우에 A/D의 출력 결과는 제6b도 및 제6d도에서 점선으로 도시된다.

제7a도 내지 제7d도에서의 점선은 본 발명에 의해 입력 캐패시턴스 C_p의 영향이 감소될 때의 결과를 도시한다. 제7a도 내지 제7d도는 제6a도 내지 제6d도에서 설명된 것과 유사하다.

제6d도 및 제7d도에서 도시된 바와 같이, 제6d도의 점선은 각 디지탈 값들의 변화의 폭 T₁, T₂, T₃, T₄의 분산이 큼을 도시하는데, 이는 A/D 컨버터의 직선성을 악화시키고, 반면에 본 발명에 따른 제7d도의 점선은 T₄가 다른 것들과 다르다는 점만 제외하고 T₁= T₂= T₃임을 도시하는데, 이는 A/D 컨버터의 중요한 특징인 직선성이 A/D 컨버터의 이득 오차에도 불구하고 악화되지 않는다는 것을 입증한다.

본 발명에 따른 컨버터의 경우에, T₁이 클램핑 전압 등의 분산에 의해 다르더라도, T₂= T₃의 관계가 유지될 수 있으며, 이는 직선성이 오프셋 오차의 발생에도 불구하고 악화되지 않는다는 것을 입증한다.

상술한 바와 같이, A/D 컨버터가 본 발명에 따라 입력에 캐패시턴스가 접속되어 있는 비교기들을 다수개 사용하여 구성되는 경우에, 비교기의 입력에서의 이득들은 각 비교기들의 입력에 접속된 캐패시턴스들의 합들을 서로 같게 만들므로써 일정하게 되며, 이는 연산 정확도를 향상시킬 수 있고 A/D 컨버터의 직선성의 악화를 완화시킬 수 있다.

입력 캐패시턴스 Cp의 영향을 완화시키기 위해서, 각 비교기에 접속된 (제1도에 도시된 바와 같이) 캐패시턴스들의 합과 입력 캐패시턴스 Cp의 비를 다른 비교기들에 대해서도 같게 만들면 동일한 효과가 달성될 수 있기 때문에, 입력 캐패시턴스의 영향은 각 비교기들에 접속된 캐패시턴스들의 합들이 서로 다른 경우에 비교기의 입력 디바이스의 사이즈 변경, 조정용 캐패시턴스 가산 등의 방법에 의해 조정될 수 있다.

본 실시예가 비교기의 입력으로서의 플로팅 게이트의 클램핑 방법을 도시하지 않았지만, 클램핑은 GND와 같은 DC 레벨에서 클램핑하기 위한 클램핑 방법, 또는 비교기의 출력을 다시 입력으로 공급하기 위한 방법에 의해 실제 응용시에 먼저 실행되어 오프셋 영향을 제거시킨다. 물론, 다른 클램핑 방법이 사용될 수도 있다.

비교기들은 제2도에 도시된 것과 같은 인버터 구조의 것들, 또는 제3도에 도시된 것과 같은 차동 증폭기를 사용하는 것들로부터 선택될 수 있다. 또한, 다른 형태의 비교기들은 신호를 증폭할 수 있는 한, 적용될 수 있다.

상술한 바와 같이, 본 발명은 입력부에 접속된 1개 이상의 캐패시턴스들을 각각 갖는 다수의 비교 수단을 사용하여 연산 처리 장치의 연산 정확도를 향상시킬 수 있는데, 이는 각 비교 수단에 접속된 캐패시턴스들의 합들을 서로 같게 만들거나, 각 비교 수단에 접속된 캐패시턴스들의 합과 비교 수단의 입력 캐패시턴스의 비를 다른 비교 수단에 대해서도 같게 만들므로써, 입력부에 캐패시턴스를 갖는 다수의 디바이스들을 사용하는 경우에도 각 비교 수단의 입력부에서의 이득이 일정하게 되기 때문이다.

여기에서, 상술한 바와 같이, 캐패시턴스들의 합들, 및 캐패시턴스들의 합과 입력 캐패시턴스의 비는 서로 완전하게 같지는 않지만, 각각의 목적에 부합되는 정확도를 달성할 필요가 있다는 것을 주지해야 한다.

본 발명에서, 각 비교기들의 입력 캐패시턴스들을 서로 근접시킬수록, 이득 오차는 작아지는데, 이는 비교기로서 동일한 비교기들을 사용하는 것을 가능하게 한다. 따라서, 동일한 비교기들은 복잡한 연산들이 캐패시턴스들의 접속되어 있는 대량의 비교기들을 사용하여 수행되는 경우에도 사용될 수 있는데, 이는 설계 및 제조를 단순화시킬 수 있다.

너무 많은 캐패시턴스들로부터 발생된 작은 이득들 때문에 비교기들의 임계 값이 시프트될 필요가 있는 경우에, 복수의 비교기들의 임계 값은 동일한 방식으로 시프트될 수 있으며, 이는 임계 값 제어를 단순화시킨다.

본 발명의 이러한 효과는 동일한 디바이스들의 대량 생산을 가능케 하며, 비교적 양호한 디바이스의 정확도를 갖는 반도체 집적 회로에 대한 응용에 특히 적합할 수 있다.

예를 들면, 입력에 접속된 캐패시턴스들을 갖는 다수의 비교기들로 A/D 컨버터가 구성되는 경우에도, 본 발명은 각 비교기들의 입력에 접속된 캐패시턴스들의 합들을 서로 같게 만드는데 적용될 수 있어, 비교기들의 입력에서의 이득들을 일정하게 만드는데, 이는 연산 정확도를 향상시킬 수 있고, A/D 컨버터의 직선성의 악화를 감소시킬 수 있다.

본 발명은 상술한 예들에 의해 국한되지 않으며, 본 발명의 범위 내에서 다양한 변형이 이루어질 수 있다.

Claims (6)

1. 입력부에 1개 이상의 캐패시턴스들이 접속되어 있는 다수의 비교 수단들을 갖는 연산 처리 장치에 있어서, 상기 각 비교 수단의 상기 입력부에 접속된 상기 캐패시턴스들의 합은 상기 다수의 비교 수단들에 대해서 실질적으로 동일한 것을 특징으로 하는 연산 처리 장치.
2. 제1항에 있어서, 상기 캐패시턴스들의 합과 상기 각 비교 수단의 입력 캐패시턴스와의 비(比)는 상기 다수의 비교 수단들에 대해서 실질적으로 동일하게 되어 있는 것을 특징으로 하는 연산 처리 장치.
3. 입력부에 1개 이상의 캐패시턴스들이 접속되어 있는 다수의 비교 수단들을 갖는 연산 처리 장치에 있어서, 상기 각 비교 수단의 상기 입력부에 접속된 상기 캐패시턴스들의 합과 상기 각 비교 수단들의 입력 캐패시턴스와의 비(比)는 상기 다수의 비교 수단들에 대해서 실질적으로 동일한 것을 특징으로 하는 연산 처리 장치.
4. 제3항 있어서, 상기 비교 수단은 인버터 셋업(setup)을 포함하는 것을 특징으로 하는 연산 처리 장치.
5. 제3항에 있어서, 상기 비교 수단은 차동 증폭기를 포함하는 것을 특징으로 하는 연산 처리 장치.
6. 제3항에 있어서, 상기 비교 수단은 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 연산 처리 장치.