CN101694992B

CN101694992B - 一种数字式自适应死区时间控制电路

Info

Publication number: CN101694992B
Application number: CN2009101679555A
Authority: CN
Inventors: 罗萍; 甄少伟; 高丽; 祝晓辉
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2009-10-21
Filing date: 2009-10-21
Publication date: 2011-12-07
Anticipated expiration: 2029-10-21
Also published as: CN101694992A

Abstract

一种数字式自适应死区时间控制电路，属于电子技术领域，涉及集成电路技术和采用同步整流技术的功率变换及电机驱动电路。由鉴相器、D触发器、可逆计数器、n选1多路选择器、(n+1)个延时单元、两个低翻转电平反相器、两个普通反相器构成河一个或非门构成。通过对NMOS管SR的开启信号不断进行鉴相比较，控制可逆计数器进行加减计数，从而调整延迟时间单元，控制多路选择器让NMOS管SR在一个合适的时刻开启，以实现死区时间的自适应调节。本发明既避免了由于死区时间过短而导致的两个功率管同时导通，也避免了由于死区时间过长导致的体二极管导通，从而降低了因为死区时间设置不合适而导致的额外损耗，提高了功率变换器的整体效率。

Description

一种数字式自适应死区时间控制电路

技术领域

本发明属于电子技术领域，涉及集成电路技术和采用同步整流技术的功率变换及电机驱动电路。

背景技术

直流输出的功率变换电路，通常需要整流电路对其输出进行整流。通常整流电路中的整流元件采用整流二极管。整流二极管不需要专门的控制电路，只要输入端电压足够高就导通。但是这种整流电路效率比较低，这是由于整流二极管本身比较大的导通压降造成的。快恢复二极管的导通压降在1.0～1.2V，即使是导通压降比较低的肖特基二极管也会有0.3～0.4V的导通压降。由于本身的正向导通压降所造成的功耗在低输入电压时效率损失尤为严重。比如12V的整流电压，整流二极管采用0.3V正向导通压降的肖特基二极管，在整流之前输入端等效电压需要为12.3V，整流的效率为97.6％，仅在整流电路上就会有2.4％的损耗。再比如3V的整流电压，整流之前输入等效电压需要为3.3V，整流效率只有90.9％，损耗就有9.1％。

同步整流技术就是使用功率MOSFET作为整流器件，替代整流二极管。MOSFET的导通电阻很小，只有几十毫欧到几百毫欧，即使在大电流时压降也很小，损耗也就很少，故能提高整流电路的效率。但是MOSFET是电压控制型器件，需要专门的驱动控制电路，栅压足够高的时候MOS管开启，低于阈值电压时关断。

以图1所示的Buck电路中为例。在Buck电路中，有两个功率MOS管，PMOS开关管SW和NMOS整流管SR。SW开启，SR关断时电感电流增加；SW关断，SR开启时电感电流减小。SW与SR是同频率的信号，波形如图3所示。为避免两个MOS管同时导通，在开启SR管之前要先关断SW管，需要有个间隔时间t₁。同样，在开启SW管之前要先关断SR管，需要时间间隔t₂。这两个时间间隔就是死区时间。

整流损耗主要发生在t₁时间内，在死区时间当中，两个MOS管都是关断的。此时，由于两个MOS管的漏极连接点LX处存在寄生电容(C_GD和C_DB等)，LX端电压会通过这些寄生电容放电而降低。如果死区时间太长，为了维持电感中的电流，LX处的电压降至-0.7V左右，SR管的体二极管就会导通，此时就会有很大的体二极管损耗。如果死区时间过短，也就是说LX处寄生电容未放完电，SR就导通，则LX会通过SR管继续放电，引起附加开关损耗。而且此时SW管可能还未完全关断，SR管就已经开启，也就是出现两个功率管同时导通的情况，这样可能会造成很大的瞬态电流，甚至烧毁功率管。如果死区时间设置合适，LX刚好放电至电压为0时，SR开启，就不会引起额外的损耗，这就是最理想的死区时间。

目前国内外有几种控制死区时间的方法，比如：

固定死区时间。在设计的初期阶段就确定好MOS管的死区时间，在最坏条件下和宽范围内都能满足两个功率管不同时导通的要求，实现两个MOS管的交替导通。但是由于这种方法不能自适应调节，不能在不同的负载、工艺等外界条件下保持同样的死区时间，并可能因为外部条件的变化，使得最初确定的死区时间过长，导致变换效率的降低。

模拟的自适应死区控制。通过引入比较器，用于检测LX点处的电压是否降为零，如果LX降为零，就让SR管开启。但是由于比较器本身就有比较大的功耗，而且由于失调、温漂等因素，本身精度也会产生影响，固有的延迟时间也比较大。所以，这种方法实现起来会比较困难，效率、精度、响应时间等都不能达到死区时间设计的预期要求。

发明内容

本发明提供一种数字式自适应死区时间控制电路，采用数字的方法实现死区时间的自适应控制，具有功耗低，响应速度快，整流效率高的优点。

本发明技术方案如下：

一种数字式自适应死区时间控制电路，如图1所示，由鉴相器、D触发器、可逆计数器、n选1多路选择器、(n+1)个延时单元、两个低翻转电平反相器、两个普通反相器构成河一个或非门构成。低翻转电平反相器2的反相输出端通过第(n+1)延时单元接鉴相器的NLX输入端，低翻转电平反相器1的反相输出端通过普通反相器3接鉴相器的GNN输入端；鉴相器的UP输出端接入D触发器的D输入端，鉴相器的DN输出端接D触发器的CLOCK输入端；D触发器的清零端CLR接外部清零信号，D触发器的OUT输出端接入可逆计数器的N输入端；外部时钟信号CLK经普通反相器4接可逆计数器的CLOCK输入端，外部清零信号CLR接可逆计数器的CLR清零端，可逆计数器的Q₁至Q_m输出端分别对应接n选1多路选择器的A输入端A₁至A_m；脉冲宽度调制信号PWM接延时单元n的输入端，延时单元n至延时单元1依次串联，延时单元i(1≤i≤n)的输出端接n选1多路选择器的D输入端D_i(1≤i≤n)；或非门的一个输入端接脉冲宽度调制信号PWM，另一个输入端鉴相器的GNN输入端。

上述技术方案中，所述可逆计数器具体可采用三位输出的可逆计数器；所述n选1多路选择器可采用8选1多路选择器；所述第(n+1)延时单元可采用普通反相器5和普通反相器6串联实现。

本发明提供的数字式自适应死区时间控制电路具体应用时，如图2所示，或非门的输出信号经反相、延时后输至PMOS管SW的栅控驱动单元1的输入端，栅控驱动单元1的输出信号输至PMOS管SW的栅极；n选1多路选择器的Y端输出信号输至NMOS管SR的栅控驱动单元2的输入端，栅控驱动单元2的输出信号输至NMOS管SR的栅极；NMOS管SR的栅极同时接低翻转电平反相器1的输入端；NMOS管SR的漏端电压信号LX输至低翻转电平反相器2的输入端。需说明的是，图2所示的本发明提供的数字式自适应死区时间控制电路的具体应用，是以Buck电路为例的，但本发明提供的数字式自适应死区时间控制电路同样适用于其他所有采用同步整流技术的功率驱动或电机驱动电路中。

鉴相器作用是比较鉴相器的两个输入端GNN和NLX信号上升沿的先后顺序。输出波形如图4、图5所示，如果GNN落后于NLX到来，则鉴相器的UP输出端输出一个宽度接近于相差时间的脉冲，鉴相器的DN输出端输出一个极窄的脉冲。如果GNN先于NLX到来，则DN输出一个宽度接近于相差时间的脉冲，UP输出一个极窄的脉冲。

D触发器是一个上升沿触发的触发器，在时钟信号的上升沿到来时刻采样D输入端信号，并根据采样的结果改变输出。

可逆计数器是由JK触发器组成的可逆计数器，在输入端信号N＝1时执行加1计数，在N＝0时执行减1计数。

低翻转电平的反相器，是由普通反相器结构中的PMOS管和NMOS管之间串接了一个二极管连接的N管产生，其翻转电平为0.9V，低于普通反相器的反转电平。

本发明各组成部分的功能是：

鉴相器是为了判断NMOS管SR开启的快慢，D触发器则是对鉴相器的结果进行处理，产生高低电平信号，控制后面的可逆计数器进行加减计数，从而控制多路选择器选通不同的延时单元电路进行输出，以调节NMOS管SR开启的时间。通过调整NMOS管SR导通的快慢，来实现对死区时间t₁的自适应调节。如果NMOS管SR开启得过快，说明死区时间t₁过短，也即GNN先于NLX达到上升沿，鉴相器输出波形如图5所示，D触发器输出低，则控制可逆计数器减1，多路选择器就会选择延时时间长一点的路径，在下一个开关周期的时候，NMOS管SR开启的就慢一些，以增大死区时间t₁。同样，如果NMOS管SR开启得过慢，说明死区时间t₁过长，也就是说GNN落后于NLX达到上升沿，鉴相器输出波形如图4所示，D触发器输出高，则控制可逆计数器加1，多路选择器就会选择延时时间短一点的路径，在下一个开关周期的时候，NMOS管SR开启得快一些，即减小死区时间t₁。

用于鉴相NMOS管SR开启快慢的参考信号NLX，是NMOS管SR漏端电压LX先经由低翻转电平反相器2反相，再经第(n+1)延时单元延时之后产生的；而GNN信号则是NMOS管SR的栅控信号GN经过低翻转电平反相器1反相，再经由普通反相器3产生的。低翻转电平反相器1和低翻转电平反相器2是为了让LX与GN的信号交叉点电平变得较低之后，再让鉴相器锁定GNN与NLX的上升沿信号，从而实现当LX降到零后，SR管才开启。

本发明所述自适应死区时间控制方法，具有以下优点：

与固定死区时间方法相比，整体Buck电路效率有1～2个百分点的提升。两种方法均采用相同的MOS管、驱动单元和外围元件，分别进行开环仿真。固定死区时间控制方法中设定死区时间为13-14ns，两种方法仿真结果效率对比如表2和表3所示：

表2 Vout＝33V Vin＝3.6V时的效

效率

1A

0.9A

0.8A

0.7A

0.6A

0.5A

0.4A

0.3A

0.2A

自适应

95.36％

95.79％

96.21％

96.62％

97.03％

97.44％

97.82％

98.17％

98.48％

固定死区

94.28％

94.92％

95.41％

95.74％

96.24％

96.61％

97.08％

97.51％

97.95％

表3 Vout＝1.5V Vin＝3.6V时的效率对比

效率

1A

0.9A

0.8A

0.7A

0.6A

0.5A

0.4A

0.3A

0.2A

自适应

90.96％

91.85％

92.57％

93.42％

93.99％

94.77％

95.33％

95.67％

95.74％

固定死区

89.25％

89.72％

90.61％

91.50％

92.29％

93.15％

93.94％

94.46％

94.72％

从表中可以看到，在输出电压与输入电压相差比较大的时候(Buck电路中PWM信号的占空比较大的时候)，自适应死区时间控制方法要比固定死区时间效率提升的更明显一些。而对于效率已经很高的情况(95％左右)，再提升一个百分点已经是很不容易的事情了，所以本发明效果还是很好的。

附图说明

图1为本发明提供的数字式自适应死区时间控制电路原理图。

图2为本发明提供的数字式自适应死区时间控制电路的一种具体实施方式电路原理图。

图3为死区时间的示意图；其中，t₁为NMOS管SR开启时候的死区时间，t₂是NMOS管SR关断时候的死区时间。

图4为鉴相器输入端信号GNN落后于NLX到来时的输出波形。

图5为鉴相器输入端信号GNN先于NLX到来时的输出波形。

图6为GNN先于NLX达到上升沿时各信号的仿真结果。

图7为GNN落后于NLX达到上升沿时各信号的仿真结果。

图6～图7中，GN为图2中NMOS管SR的栅控信号；GNN为GN信号经过低翻转电平反相器1和普通反相器3之后的信号；LX为NMOS管SR漏端电压信号；NLX为LX信号经过低翻转电平反相器2，再经过普通反相器5和普通反相器6延时之后的信号；GP为PMOS管SW的栅极电压；N为D触发器的输出信号。

具体实施方式

以可逆计数器采用三位可逆计数器，n选1多路选择器采用8选1多路选择器，第(n+1)延时单元采用普通反相器5和普通反相器6串联实现为例，说明本发明详细工作过程：

初始时刻，CLR对整个电路清零，计数器输出000，NMOS管SR会选择延时时间最长的路径D₁开启，这是为了避免一开始死区时间太短，两管同时导通。在每一个开关周期，鉴相器比较两个上升沿信号GNN和NLX的先后顺序，如果GNN比NLX先到达高电平，输出信号DN为一个宽度接近于相位差的脉冲，UP为一个极窄的脉冲，DN作为D触发器的触发时钟信号，在其上升沿时刻，D触发器采样到低电平输入，输出低电平，计数器减1，控制多路选择器选择延时时间长一些的路径来让NMOS管SR导通。同样的，如果GNN比NLX晚到达高电平，输出信号UP为一个宽度接近于相位差的脉冲，DN为一个极窄的脉冲，在DN上升沿时刻，D触发器采样到高电平输入，输出高电平，计数器加1，控制多路选择器选择延时时间短一些的路径来让NMOS管SR导通。最终调整至GNN和NLX几乎同时到达上升沿，非常接近于在LX电压降为0的时刻，GN刚好达到阈值电压、NMOS管SR刚好开启的理想状态。如图6、图7所示为仿真结果，最终死区时间处于一个动态调整的过程。如图5所示，当前周期GNN先于NLX到来，即NMOS管SR开启偏早，D触发器输出N变为低电平，计数器相应减1，意味着下一周期GNN将到来的稍微慢一些。图6即为下一周期的波形情况，GN经由自适应调整之后，GNN稍微落后于NLX到来，D触发器输出N由低电平翻为高电平，计数器加1，预示着下一周期GNN将到来的稍微快一些，最后GNN在这两种状态之间达到动态平衡。从仿真结果中可以看到，在LX非常接近降为0的时刻，SR管开启，此时的死区时间t₁即为最优的死区时间。

Claims

1.一种数字式自适应死区时间控制电路，由鉴相器、D触发器、可逆计数器、n选1多路选择器、(n+1)个延时单元、两个低翻转电平反相器、两个普通反相器构成的一个或非门构成；

其特征在于：

低翻转电平反相器2的反相输出端通过第(n+1)延时单元接鉴相器的NLX输入端，低翻转电平反相器1的反相输出端通过普通反相器3接鉴相器的GNN输入端；鉴相器的UP输出端接入D触发器的D输入端，鉴相器的DN输出端接D触发器的CLOCK输入端；D触发器的清零端CLR接外部清零信号，D触发器的OUT输出端接入可逆计数器的N输入端；外部时钟信号CLK经普通反相器4接可逆计数器的CLOCK输入端，外部清零信号CLR接可逆计数器的CLR清零端，可逆计数器的Q₁至Q_m输出端分别对应接n选1多路选择器的A输入端A₁至A_m；脉冲宽度调制信号PWM接延时单元n的输入端，延时单元n至延时单元1依次串联，延时单元i的输出端接n选1多路选择器的D输入端D_i，1≤i≤n；或非门的一个输入端接脉冲宽度调制信号PWM，另一个输入端鉴相器的GNN输入端。

2.根据权利要求1所述的数字式自适应死区时间控制电路，其特征在于，所述可逆计数器为三位可逆计数器；所述n选1多路选择器为8选1多路选择器。

3.根据权利要求1所述的数字式自适应死区时间控制电路，其特征在于，所述第(n+1)延时单元采用普通反相器5和普通反相器6串联实现。