CN202261023U - Dc－dc 变换器 - Google Patents

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Abstract

根据实施方式，本实用新型提供一种具备高端开关、与上述高端开关串联连接的低端开关、与上述低端开关并联连接的二极管、高端控制电路和低端控制电路的DC-DC变换器。高端控制电路具有检测上述高端开关的电流的检测电路，根据上述检测电路的输出将上述高端开关控制为开启或关闭。低端控制电路当上述高端开关为开启时将上述低端开关控制为关闭，当上述高端开关为关闭时根据上述检测电路的输出的峰值将上述低端开关控制为开启或关闭。

Description

DC-DC 变换器
本申请基于2010年9月13日提出的日本专利申请第2010-204295号并主张其优先权，这里引用其全部内容。
技术领域
本实用新型涉及DC-DC变换器。
背景技术
在降压型DC-DC变换器中，使用将高端开关及低端开关交替地开启、关闭而驱动电感器的同步整流方式、和仅将高端开关开启、关闭的斩波器(chopper)方式。
斩波器方式虽然小电流时的开关损失较少，但由于将低端元件用二极管构成，所以二极管带来的电压下降较大，大电流时的效率较差。另一方面，同步整流方式由于低端也进行开关，所以大电流时的效率较好，但在小电流时开关损失较大，效率恶化。此外，在小电流时有电感器的电流反向流过低端开关、效率恶化的情况。
实用新型内容
本实用新型的实施方式提供一种在较宽的电流域中功率利用系数较好的DC-DC变换器。
根据技术方案，提供一种DC-DC变换器，具备：高端开关；低端开关，与上述高端开关串联连接；二极管，与上述低端开关并联连接；高端控制电路；以及低端控制电路。高端控制电路，具有检测上述高端开关的电流的检测电路，根据上述检测电路的输出将上述高端开关控制为开启或关闭。低端控制电路，当上述高端开关开启时，将上述低端开关控制为关闭；当上述高端开关关闭时，根据上述检测电路的输出的峰值将上述低端开关控制为开启或关闭。
根据本实用新型的技术方案，能够提供一种在较宽的电流域中功率利用系数良好的DC-DC变换器。
附图说明
图1是例示有关第1实施方式的DC-DC变换器的结构的电路图。
图2是表示电感器的电流的峰值的输出电压依存性的特性图。
图3是DC-DC变换器的主要的信号的时序图，图3A表示时钟信号CLK，图3B表示高端开关的电流IQ1，图3C表示第2比较电路的输出信号PWM，图3D表示高端控制信号VH，图3E表示低端控制信号VL，图3F表示选择信号SEL，图3G表示基准电压VT。
具体实施方式
以下，参照附图详细地说明实施方式。另外，在本说明书和各图中，关于已有的图，对于与前述同样的要素赋予相同的标号而适当省略详细的说明。
(第1实施方式)
图1是例示有关第1实施方式的DC-DC变换器的结构的电路图。
DC-DC变换器1具备高端开关Q1、与高端开关Q1串联连接的低端开关Q2、控制高端开关Q1的高端控制电路6、和控制低端开关Q2的低端控制电路7等。DC-DC变换器1输出将电源电压VIN降压后的输出电压VOUT。
在电源线2与驱动线3之间连接着高端开关Q1。在驱动线3与接地线4之间连接着低端开关Q2。低端开关Q2与高端开关Q1串联连接。
另外，在图1中，高端开关Q1由P沟道型MOSFET(以下称作PMOS)构成。此外，低端开关Q2由N沟道型MOSFET(以下称作NMOS)构成。但是，高端开关Q1也可以由NMOS构成。
电感器L1的一端经由驱动线3连接在高端开关Q1及低端开关Q2上。电感器L1的另一端连接在输出线5上。在输出线5与接地线4之间，分别连接着反馈电阻R1、R2、平滑电容器C1。
电感器L1经由驱动线3受高端开关Q1驱动，向输出线5生成输出电压VOUT。输出电压VOUT被平滑电容器C1平滑化。此外，通过反馈电阻R1、R2从输出电压VOUT生成电压VFB。电压VFB被反馈给高端控制电路6。
另外，在图1中，向高端控制电路6反馈将输出电压VOUT用反馈电阻R1、R2分压后的电压VFB。但是，也可以将输出电压VOUT作为电压VFB反馈给高端控制电路6。
高端开关Q1被从高端控制电路6输出的高端控制信号VH控制为开启或关闭。由于高端开关Q1由PMOS构成，所以高端控制信号VH的逻辑是负逻辑。当高端控制信号VH是低电平时，高端开关Q1开启，当是高电平时，高端开关Q1关闭。
低端开关Q2被从低端控制电路7输出的低端控制信号VL控制为开启或关闭。低端开关Q2由NMOS构成，所以低端控制信号VL的逻辑是正逻辑。当低端控制信号VL是低电平时，低端开关Q2关闭，在高电平时，低端开关Q2开启。
在低端开关Q2的两端上连接着二极管D1。二极管D1与低端开关Q2并联连接在高端开关Q1与接地线4之间。在二极管D1中，当低端开关Q2关闭时，电感器L1的再生电流从接地线4朝向电感器L1流动。另外，二极管D1也可以是包含在低端开关Q2中的寄生二极管。
高端控制电路6将高端开关Q1控制为开启或关闭，以使从输出电压VOUT反馈的电压VFB成为与作为基准的电压VREF相等。
高端控制电路6将电压VFB和电压VREF的误差与高端开关Q1的电流IQ1比较，将高端开关Q1控制为开启或关闭。
高端开关Q1的电流IQ1被检测电路8检测。检测电路8通过将与高端开关Q1并联连接的检测晶体管Q3的电流变换为电压来检测高端开关Q1的电流IQ1。检测晶体管Q3的电流与高端开关Q1的电流IQ1成比例，检测电路8输出与电流IQ1成比例的电压。
另外，高端开关Q1开启时的高端开关Q1的电流IQ1与电感器L1的电流IL1相等。检测电路8通过检测高端开关Q1的电流IQ1来检测电感器L1的电流IL1。
电压VFB和电压VREF的误差被误差放大电路9放大。误差放大电路9的输出被输入到第2比较电路10的正输入端子中。在第2比较电路10的负输入端子中，被从检测电路8输入高端开关Q1的电流IQ1的检测值。
第2比较电路10当输入到正输入端子中的误差比输入到负输入端子中的电流IQ1的检测值大时输出高电平。此外，当输入到正输入端子中的误差比输入到负输入端子中的电流IQ1的检测值小时输出低电平。
第2比较电路10的输出被输入到由两个NAND(逻辑积的否定电路)构成的闩锁电路11的一个输入端子中。在闩锁电路11的另一个输入端子中被输入由时钟信号振荡电路12生成的时钟信号CLK。闩锁电路11的输出经由2级的逆变器被作为高端控制信号VH输出。
高端控制电路6同步于时钟信号CLK而动作。
当时钟信号CLK为低电平时，闩锁电路11被复位，输出低电平。高端控制信号VH为低电平，高端开关Q1开启。当第2比较电路10的输出为低电平时，闩锁电路11被设置，闩锁电路11输出高电平。高端控制信号VH为高电平，高端开关Q1关闭。
因而，当电流IQ1的检测值比电压VFB的相对于电压VREF的误差小时，对高端控制信号VH输出低电平，将高端开关Q1控制为开启。此外，当电流IQ1的检测值比电压VFB的相对于电压VREF的误差大时，对高端控制信号VH输出高电平，将高端开关Q1控制为关闭。
低端控制电路7输出将低端开关Q2控制为开启或关闭的低端控制信号VL。当高端开关Q1为开启时，输出将低端开关Q2关闭的低端控制信号VL。此外，当高端开关Q1为关闭时，根据高端开关Q1的电流IQ1的峰值，输出将低端开关Q2控制为开启或关闭的低端控制信号VL。
另外，电感器L1的电流IL1及高端开关Q1的电流IQ1随着时间变动。所以，做成了通过电流IQ1的峰值检测电感器L1的电流IL1的大小的结构。
当高端开关Q1关闭时，在将低端开关Q2控制为关闭的情况下，成为以斩波器方式动作。电感器L1的再生电流流过二极管D1。
此外，当高端开关Q1关闭时，在将低端开关Q2控制为开启的情况下，成为以同步整流方式动作。电感器L1的再生电流流过低端开关Q2。
这样，低端控制电路7选择DC-DC变换器1是以斩波器方式动作、还是以同步整流方式动作。以下，将DC-DC变换器1以斩波器方式动作的情况称作斩波器模式，将以同步整流方式动作的情况称作同步整流模式。
斩波器模式和同步整流模式通过根据高端开关Q1的电流IQ1的峰值生成的选择信号SEL而被选择。当选择信号SEL是低电平时是同步整流模式，当选择信号SEL是高电平时是斩波器模式。
如上所述，斩波器方式的小电流时的效率较高但大电流时的效率较差。此外，同步整流方式的小电流时的效率较差、大电流时的效率较高。斩波器方式的效率与同步整流方式的效率相等时的峰值电流的规定值由DC-DC变换器1的电源电压VIN、输出电压VOUT、输出电流等的设计值决定。
因而，在电感器L1的电流IL1的峰值比规定值大的情况下，同步整流方式比斩波器方式效率高。所以，在高端开关Q1的电流IQ1的峰值比规定值大的情况下，选择信号SEL成为低电平，成为同步整流模式。当高端开关Q1关闭时，将低端开关Q2控制为开启。
此外，在电感器L1的电流IL1的峰值比规定值小的情况下，斩波器方式比同步整流方式效率高。所以，在高端开关Q1的电流IQ1的峰值比规定值小的情况下，选择信号SEL成为高电平，成为斩波器模式。当高端开关Q1关闭时，将低端开关Q2控制为关闭。
因此，在DC-DC变换器1中，能够在较宽的电流域中使功率利用系数变好。
另外，在高端开关Q1的电流IQ1的峰值与规定值相等的情况下，控制为同步整流模式或斩波器模式的哪种都可以。
此外，在DC-DC变换器1中，由检测电路8根据高端开关Q1的电流IQ1的峰值控制为斩波器模式或同步整流模式。
高端开关Q1的峰值的检测比低端开关Q2的电流的检测及电感器L1的电流IL1的零交叉(zero-cross)的检测容易，能够高精度地检测峰值。因此，能够抑制因检测误差带来的功率利用系数的改善效果的下降。
在降压型DC-DC变换器中，在以斩波器模式动作的情况下，在高端开关Q1的开启的占空比是50％以下的条件下，通过二极管D1的顺方向电压，相同的输出电流值中的电感器L1的电流IL1的峰值ILpeak表现为比同步整流模式高的值。
图2是表示电感器的电流的峰值的输出电压依存性的特性图。
在图2中，将电感器L1的电流IL1的峰值ILpeak的对于输出电压VOUT的依存性分别将斩波器模式的情况用虚线、将同步整流模式的情况用实线表示。另外，电源电压VIN＝5V、输出电流是0.5A，是电流连续模式。
如果将占空比定义为高端开关Q1为开启的期间TON的相对于一周期T的比TON/T，则占空比大致用VOUT/VIN表示。例如，当电源电压VIN＝5V、输出电压VOUT＝2.5V时，占空比约为50％。
如图2所示，在输出电压VOUT＝2.5V以下(占空比为50％以下)时，在与一定的输出电压VOUT对应的电感器L1的电流IL1的峰值ILpeak中，斩波器模式比同步整流模式的情况大。
例如，假设输出电压VOUT＝1.2V、对于电感器L1的电流IL1的峰值ILpeak的规定值为1.0A(图2的P点)。
在低端控制电路7中，通过高端开关Q1的电流IQ1检测电感器L1的电流IL1的峰值ILpeak，当检测值比规定值1.0A低时选择斩波器模式。此外，当检测值比规定值1.0A大时选择同步整流模式。
因而，例如在以同步整流模式动作的情况下，峰值ILpeak比规定值1.0A小，低端控制电路7选择斩波器模式。但是，在下个循环中以斩波器模式动作的情况下，峰值ILpeak比规定值1.0A大，低端控制电路7选择同步整流模式。这样，在相同的输出电流的状态下，按照1个循环交替地选择斩波器模式和同步整流模式，有可能成为输出电压变动的原因。
为了防止该情况，在低端控制电路7中，做成了将从同步整流模式向斩波器模式切换的峰值设定为比从斩波器模式向同步整流模式切换的电流的峰值小的结构。由此，能够对一定的输出电流供给稳定的输出电压。
在低端控制电路7中，将高端开关Q1的电流IQ1的检测值输入到具有两个阈值的第1比较电路13中。在对于高端开关Q1的电流IQ1的峰值选择同步整流模式时、和选择斩波器模式时，设定不同的阈值。因而，成为使从同步整流模式成为斩波器模式的峰值、和从斩波器模式成为同步整流模式的峰值中具有时滞的结构。
电压生成电路16将斩波器模式的阈值(第1阈值)VC、或同步整流模式的阈值(第2阈值)VS作为基准电压VT输出。将斩波器模式的阈值VC经由第1开关Q4作为基准电压VT输出。将同步整流模式的阈值VS经由第2开关Q5作为基准电压VT输出。
在第1开关Q4的门极中输入选择信号SEL。在第2开关Q5的门极中输入选择信号SEL的否定信号。另外，第1及第2开关Q4、Q5分别由NMOS构成。
因而，电压生成电路16当选择信号SEL为高电平时将斩波器模式的阈值VC作为基准电压VT输出。此外，当选择信号SEL为低电平时，将同步整流模式的阈值VS作为基准电压VT输出。
在第1比较电路13的正输入端子中，输入从电压生成电路16输出的基准电压VT。
当选择信号SEL为高电平、是斩波器模式时，第1开关Q4开启、第2开关Q5关闭。第1比较电路13的基准电压VT成为斩波器模式的阈值VC。此外，当选择信号SEL为低电平、是同步整流模式时，第1开关Q4关闭、第2开关Q5开启。第1比较电路13的基准电压VT成为同步整流模式的阈值VS。
这样，作为第1比较电路13的基准电压VT，在斩波器模式时将VC、在同步整流模式时将VS输入到第1比较电路13的正输入端子中。其中，VC＞VS。此外，在第1比较电路13的负输入端子中，作为比较信号而输入高端开关Q1的电流IQ1的检测值。第1比较电路13的输出被输入到保持电路14中。
保持电路14由D型触发电路(DFF)构成。在保持电路14的时钟端子CK中被输入高端控制电路6的闩锁电路11的输出。在保持电路14的Q端子被输出选择斩波器模式和同步整流模式的选择信号SEL。另外，当选择信号SEL为高电平时是斩波器模式、为低电平时是同步整流模式。
另外，在图1中，将保持电路14用DFF构成。但是，保持电路14只要能够凭借输入到时钟端子CK中的信号的上升或下降将输入到输入端子中的信号更新保持就可以。
当高端开关Q1关闭时，输入到保持电路14的时钟端子CK中的闩锁电路11的输出上升为高电平。并且，在保持电路14中保持高端开关Q1的电流IQ1的峰值与基准电压VT(＝VC或VS)的比较结果。
当高端开关Q1的电流IQ1的峰值比基准电压VT大时，对选择信号SEL输出低电平。当高端开关Q1的电流IQ1的峰值比基准电压VT小时，对选择信号SEL输出高电平。
在逻辑和的否定电路(NOR)15的一个输入端子中输入将高端控制信号VH反转后的信号，在NOR15的另一个输入端子中输入选择信号SEL。NOR15的输出是低端控制电路7的输出，作为低端控制信号VL控制低端开关Q2。
低端控制电路7根据高端开关Q1的电流IQ1的峰值，当高端开关Q1为关闭时将低端开关Q2控制为关闭或开启。DC-DC变换器1以斩波器模式或同步整流模式动作。
在电流IQ1的峰值比规定值小的情况下，低端控制电路7将低端开关Q2控制为关闭。DC-DC变换器1以斩波器模式动作。此外，在电流IQ1的峰值比规定值大的情况下，低端控制电路7将低端开关Q2控制为开启。DC-DC变换器1以同步控制模式动作。
因此，在DC-DC变换器1中，能够在较宽的电流域中使功率利用系数变好。
图3是DC-DC变换器的主要的信号的时序图，图3(a)表示时钟信号CLK，图3(b)表示高端开关的电流IQ1，图3(c)表示第2比较电路的输出信号PWM，图3(d)表示高端控制信号VH，图3(e)表示低端控制信号VL，图3(f)表示选择信号SEL，图3(g)表示基准电压VT。
另外，在图3(d)中，将高端开关Q1被控制为开启或关闭的情况分别用ON、OFF表示。此外，在图3(e)中，将低端开关Q2被控制为开启或关闭的情况分别用ON、OFF表示。
接着，参照图1、图3(a)～图3(g)对DC-DC变换器1的动作进行说明。另外，假设选择信号SEL为低电平。因而，基准电压VT为同步整流模式的阈值VS。
时钟信号CLK是低电平的期间较短的负的脉冲信号(图3(a))。时钟信号CLK的1周期是1个循环，DC-DC变换器1同步于时钟信号CLK而动作。
当时钟信号CLK从高电平下降为低电平时(图3(a))，闩锁电路11被复位而输出低电平。
高端控制信号VH成为低电平(图3(d))，高端开关Q1变为开启。高端控制信号VH的否定是高电平，所以低端控制信号VL不论选择信号SEL如何都为低电平(图3(e))，低端开关Q2为关闭。
由于高端开关Q1开启，所以高端开关Q1的电流IQ1增加(图3(b))。如果高端开关Q1的电流IQ1超过误差放大电路9的输出，则第2比较电路10的输出信号PWM成为低电平(图3(c))。闩锁电路11被设置而输出高电平。
高端控制信号VH变化为高电平(图3(d))，高端开关Q1关闭。第2比较电路10的输出信号PWM回到高电平(图3(c))。
此外，由于闩锁电路11被设置、闩锁电路11的输出从低电平变化为高电平，所以保持电路14的输出被更新。
在高端开关Q1的电流IQ1的峰值比基准电压VT大的情况下，选择信号SEL成为低电平(图3(f))。由于高端控制信号VH的否定是低电平、选择信号SEL是低电平，所以低端控制信号VL为高电平(图3(e))。
低端开关Q2变为开启，DC-DC变换器1成为同步整流模式。
此外，由于选择信号SEL为低电平，所以基准电压VT成为同步整流模式的阈值VS。
另一方面，当保持电路14的输出被更新时，在高端开关Q1的电流IQ1的峰值比基准电压VT小的情况下，选择信号SEL成为高电平(图3(f))。由于高端控制信号VH的否定是低电平、选择信号SEL是高电平，所以低端控制信号VL为低电平(图3(e))。
低端开关Q2为关闭，DC-DC变换器1成为斩波器模式。
此外，由于选择信号SEL为高电平，所以基准电压VT成为斩波器模式的阈值VC。
通过下个时钟信号CLK的下降，将闩锁电路11复位。在下个循环以后，重复同样的动作。
这样，根据高端开关Q1的电流IQ1的峰值切换为斩波器模式和同步整流模式。即，高端开关Q1的电流IQ1的峰值比基准电压VT小时为斩波器模式，但当比基准电压VT大时为同步整流模式。
因而，能够在较宽的电流域中使功率利用系数变好。
此外，对于高端开关Q1的电流IQ1的峰值，在将低端开关Q2关闭时和开启时设定分别不同的基准电压VT(＝VC或VS)，使低端开关Q2的开启、关闭的值具有时滞。
因而，对于一定的输出电流，能够抑制在斩波器模式与同步整流模式之间切换时的电压变动。
说明了本实用新型的一些实施方式，但这些实施方式是作为例子提示的，并不意味着限定实用新型的范围。这些新的实施方式能够以其他各种形态实施，在不脱离实用新型的主旨的范围中能够进行各种省略、替代、变更。这些实施方式及其变形包含在实用新型的技术范围及主旨中，并且包含在权利要求书所记载的发明和其等同的范围中。

Claims (20)

1.一种DC-DC变换器，其特征在于，具备：
高端开关；
低端开关，与上述高端开关串联连接；
二极管，与上述低端开关并联连接；
高端控制电路，具有检测上述高端开关的电流的检测电路，根据上述检测电路的输出将上述高端开关控制为开启或关闭；以及
低端控制电路，当上述高端开关开启时，将上述低端开关控制为关闭；当上述高端开关关闭时，根据上述检测电路的输出的峰值将上述低端开关控制为开启或关闭。
2.如权利要求1所述的DC-DC变换器，其特征在于，
上述低端控制电路当上述检测电路的输出的峰值比规定值小时，将上述低端开关控制为关闭；上述低端控制电路当上述检测电路的输出的峰值比规定值大时，将上述低端开关控制为开启。
3.如权利要求1所述的DC-DC变换器，其特征在于，
将上述低端开关从开启控制为关闭的上述检测电路的输出的峰值被设定得比将上述低端开关从关闭控制为开启的上述检测电路的输出的峰值小。
4.如权利要求3所述的DC-DC变换器，其特征在于，
上述低端控制电路具有：
保持电路，保持当上述高端开关关闭时将上述低端开关控制为开启或关闭的选择信号；以及
第1比较电路，将上述检测电路的输出与基准电压进行比较，向上述保持电路输出；
上述保持电路保持的上述选择信号在上述高端开关关闭时被更新为上述第1比较电路的输出信号。
5.如权利要求4所述的DC-DC变换器，其特征在于，
上述保持电路是D型触发电路。
6.如权利要求4所述的DC-DC变换器，其特征在于，
上述低端控制电路还具有将上述高端控制电路的输出用上述选择信号屏蔽的逻辑电路。
7.如权利要求3所述的DC-DC变换器，其特征在于，
上述高端控制电路使上述高端开关的开启的占空比为50％以下。
8.如权利要求1所述的DC-DC变换器，其特征在于，
上述检测电路具有与上述高端开关并联连接的检测晶体管。
9.如权利要求1所述的DC-DC变换器，其特征在于，
上述检测电路的输出的峰值是上述高端开关即将关闭之前的上述检测电路的输出。
10.如权利要求1所述的DC-DC变换器，其特征在于，
上述低端控制电路具有：
保持电路，保持当上述高端开关关闭时将上述低端开关控制为开启或关闭的选择信号；以及
第1比较电路，将上述检测电路的输出与基准电压进行比较，向上述保持电路输出；
上述保持电路保持的上述选择信号在上述高端开关关闭时被更新为上述第1比较电路的输出信号。
11.如权利要求10所述的DC-DC变换器，其特征在于，
上述低端控制电路还具有电压生成电路，该电压生成电路根据上述选择信号将第1阈值或比上述第1阈值低的第2阈值作为上述基准电压输出。
12.如权利要求11所述的DC-DC变换器，其特征在于，
上述低端控制电路还具有：
第1晶体管，被用上述选择信号控制为开启或关闭，当开启时输出上述第1阈值；以及
第2晶体管，被用上述选择信号的否定信号控制为开启或关闭，当开启时输出上述第2阈值。
13.如权利要求11所述的DC-DC变换器，其特征在于，
上述高端控制电路使上述高端开关的开启的占空比为50％以下。
14.如权利要求1所述的DC-DC变换器，其特征在于，
上述高端控制电路具有以一定周期被复位的闩锁电路。
15.如权利要求1所述的DC-DC变换器，其特征在于，还具备：
电感器，一端被连接在上述高端开关上；
平滑电容器，被连接在上述电感器的另一端与接地之间；
反馈电阻，被连接在上述电感器的另一端与接地之间，将输出电压反馈给上述高端控制电路。
16.如权利要求2所述的DC-DC变换器，其特征在于，
将上述低端开关从开启控制为关闭的上述检测电路的输出的峰值，被设定为比将上述低端开关从关闭控制为开启的上述检测电路的输出的峰值小。
17.如权利要求16所述的DC-DC变换器，其特征在于，
上述低端控制电路具有：
保持电路，保持当上述高端开关关闭时将上述低端开关控制为开启或关闭的选择信号；以及
第1比较电路，将上述检测电路的输出与基准电压进行比较，并向上述保持电路输出；
上述保持电路保持的上述选择信号在上述高端开关关闭时被更新为上述第1比较电路的输出信号。
18.如权利要求17所述的DC-DC变换器，其特征在于，
上述低端控制电路还具有电压生成电路，该电压生成电路根据上述选择信号将第1阈值或比上述第1阈值低的第2阈值作为上述基准电压输出。
19.如权利要求2所述的DC-DC变换器，其特征在于，
上述低端控制电路具有：
保持电路，保持当上述高端开关关闭时将上述低端开关控制为开启或关闭的选择信号；以及
第1比较电路，将上述检测电路的输出与基准电压比较，并向上述保持电路输出；
上述保持电路保持的上述选择信号在上述高端开关关闭时被更新为上述第1比较电路的输出信号。
20.如权利要求19所述的DC-DC变换器，其特征在于，
上述低端控制电路还具有电压生成电路，该电压生成电路根据上述选择信号将第1阈值或比上述第1阈值低的第2阈值作为上述基准电压输出。
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