JP2007221922A - 半導体装置 - Google Patents

Abstract

【課題】 出力電流が大きいときハイサイド側のスイッチング素子及びローサイド側のス
イッチング素子が同時にオフするデッドタイムを短縮し、出力電流が小さいときデッドタ
イムを長くする。
【解決手段】 ＤＣ−ＤＣコンバータ１には、第１のＯＦＦ検出回路２、第２のＯＦＦ検
出回路３、電流判定回路４、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ１乃至
３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２の
レベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力ＮＡＮＤ
回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２、Ｎｃｈ ＭＯＳトラン
ジスタＮＴ１及びＮＴ２、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワー
ＭＯＳトランジスタＰＮＴ２が設けられている。電流判定回路４で電流モニターされた回
生電流Ｉｂａｃｋの値に応じてデッドタイムが制御されている。
【選択図】 図１

Description

本発明は、半導体装置としてのＤＣ−ＤＣコンバータやインバータなどに係り、特にハ
イサイド側のスイッチング素子及びローサイド側のスイッチング素子が同時にオンするの
を防止する制御回路を有する半導体装置に関する。

ＤＣ−ＤＣコンバータ、インバータ、或いはレギュレータなどには、出力部にハイサイ
ド側スイッチング素子及びローサイド側スイッチング素子が設けられている。そして、こ
の一対のスイッチング素子が同時にオンして貫通電流が発生しないように、両者が同時に
オフ状態となるデッドタイムを設定するための回路が設けられている（例えば、特許文献
１参照。）。

特許文献１などに記載されているＤＣ−ＤＣコンバータでは、ハイサイド側スイッチン
グ素子及びローサイド側スイッチング素子が共に“ＯＦＦ”しているデッドタイム期間、
負荷からハイサイド側スイッチング素子側に回生電流が流れる。回生電流が流れていると
きにハイサイド側スイッチング素子が“ＯＦＦ”から“ＯＮ”するとリカバリー電流が流
れる。ハイサイド側スイッチング素子或いはローサイド側スイッチング素子の一方が十分
“ＯＦＦ”しないときに、他方が“ＯＮ”すると高電位側電源側から低電位側電源側へ貫
通電流が流れる。

出力電流の大小によらず一定なデッドタイムを設定すると、出力電流が大きい場合、リ
カバリー電流等によりＤＣ−ＤＣコンバータ等の効率低下が発生するという問題点がある
。一方、出力電流が小さい場合、貫通電流等によりＤＣ−ＤＣコンバータ等の効率低下が
発生するという問題点がある。
米国特許出願公開第２００４／０２０７３７２号明細書

本発明は、出力電流が大きいときハイサイド側のスイッチング素子及びローサイド側の
スイッチング素子が同時にオフするデッドタイムを短縮し、出力電流が小さいときデッド
タイムを長くする半導体装置を提供することにある。

本発明の一態様の半導体装置は、高電位側電源側に設けられ、制御電極に入力される信
号によりオン・オフ動作するハイサイド側スイッチング素子と、低電位側電源側に設けら
れ、制御電極に入力される信号によりオン・オフ動作するローサイド側スイッチング素子
と、前記ローサイド側スイッチング素子側に流れる回生電流をモニターし、その電流レベ
ルを判定して電流レベルに応じた信号レベルを有する第１及び第２の制御信号を生成する
電流判定回路と、前記ローサイド側スイッチング素子の制御電極に接続され、前記第１の
制御信号を入力し、前記回生電流が閾値より小さい場合、前記ローサイド側スイッチング
素子が“ＯＮ”から“ＯＦＦ”になるときの制御電極電圧を前記第１の制御信号レベルに
もとづいて前記回生電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ハイサイ
ド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が
閾値より大きい場合よりも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイ
ッチング素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを
長くする第１のＯＦＦ検出回路と、前記ハイサイド側スイッチング素子の制御電極に接続
され、前記第２の制御信号を入力し、前記ローサイド側スイッチング素子を“ＯＦＦ”か
ら“ＯＮ”させる信号を出力し、前記回生電流が閾値より小さい場合、前記ハイサイド側
スイッチング素子が“ＯＮ”から“ＯＦＦ”になるときの制御電極電圧を前記第２の制御
信号レベルにもとづいて前記回生電流が閾値より大きい場合よりも検知時刻を遅延させ、
前記ローサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前
記回生電流が閾値より大きい場合よりも前記回生電流が閾値より小さな場合に、前記ハイ
サイド側スイッチング素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”するデ
ッドタイムを長くする第２のＯＦＦ検出回路とを具備することを特徴とする。

本発明の他態様の半導体装置は、高電位側電源側に設けられ、制御電極に入力される信
号によりオン・オフ動作するハイサイド側スイッチング素子と、低電位側電源側に設けら
れ、制御電極に入力される信号によりオン・オフ動作するローサイド側スイッチング素子
と、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子の間から出
力される出力電流をモニターし、その電流レベルを判定して電流レベルに応じた信号レベ
ルを有する第１及び第２の制御信号を生成する電流判定回路と、前記ローサイド側スイッ
チング素子の制御電極に接続され、前記第１の制御信号を入力し、前記出力電流が閾値よ
り小さい場合、前記ローサイド側スイッチング素子が“ＯＮ”から“ＯＦＦ”になるとき
の制御電極電圧を前記第１の制御信号レベルにもとづいて前記出力電流が閾値より大きい
場合よりも検知時刻を遅延させ、前記ハイサイド側スイッチング素子を“ＯＦＦ”から“
ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場合よりも前記回生電流が
閾値より小さな場合に、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチ
ング素子が共に“ＯＦＦ”するデッドタイムを長くする第１のＯＦＦ検出回路と、前記ハ
イサイド側スイッチング素子の制御電極に接続され、前記第２の制御信号を入力し、前記
出力電流が閾値より小さい場合、前記ハイサイド側スイッチング素子が“ＯＮ”から“Ｏ
ＦＦ”になるときの制御電極電圧を前記第２の制御信号レベルにもとづいて前記出力電流
が閾値より大きい場合よりも検知時刻を遅延させ、前記ローサイド側スイッチング素子を
“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場合より
も前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前記ロー
サイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第２のＯＦＦ検
出回路とを具備することを特徴とする。

本発明によれば、出力電流が大きいときハイサイド側のスイッチング素子及びローサイ
ド側のスイッチング素子が同時にオフするデッドタイムを短縮し、出力電流が小さいとき
デッドタイムを長くする半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は
半導体装置としてのＤＣ−ＤＣコンバータを示す回路図、図２は第１のＯＦＦ検出回路を
示すブロック図、図３は第２のＯＦＦ検出回路を示すブロック図である。本実施例では、
出力部のハイサイド側スイッチング素子及びローサイド側スイッチング素子に、低オン抵
抗で、且つドライブ能力の高いＮｃｈ パワーＭＯＳ（Metal Oxide Semiconductor）
トランジスタを用いている。

図１に示すように、ＤＣ−ＤＣコンバータ１には、第１のＯＦＦ検出回路２、第２のＯ
ＦＦ検出回路３、電流判定回路４、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ
１乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、
第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力Ｎ
ＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジス
タＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２
、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（
入力電圧）端子Ｐｖｉｎが設けられている。

第１の高電位側電源としての入力用電源（入力電圧）Ｖｉｎは、入力用電源（入力電圧
）端子Ｐｖｉｎから供給され、第２の高電位側電源としての制御回路用電源Ｖｄｄは、制
御回路用電源端子Ｐｖｄｄから供給される。

ＤＣ−ＤＣコンバータ１は、入力用電源（入力電圧）を降圧した出力電圧Ｖｏｕｔを出
力する降圧型ＤＣ−ＤＣコンバータで、制御回路用電源Ｖｄｄよりも高電圧な、例えば、
１９Ｖの入力用電源（入力電圧）Ｖｉｎを入力し、例えば、ＰＷＭ（Pulse Width Modu
lation）制御によるＯＮ／ＯＦＦ制御信号にもとづいてハイサイド側スイッチング素子で
あるＮｃｈ パワーＭＯＳトランジスタＰＮＴ１とローサイド側スイッチング素子である
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２が動作し、制御回路用電源Ｖｄｄよりも低電
圧な、例えば、１．５Ｖの高出力電流を出力する。

インバータＩＮＶ１は、ハイサイド側スイッチング素子であるＮｃｈ パワーＭＯＳト
ランジスタＰＮＴ１及びローサイド側スイッチング素子であるＮｃｈ パワーＭＯＳトラ
ンジスタＰＮＴ２の“ＯＮ”、“ＯＦＦ”動作を制御するための信号であるＯＮ／ＯＦＦ
制御信号（ノードＮ１の信号）を入力し、その信号レベルを反転して出力側のノードＮ２
に出力する。

第１の２入力ＮＡＮＤ回路ＮＡＮＤ１は、インバータＩＮＶ１及び第２のレベルシフト
回路ＬＳ２とインバータとしてのＰｃｈ ＭＯＳトランジスタＰＴ２及びＮｃｈ ＭＯＳ
トランジスタＮＴ２の間に設けられ、インバータＩＮＶ１から出力されるノードＮ２の信
号と第２のレベルシフト回路ＬＳ２から出力されるノードＮ１２の信号を入力し、論理演
算した信号を出力側のノードＮ３から出力する。

Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースが制御用回路電源Ｖｄｄに接続され、ゲ
ートにノードＮ３の信号が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレイン
がＰｃｈ ＭＯＳトランジスタＰＴ２のドレインに接続され、ソースが接地電位としての
低電位側電源Ｖｓｓに接続され、ゲートにノードＮ３の信号が入力される。そして、Ｐｃ
ｈ ＭＯＳトランジスタＰＴ２とＮｃｈ ＭＯＳトランジスタＮＴ２は、インバータ動作
してＰｃｈ ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ ＭＯＳトランジスタＮＴ２
のドレインとの間からノードＮ３の信号を反転したノードＮ４の信号をローサイド側スイ
ッチング素子であるＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のゲート（制御電極）に
出力する。

第１のＯＦＦ検出回路２は、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２のゲート（制
御電極）に接続され、ゲート（制御電極）電圧信号としてのノードＮ４の信号を入力し、
電流判定回路４から出力される制御信号Ｓ１にもとづいて動作し、出力側からノードＮ８
の信号を出力する。なお、第１のＯＦＦ検出回路２の構成及び詳細な動作については後述
する。

インバータＩＮＶ３は、第１のＯＦＦ検出回路２と第２の２入力ＮＡＮＤ回路ＮＡＮＤ
２の間に設けられ、ノードＮ８の信号を入力し、その信号レベルを反転して出力側のノー
ドＮ９に出力する。

第２の２入力ＮＡＮＤ回路ＮＡＮＤ２は、インバータＩＮＶ３と第１のレベルシフト回
路ＬＳ１の間に設けられ、ノードＮ１の信号とインバータＩＮＶ３から出力される信号を
入力し、論理演算した信号を出力側のノードＮ５から出力する。

第１のレベルシフト回路ＬＳ１は、第２の２入力ＮＡＮＤ回路ＮＡＮＤ２とインバータ
としてのＰｃｈ ＭＯＳトランジスタＰＴ１及びＮｃｈ ＭＯＳトランジスタＮＴ１の間
に設けられ、第２の２入力ＮＡＮＤ回路ＮＡＮＤ２から出力される、低電位側電源Ｖｓｓ
を基準としたノードＮ５の信号レベルを、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１と
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２の間のノードＬｘを基準とした信号レベルに
昇圧させて、出力側のノードＮ６から出力する。

Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースがノードＮ１４に接続され、ゲートにノ
ードＮ６の信号が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインがＰｃｈ
ＭＯＳトランジスタＰＴ１のドレインに接続され、ソースがノードＮ１３に接続され、
ゲートにノードＮ６の信号が入力される。そして、Ｐｃｈ ＭＯＳトランジスタＰＴ１と
Ｎｃｈ ＭＯＳトランジスタＮＴ１は、インバータ動作してＰｃｈ ＭＯＳトランジスタ
ＰＴ１のドレインとＮｃｈ ＭＯＳトランジスタＮＴ１のドレインとの間からノードＮ６
の信号を反転したノードＮ７の信号をハイサイド側スイッチング素子であるＮｃｈ パワ
ーＭＯＳトランジスタＰＮＴ１のゲート（制御電極）に出力する。

第２のＯＦＦ検出回路３は、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１のゲート（制
御電極）、ノードＮ１３、及びノードＬｘに接続され、ゲート（制御電極）電圧信号とし
てのノードＮ７の信号を入力し、電流判定回路４から出力される制御信号Ｓ２にもとづい
て動作し、出力側からノードＮ１０の信号を出力する。なお、第２のＯＦＦ検出回路３の
構成及び詳細な動作については後述する。

インバータＩＮＶ２は、第２のＯＦＦ検出回路３と第２のレベルシフト回路ＬＳ２の間
に設けられ、ノードＮ１０の信号を入力し、その信号レベルを反転して出力側のノードＮ
１１に出力する。

第２のレベルシフト回路ＬＳ２は、インバータＩＮＶ２と第１の２入力ＮＡＮＤ回路Ｎ
ＡＮＤ１の間に設けられ、インバータＩＮＶ２から出力される、Ｎｃｈ パワーＭＯＳト
ランジスタＮＴ１とＮｃｈ パワーＭＯＳトランジスタＮＴ２の間のノードＬｘを基準と
したノードＮ１１の信号を入力し、低電位側電源Ｖｓｓを基準とした信号レベルに降圧し
て出力側からノードＮ１２の信号を出力する。

ハイサイド側スイッチング素子であるＮｃｈ パワーＭＯＳトランジスタＰＮＴ１は、
第１電極としてのドレインが第１の高電位側電源としての入力用電源（入力電圧）Ｖｉｎ
に接続され、第２電極としてのソースがノードＬｘに接続され、制御電極としてのゲート
にノードＮ７の信号を入力し、その信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ダイオードＤ１は、カソードがＮｃｈ パワーＭＯＳトランジスタＰＮＴ１のドレイン
に接続され、アノードがＮｃｈ パワーＭＯＳトランジスタＰＮＴ１のソースに接続され
ている。ここで、ダイオードＤ１の代わりにＮｃｈ パワーＭＯＳトランジスタＰＮＴ１
のボディーダイオード（ドレイン・サブ間ダイオード）を代用してもよい。

ローサイド側スイッチング素子であるＮｃｈ パワーＭＯＳトランジスタＰＮＴ２は、
第１電極としてのドレインがノードＬｘに接続され、第２電極としてのソースが低電位側
電源Ｖｓｓに接続され、制御電極としてのゲートにノードＮ４の信号が入力され、その信
号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ダイオードＤ２は、カソードがＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン
に接続され、アノードがＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のソースに接続され
ている。そして、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１とＮｃｈ パワーＭＯＳト
ランジスタＰＮＴ２が共に“ＯＦＦ”しているデッドタイム期間、ダイオードＤ２にはノ
ードＬｘ側から低電位側電源Ｖｓｓ側に回生電流Ｉｂａｃｋが流れる。回生電流Ｉｂａｃ
ｋは、出力電流Ｉｏｕｔに比例して流れる。ここで、ダイオードＤ２の代わりにＮｃｈ
パワーＭＯＳトランジスタＰＮＴ２のボディーダイオード（ドレイン・サブ間ダイオード
）を代用してもよい。

ダイオードＤ３は、カソードがノードＮ１４に接続され、アノードが制御回路用電源Ｖ
ｄｄに接続され、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”したときに、制
御回路用電源端子Ｐｖｄｄ側が制御回路用電源Ｖｄｄよりも昇圧されないように保護ダイ
オードとして機能する。

コンデンサＣ１は、一端がノードＮ１４に接続され、他端がノードＬｘ側に接続されて
いる。インダクタＬ１は、一端がＬｘ端子Ｐｌｘに接続され、他端が出力端子Ｐｏｕｔに
接続されている。コンデンサＣ２は、一端がインダクタＬ１の他端及び出力端子Ｐｏｕｔ
に接続され、他端が低電位側電源Ｖｓｓに接続されている。負荷５は、一端が出力端子Ｐ
ｏｕｔに接続され、他端が低電位側電源Ｖｓｓに接続され、ＤＣ−ＤＣコンバータ１が“
ＯＮ”したときにＤＣ−ＤＣコンバータ１から出力電流Ｉｏｕｔ（出力電圧Ｖｏｕｔで）
が供給される。

電流判定回路４は、ノードＬｘ側から低電位側電源Ｖｓｓ側に流れる回生電流Ｉｂａｃ
ｋを測定及び判定する。測定した値は、判定信号１にもとづいて判定され、生成される制
御信号Ｓ１に変換されて第１のＯＦＦ検出回路２に出力される。一方、測定した値は、判
定信号２にもとづいて判定され、生成される制御信号Ｓ２に変換されて第２のＯＦＦ検出
回路３に出力される。ここで、判定信号１及び判定信号２は、例えば、ＰＷＭ信号、外部
信号或いは回路内部の信号を参照した信号である。また、判定信号１及び判定信号２に分
けて使用しているが、一つの判定信号を用いてもよい。

図２に示すように、第１のＯＦＦ検出回路２には、コンパレータ１１、基準電圧発生回
路１２ａ乃至１２ｃ、及びスイッチ１３ａ乃至１３ｃが設けられている。コンパレータ１
１は、（＋）側にノードＮ４の信号が入力され、（−）側に基準電圧Ｖａ１が入力され、
比較増幅した信号を出力側のノードＮ８から出力する。

基準電圧発生回路１２ａは、スイッチ１３ａと低電位側電源Ｖｓｓの間に設けられ、基
準電圧Ｖｒｅｆ１を生成する。基準電圧発生回路１２ｂは、スイッチ１３ｂと低電位側電
源Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆ２を生成する。基準電圧発生回路１２ｃは、
スイッチ１３ｃと低電位側電源Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆ３を生成する。
ここで、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２、基準電圧Ｖｒｅｆ３の関係は、Ｖｅ
ｒｆ１＜Ｖｒｅｆ２＜Ｖｒｅｆ３に設定されている。

スイッチ１３ａは、コンパレータ１１の（−）側と基準電圧発生回路１２ａの間に設け
られ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、“ＯＦＦ”動
作する。スイッチ１３ｂは、コンパレータ１１の（−）側と基準電圧発生回路１２ｂの間
に設けられ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、“ＯＦ
Ｆ”動作する。スイッチ１３ｃは、コンパレータ１１の（−）側と基準電圧発生回路１２
ｃの間に設けられ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、
“ＯＦＦ”動作する。

ここで、回生電流Ｉｂａｃｋが大きい場合、即ち出力電流Ｉｏｕｔが大きい場合、例え
ば、制御信号Ｓ１にもとづいてスイッチ１３ｃが“ＯＮ”してコンパレータ１１の（−）
側には基準電圧Ｖａ１としての基準電圧Ｖｒｅｆ３が供給される。一方、回生電流Ｉｂａ
ｃｋが小さい場合、即ち出力電流Ｉｏｕｔが小さい場合、例えば、制御信号Ｓ１にもとづ
いてスイッチ１３ａが“ＯＮ”してコンパレータ１１の（−）側には基準電圧Ｖａ１とし
ての基準電圧Ｖｒｅｆ１が供給される。ここでは、３種類の基準電圧発生回路と３種類の
スイッチをそれぞれ設けているが、必ずしもこれに限定されるものではなく、４種類以上
の基準電圧発生回路と４種類以上のスイッチを設けて、４種類以上の基準電圧をコンパレ
ータ１１の（−）側に供給してもよい。スイッチ１３ａ乃至１３ｃは制御信号Ｓ１にもと
づいて動作する第１の基準電圧選択手段として機能する。

図３に示すように、第２のＯＦＦ検出回路３には、コンパレータ１４、基準電圧発生回
路１５ａ乃至１５ｃ、及びスイッチ１６ａ乃至１６ｃが設けられている。コンパレータ１
４は、（＋）側にノードＮ７の信号が入力され、（−）側に基準電圧Ｖａ１１が入力され
、比較増幅した信号を出力側のノードＮ１０から出力する。

基準電圧発生回路１５ａは、スイッチ１６ａとノードＮ１３及びノードＬｘの間に設け
られ、基準電圧Ｖｒｅｆ１１を生成する。基準電圧発生回路１５ｂは、スイッチ１６ｂと
ノードＮ１３及びノードＬｘの間に設けられ、基準電圧Ｖｒｅｆ１２を生成する。基準電
圧発生回路１５ｃは、スイッチ１６ｃとノードＮ１３及びノードＬｘの間に設けられ、基
準電圧Ｖｒｅｆ１３を生成する。ここで、基準電圧Ｖｒｅｆ１１、基準電圧Ｖｒｅｆ１２
、基準電圧Ｖｒｅｆ１３の関係は、Ｖｅｒｆ１１＜Ｖｒｅｆ１２＜Ｖｒｅｆ１３に設定さ
れている。

スイッチ１６ａは、コンパレータ１４の（−）側と基準電圧発生回路１５ａの間に設け
られ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、“ＯＦＦ”動
作する。スイッチ１６ｂは、コンパレータ１４の（−）側と基準電圧発生回路１５ｂの間
に設けられ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、“ＯＦ
Ｆ”動作する。スイッチ１６ｃは、コンパレータ１４の（−）側と基準電圧発生回路１５
ｃの間に設けられ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、
“ＯＦＦ”動作する。

ここで、回生電流Ｉｂａｃｋが大きい場合、即ち出力電流Ｉｏｕｔが大きい場合、例え
ば、制御信号Ｓ２にもとづいてスイッチ１６ｃが“ＯＮ”してコンパレータ１１の（−）
側には基準電圧Ｖａ１１としての基準電圧Ｖｒｅｆ１３が供給される。一方、回生電流Ｉ
ｂａｃｋが小さい場合、即ち出力電流Ｉｏｕｔが小さい場合、例えば、制御信号Ｓ２にも
とづいてスイッチ１６ａが“ＯＮ”してコンパレータ１４の（−）側には基準電圧Ｖａ１
１としての基準電圧Ｖｒｅｆ１１が供給される。ここでは、３種類の基準電圧発生回路と
３種類のスイッチをそれぞれ設けているが、必ずしもこれに限定されるものではなく、４
種類以上の基準電圧発生回路と４種類以上のスイッチを設けて、４種類以上の基準電圧を
コンパレータ１４の（−）側に供給してもよい。スイッチ１６ａ乃至１６ｃは制御信号Ｓ
２にもとづいて動作する第２の基準電圧選択手段として機能する。

次に、第１のＯＦＦ検出回路及び第２のＯＦＦ検出回路のコンパレータの動作について
図４を参照して説明する。図４はコンパレータ入力電圧に対するコンパレータ出力電圧の
関係を示す図である。

図４に示すように、ＯＦＦ検出回路を構成するコンパレータの動作は、（＋）側に入力
されるコンパレータ入力電圧ＶＩＮ（コンパレータ１１ではノードＮ４の信号、コンパレ
ータ１４ではノードＮ７の信号）が（−）側に入力されるコンパレータ基準電圧ＶＲＥＦ
（コンパレータ１１では基準電圧Ｖａ１、コンパレータ１４では基準電圧Ｖａ１１）より
も大きい場合、“Ｈｉｇｈ”レベルの信号を出力する。一方、（＋）側に入力されるコン
パレータ入力電圧ＶＩＮが（−）側に入力されるコンパレータ基準電圧ＶＲＥＦよりも小
さい場合、“Ｌｏｗ”レベルの信号を出力する。

コンパレータの出力信号レベルが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する
点は、コンパレータ基準電圧ＶＲＥＦに依存し、コンパレータ基準電圧ＶＲＥＦが比較的
大きい場合にはコンパレータ入力電圧ＶＩＮの大きい方にシフトし、一方、コンパレータ
基準電圧ＶＲＥＦが比較的小さい場合にはコンパレータ入力電圧ＶＩＮの小さい方にシフ
トする。

次に、ＤＣ−ＤＣコンバータの動作について図５及び図６を参照して説明する。図５は
ＤＣ−ＤＣコンバータの出力電流大の時の動作を示すタイミングチャート、図６はＤＣ−
ＤＣコンバータの出力電流小の時の動作を示すタイミングチャートである。

図５に示すように、出力電流大の時の動作のＤＣ−ＤＣコンバータ１では、まず、入力
用電源（入力電圧）Ｖｉｎ及び制御回路用電源Ｖｄｄが供給される。

ＯＮ／ＯＦＦ制御信号の信号であるノードＮ１の信号が“Ｌｏｗ”レベルのとき、第２
の２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ５の信号レベルが“Ｈｉｇｈ”
レベル、第１のレベルシフト回路ＬＳ１から出力されるノードＮ６が“Ｈｉｇｈ”レベル
、ノードＮ７の信号レベルが“Ｌｏｗ”レベルであるからハイサイド側のＮｃｈ パワー
ＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”する。

第２のＯＦＦ検出回路３から出力されるノードＮ１０の信号レベルが“Ｌｏｗ”レベル
、インバータＩＮＶ２から出力されるノードＮ１１の信号レベルが“Ｈｉｇｈ”レベル、
第２のレベルシフト回路ＬＳ２から出力されるノードＮ１２が“Ｈｉｇｈ”レベル、イン
バータＩＮＶ１から出力されるノードＮ２の信号が“Ｈｉｇｈ”レベルであるから第１の
２入力ＮＡＮＤ回路ＮＡＮＤ１から出力されるノードＮ３の信号レベルが“Ｌｏｗ”レベ
ルとなる。ノードＮ４の信号レベルが“Ｈｉｇｈ”であるからローサイド側のＮｃｈ パ
ワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”する。

次に、ＯＮ／ＯＦＦ制御信号の信号であるノードＮ１の信号が“Ｌｏｗ”レベルから“
Ｈｉｇｈ”レベルに変化すると、ノードＮ２の信号レベルが“Ｌｏｗ”レベル、ノードＮ
３が“Ｈｉｇｈ”レベル、ノードＮ４が“Ｌｏｗ”となり、Ｎｃｈ パワーＭＯＳトラン
ジスタＰＮＴ２が“ＯＦＦ”し、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２のゲート（
制御電圧）電圧であるノードＮ４の信号レベルが“ＯＮ”レベルから“ＯＦＦ”レベルに
降下し始める。このとき、第１のＯＦＦ検出回路２を構成するコンパレータ１１の（−）
側の基準電圧Ｖａ１が制御信号Ｓ１にもとづいて、例えば、比較的高い電圧の基準電圧Ｖ
ｒｅｆ３が選択されているので、ノードＮ４の信号レベルが“ＯＮ”レベルから“ＯＦＦ
”レベルに降下した直後（点Ａで）、第１のＯＦＦ検出回路２から出力されるノードＮ８
の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

ノードＮ１の信号が“Ｈｉｇｈ”レベルで、インバータＮ９から出力されるノードＮ９
が“Ｈｉｇｈ”レベルであるから、第２の２入力ＮＡＮＤ回路ＮＡＮＤ２から出力される
ノードＮ５の信号レベルは“Ｌｏｗ”レベルとなる。ノードＮ６の信号が“Ｌｏｗ”レベ
ル、ノードＮ７の信号が“Ｈｉｇｈ”レベルであるからハイサイド側のＮｃｈ パワーＭ
ＯＳトランジスタＰＮＴ１が“ＯＮ”する。Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１
が“ＯＮ”すると、ノードＬｘの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに昇圧
される。

ここで、ローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２とハイサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１が共に“ＯＦＦ”している期間は、デッドタ
イムＴｄｅａｄ１となる。第１のＯＦＦ検出回路２のハイサイド側Ｎｃｈ パワーＭＯＳ
トランジスタＰＮＴ１を“ＯＮ”にさせる信号出力が通常動作時に比べて早くなるので、
デッドタイムＴｄｅａｄ１は通常動作時のデッドタイムよりも短くなる。ここで、通常動
作時とは、出力電流Ｉｏｕｔが平均的な中電流レベルの場合をいう。

続いて、ＯＮ／ＯＦＦ制御信号の信号であるノードＮ１の信号が“Ｈｉｇｈ”レベルか
ら“Ｌｏｗ”レベルに変化すると、ノードＮ５の信号が“Ｈｉｇｈ”レベル、ノードＮ６
の信号が“Ｈｉｇｈ”レベル、ノードＮ７が“Ｌｏｗ”レベルとなり、ハイサイド側のＮ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”し、Ｎｃｈ パワーＭＯＳトラン
ジスタＰＮＴ１のゲート（制御電圧）電圧であるノードＮ７の信号レベルが“ＯＮ”レベ
ルから“ＯＦＦ”レベルに降下し始める。このとき、第２のＯＦＦ検出回路３を構成する
コンパレータ１４の（−）側の基準電圧Ｖａ１１が制御信号Ｓ２にもとづいて、例えば、
比較的高い電圧の基準電圧Ｖｒｅｆ１３が選択されているので、ノードＮ７の信号レベル
が“ＯＮ”レベルから“ＯＦＦ”レベルに降下した直後（点Ｂで）、第２のＯＦＦ検出回
路３から出力されるノードＮ１０の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変
化する。ノードＬｘの信号も“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

インバータＩＮＶ２から出力されるノードＮ１１の信号が“Ｈｉｇｈ”レベル、ノード
Ｎ２の信号が“Ｈｉｇｈ”レベルで、第２のレベルシフト回路ＬＳ２から出力されるノー
ドＮ１２の信号が“Ｈｉｇｈ”レベルであるから、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１
から出力されるノードＮ３の信号が“Ｌｏｗ”レベルとなる。ノードＮ４の信号が“Ｈｉ
ｇｈ”であるからローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”
する。

ここで、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１とローサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２が共に“ＯＦＦ”している期間は、デッドタ
イムＴｄｅａｄ２となる。第２のＯＦＦ検出回路３のローサイド側Ｎｃｈ パワーＭＯＳ
トランジスタＰＮＴ２を“ＯＮ”にさせる信号出力が通常動作時に比べて早くなるので、
デッドタイムＴｄｅａｄ２は通常動作時のデッドタイムよりも短くなる。

図６に示すように、出力電流小の時の動作のＤＣ−ＤＣコンバータ１では、出力電流大
の時とデッドタイム期間の動作が異なるので、デッドタイム期間の動作について説明し、
それ以外の同じ動作についての説明は省略する。

ＯＮ／ＯＦＦ制御信号の信号であるノードＮ１の信号の“Ｌｏｗ”レベルにより、ロー
サイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”し、ハイサイド側のＮ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”した後、ＯＮ／ＯＦＦ制御信号の
信号であるノードＮ１の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、
ノードＮ２の信号レベルが“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベル、ノード
Ｎ４が“Ｌｏｗ”となり、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＦＦ”し、
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２のゲート（制御電圧）電圧であるノードＮ４
の信号レベルが“ＯＮ”レベルから“ＯＦＦ”レベルに降下し始める。このとき、第１の
ＯＦＦ検出回路２を構成するコンパレータ１１の（−）側の基準電圧Ｖａ１が制御信号Ｓ
１にもとづいて、例えば、比較的低い電圧の基準電圧Ｖｒｅｆ１が選択されているので、
ノードＮ４の信号レベルが“ＯＮ”レベルから“ＯＦＦ”レベルに降下した後（図５の点
Ａよりも低い電圧である点Ｃで）、第１のＯＦＦ検出回路２から出力されるノードＮ８の
信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

インバータＩＮＶ３から出力されるノードＮ９の信号が“Ｈｉｇｈ”レベルで、ノード
Ｎ１の信号が“Ｈｉｇｈ”レベルであるから第２の２入力ＮＡＮＤ回路ＮＡＮＤ２から出
力されるノードＮ５の信号レベルは“Ｌｏｗ”レベルとなる。ノードＮ６の信号が“Ｌｏ
ｗ”レベル、ノードＮ７の信号が“Ｈｉｇｈ”レベルであるからハイサイド側のＮｃｈ
パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”する。Ｎｃｈ パワーＭＯＳトランジスタ
ＰＮＴ１が“ＯＮ”すると、ノードＬｘの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベ
ルに昇圧される。

ここで、ローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２とハイサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１が共に“ＯＦＦ”している期間は、デッドタ
イムＴｄｅａｄ１１となる。第１のＯＦＦ検出回路２のハイサイド側Ｎｃｈ パワーＭＯ
ＳトランジスタＰＮＴ１を“ＯＮ”にさせる信号出力が通常動作時に比べて遅くなるので
、デッドタイムＴｄｅａｄ１１は通常動作時のデッドタイムよりも長くなる。

ＯＮ／ＯＦＦ制御信号の信号であるノードＮ１の信号の“Ｈｉｇｈ”レベルにより、ロ
ーサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＦＦ”し、ハイサイド側
のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”した後、ＯＮ／ＯＦＦ制御信号
の信号であるノードＮ１の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると
、ノードＮ５の信号が“Ｈｉｇｈ”レベル、ノードＮ６の信号が“Ｈｉｇｈ”レベル、ノ
ードＮ７が“Ｌｏｗ”レベルとなり、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタ
ＰＮＴ１が“ＯＦＦ”し、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１のゲート（制御電
圧）電圧であるノードＮ７の信号レベルが“ＯＮ”レベルから“ＯＦＦ”レベルに降下し
始める。このとき、第２のＯＦＦ検出回路３を構成するコンパレータ１４の（−）側の基
準電圧Ｖａ１１が制御信号Ｓ２にもとづいて、例えば、比較的低い電圧の基準電圧Ｖｒｅ
ｆ１１１が選択されているので、ノードＮ７の信号レベルが“ＯＮ”レベルから“ＯＦＦ
”レベルに降下した後（図５の点Ｂよりも低い電圧である点Ｄで）、第２のＯＦＦ検出回
路３から出力されるノードＮ１０の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変
化する。ノードＬｘの信号も“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。

インバータＩＮＶ２から出力されるノードＮ１１の信号が“Ｈｉｇｈ”レベル、ノード
Ｎ２の信号が“Ｈｉｇｈ”レベルで、第２のレベルシフト回路ＬＳ２から出力されるノー
ドＮ１２の信号が“Ｈｉｇｈ”レベルであるから、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１
から出力されるノードＮ３の信号が“Ｌｏｗ”レベルとなる。ノードＮ４の信号が“Ｈｉ
ｇｈ”であるからローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”
する。

ここで、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１とローサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２が共に“ＯＦＦ”している期間は、デッドタ
イムＴｄｅａｄ１２となる。第２のＯＦＦ検出回路３のローサイド側Ｎｃｈ パワーＭＯ
ＳトランジスタＰＮＴ２を“ＯＮ”にさせる信号出力が通常動作時に比べて遅くなるので
、デッドタイムＴｄｅａｄ１２は通常動作時のデッドタイムよりも長くなる。このため、
Tdead1、Tdead2＜Tdead11、Tdead12・・・・・・・・・式（１）
と表される。

ここで、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１の“ＯＦＦ”から
“ＯＮ”になるスイッチング立ち上がりを時間ｔｒ１、“ＯＮ”から“ＯＦＦ”になるス
イッチング立ち下がりを時間ｔｆ１、ローサイド側のＮｃｈ パワーＭＯＳトランジスタ
ＰＮＴ２のスイッチング立ち上がりを時間ｔｒ２、スイッチング立ち下がりを時間ｔｆ２
、スイッチの動作速度をｔｓｗ、コンパレータの動作速度をｔｃｏｍｐ、レベルシフト回
路の動作速度ｔｌｓ、インバータの動作速度ｔｉｎｖ、２入力ＮＡＮＤ回路の動作速度を
ｔｎａｎｄ、電流判定回路４の動作速度をｔ４とすると、
tr1,tr2,tf1,tf2＞＞tsw,tcomp,tls,tinv,tnand,t4・・・・・式（２）
と設定するのが好ましく、例えば、Ｎｃｈ パワーＭＯＳトランジスタの動作速度よりも
制御系の回路の動作速度を１桁以上早くするのが好ましい。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２、第２のＯＦＦ
検出回路３、電流判定回路４、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ１乃
至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２
のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力ＮＡＮ
Ｄ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰ
Ｔ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎｃｈ
パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２、Ｌ
ｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（入力
電圧）端子が設けられている。

出力電流Ｉｏｕｔに比例する回生電流Ｉｂａｃｋは、電流判定回路４で電流モニターさ
れ、その値に応じて信号レベルの異なる制御信号Ｓ１及びＳ２として電流判定回路４から
出力される。第１のＯＦＦ検出回路２は、制御信号Ｓ１にもとづいてローサイド側のＮｃ
ｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”から“ＯＦＦ”し、ハイサイド側のＮ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”から“ＯＮ”する間のデッドタイ
ムを制御する。一方、第２のＯＦＦ検出回路３は、制御信号Ｓ２にもとづいてハイサイド
側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”から“ＯＦＦ”し、ローサイ
ド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＦＦ”から“ＯＮ”する間のデ
ッドタイムを制御する。

このため、回生電流が大きい場合、即ち、出力電流Ｉｏｕｔが大きい場合、デッドタイ
ムを短縮でき、回生電流が小さい場合、即ち、出力電流Ｉｏｕｔが小さい場合、デッドタ
イムを回生電流が大きい場合よりも長くできる。したがって、出力電流Ｉｏｕｔが大きい
場合のリカバリー電流等による効率低下を抑制することができ、出力電流Ｉｏｕｔが小さ
い場合の貫通電流等による効率低下を抑制することができる。

なお、本実施例では、制御回路用としてゲート絶縁膜にシリコン酸化膜を有するＭＯＳ
トランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒
化膜（Ｓｉ_３Ｎ_４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート
絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal Insulator Semiconductor Fie
ld Effect Transistor））を用いてもよい。

次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は
半導体装置としてのＤＣ−ＤＣコンバータを示す回路図、図８は第１のＯＦＦ検出回路を
示すブロック図、図９は第２のＯＦＦ検出回路を示すブロック図である。本実施例では、
第１及び第２のＯＦＦ検出回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。

図７に示すように、ＤＣ−ＤＣコンバータ１ａには、第１のＯＦＦ検出回路２ａ、第２
のＯＦＦ検出回路３ａ、電流判定回路４、コンデンサＣ１、コンデンサＣ２、インバータ
ＩＮＶ１、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、
第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力Ｎ
ＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジス
タＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２
、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（
入力電圧）端子が設けられている。

ＤＣ−ＤＣコンバータ１ａが実施例１のＤＣ−ＤＣコンバータ１と異なる点は、第１及
び第２のＯＦＦ検出回路を変更し、インバータＩＮＶ２とＩＮＶ３を省略している。第１
のＯＦＦ検出回路２ａから出力される信号がノードＮ９の信号となり、第２のＯＦＦ検出
回路３ａから出力される信号がノードＮ１１の信号となる。

図８に示すように、第１のＯＦＦ検出回路２ａには、コンパレータ２１、基準電圧発生
回路１２ａ乃至１２ｃ、及びスイッチ１３ａ乃至１３ｃが設けられている。

コンパレータ２１は、（−）側にノードＮ４の信号が入力され、（＋）側に基準電圧Ｖ
ａ１が入力され、比較増幅した信号を出力側のノードＮ９から出力する。コンパレータ２
１は実施例１のコンパレータ１１の反転アンプ（逆動作）である。

基準電圧発生回路１２ａは、スイッチ１３ａと低電位側電源Ｖｓｓの間に設けられ、基
準電圧Ｖｒｅｆ１を生成する。基準電圧発生回路１２ｂは、スイッチ１３ｂと低電位側電
源Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆ２を生成する。基準電圧発生回路１２ｃは、
スイッチ１３ｃと低電位側電源Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆ３を生成する。
ここで、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２、基準電圧Ｖｒｅｆ３の関係は、Ｖｅ
ｒｆ１＜Ｖｒｅｆ２＜Ｖｒｅｆ３に設定されている。

スイッチ１３ａは、コンパレータ２１の（＋）側と基準電圧発生回路１２ａの間に設け
られ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、“ＯＦＦ”動
作する。スイッチ１３ｂは、コンパレータ２１の（＋）側と基準電圧発生回路１２ｂの間
に設けられ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、“ＯＦ
Ｆ”動作する。スイッチ１３ｃは、コンパレータ２１の（＋）側と基準電圧発生回路１２
ｃの間に設けられ、電流判定回路４から出力される制御信号Ｓ１にもとづいて“ＯＮ”、
“ＯＦＦ”動作する。

回生電流Ｉｂａｃｋが大きい場合、即ち出力電流Ｉｏｕｔが大きい場合、例えば、制御
信号Ｓ１にもとづいてスイッチ１３ｃが“ＯＮ”してコンパレータ２１の（＋）側には基
準電圧Ｖａ１としての基準電圧Ｖｒｅｆ３が供給される。一方、回生電流Ｉｂａｃｋが小
さい場合、即ち出力電流Ｉｏｕｔが小さい場合、例えば、制御信号Ｓ１にもとづいてスイ
ッチ１３ａが“ＯＮ”してコンパレータ２１の（＋）側には基準電圧Ｖａ１としての基準
電圧Ｖｒｅｆ１が供給される。

ノードＮ４の信号が“Ｈｉｇｈ”から“Ｌｏｗ”レベルに変化し、基準電圧Ｖａ１より
も小さくなると出力側のノードＮ９の信号が“Ｈｉｇｈ”レベルとなる。

ここでは、３種類の基準電圧発生回路と３種類のスイッチをそれぞれ設けているが、必
ずしもこれに限定されるものではなく、４種類以上の基準電圧発生回路と４種類以上のス
イッチを設けて、４種類以上の基準電圧をコンパレータ２１の（＋）側に供給してもよい
。スイッチ１３ａ乃至１３ｃは制御信号Ｓ１にもとづいて動作する第１の基準電圧選択手
段として機能する。

図９に示すように、第２のＯＦＦ検出回路３ａには、コンパレータ２２、基準電圧発生
回路１５ａ乃至１５ｃ、及びスイッチ１６ａ乃至１６ｃが設けられている。コンパレータ
２２は、（−）側にノードＮ７の信号が入力され、（＋）側に基準電圧Ｖａ１１が入力さ
れ、比較増幅した信号を出力側のノードＮ１１から出力する。コンパレータ２２は実施例
１のコンパレータ１４の反転アンプ（逆動作）である。

基準電圧発生回路１５ａは、スイッチ１６ａとノードＮ１３及びノードＬｘの間に設け
られ、基準電圧Ｖｒｅｆ１１を生成する。基準電圧発生回路１５ｂは、スイッチ１６ｂと
ノードＮ１３及びノードＬｘの間に設けられ、基準電圧Ｖｒｅｆ１２を生成する。基準電
圧発生回路１５ｃは、スイッチ１６ｃとノードＮ１３及びノードＬｘの間に設けられ、基
準電圧Ｖｒｅｆ１３を生成する。ここで、基準電圧Ｖｒｅｆ１１、基準電圧Ｖｒｅｆ１２
、基準電圧Ｖｒｅｆ１３の関係は、Ｖｅｒｆ１１＜Ｖｒｅｆ１２＜Ｖｒｅｆ１３に設定さ
れている。

スイッチ１６ａは、コンパレータ２２の（＋）側と基準電圧発生回路１５ａの間に設け
られ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、“ＯＦＦ”動
作する。スイッチ１６ｂは、コンパレータ２２の（＋）側と基準電圧発生回路１５ｂの間
に設けられ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、“ＯＦ
Ｆ”動作する。スイッチ１６ｃは、コンパレータ２２の（＋）側と基準電圧発生回路１５
ｃの間に設けられ、電流判定回路４から出力される制御信号Ｓ２にもとづいて“ＯＮ”、
“ＯＦＦ”動作する。

ここで、回生電流Ｉｂａｃｋが大きい場合、即ち出力電流Ｉｏｕｔが大きい場合、例え
ば、制御信号Ｓ２にもとづいてスイッチ１６ｃが“ＯＮ”してコンパレータ２２の（＋）
側には基準電圧Ｖａ１１としての基準電圧Ｖｒｅｆ１３が供給される。一方、回生電流Ｉ
ｂａｃｋが小さい場合、即ち出力電流Ｉｏｕｔが小さい場合、例えば、制御信号Ｓ２にも
とづいてスイッチ１６ａが“ＯＮ”してコンパレータ２２の（＋）側には基準電圧Ｖａ１
１としての基準電圧Ｖｒｅｆ１１が供給される。

ノードＮ７の信号が“Ｈｉｇｈ”から“Ｌｏｗ”レベルに変化し、基準電圧Ｖａ１１よ
りも小さくなると出力側のノードＮ１１の信号が“Ｈｉｇｈ”レベルとなる。

ここでは、３種類の基準電圧発生回路と３種類のスイッチをそれぞれ設けているが、必
ずしもこれに限定されるものではなく、４種類以上の基準電圧発生回路と４種類以上のス
イッチを設けて、４種類以上の基準電圧をコンパレータ２２の（＋）側に供給してもよい
。スイッチ１６ａ乃至１６ｃは制御信号Ｓ２にもとづいて動作する第２の基準電圧選択手
段として機能する。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２ａ、第２のＯＦ
Ｆ検出回路３ａ、電流判定回路４、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ
１、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２の
レベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力ＮＡＮＤ
回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ
２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎｃｈ
パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２、Ｌｘ
端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（入力電
圧）端子が設けられている。

出力電流Ｉｏｕｔに比例する回生電流Ｉｂａｃｋは、電流判定回路４で電流モニターさ
れ、その値に応じて信号レベルの異なる制御信号Ｓ１及びＳ２として電流判定回路４から
出力される。第１のＯＦＦ検出回路２ａは、制御信号Ｓ１にもとづいてローサイド側のＮ
ｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”から“ＯＦＦ”し、ハイサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”から“ＯＮ”する間のデッドタ
イムを制御する。一方、第２のＯＦＦ検出回路３ａは、制御信号Ｓ２にもとづいてハイサ
イド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”から“ＯＦＦ”し、ロー
サイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＦＦ”から“ＯＮ”する間
のデッドタイムを制御する。

このため、回生電流が大きい場合、即ち、出力電流Ｉｏｕｔが大きい場合、デッドタイ
ムを短縮でき、回生電流が小さい場合、即ち、出力電流Ｉｏｕｔが小さい場合、デッドタ
イムを回生電流が大きい場合よりも長くできる。したがって、出力電流Ｉｏｕｔが大きい
場合のリカバリー電流等による効率低下を抑制することができ、出力電流Ｉｏｕｔが小さ
い場合の貫通電流等による効率低下を抑制することができる。

なお、本実施例には、第１及び第２のＯＦＦ検出回路にコンパレータ、基準電圧発生回
路及びスイッチを用いているが、シュミットインバータを用いてもよい。

次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１０
は半導体装置としてのＤＣ−ＤＣコンバータを示す回路図である。本実施例では、出力電
流をモニターしてその値に応じて、デッドタイムを制御している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。

図１０に示すように、ＤＣ−ＤＣコンバータ１ｂには、第１のＯＦＦ検出回路２、第２
のＯＦＦ検出回路３、電流判定回路２３、コンデンサＣ１、コンデンサＣ２、インバータ
ＩＮＶ１乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路Ｌ
Ｓ１、第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２
入力ＮＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトラ
ンジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ
２、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰ
ＮＴ２、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用
電源（入力電圧）端子が設けられている。

電流判定回路２３は、ノードＬｘ側に流れる出力電流Ｉｏｕｔを測定及び判定する。測
定した値は、判定信号３にもとづいて判定され、生成される制御信号Ｓ１に変換されて第
１のＯＦＦ検出回路２に出力される。一方、測定した値は、判定信号３にもとづいて判定
され、生成される制御信号Ｓ２に変換されて第２のＯＦＦ検出回路３に出力される。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２、第２のＯＦＦ
検出回路３、電流判定回路２３、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ１
乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第
２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力ＮＡ
ＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタ
ＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎｃ
ｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２、
Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（入
力電圧）端子が設けられている。

出力電流Ｉｏｕｔは、電流判定回路２３で電流モニターされ、その値に応じて信号レベ
ルの異なる制御信号Ｓ１及びＳ２として電流判定回路２３から出力される。第１のＯＦＦ
検出回路２は、制御信号Ｓ１にもとづいてローサイド側のＮｃｈ パワーＭＯＳトランジ
スタＰＮＴ２が“ＯＮ”から“ＯＦＦ”し、ハイサイド側のＮｃｈ パワーＭＯＳトラン
ジスタＰＮＴ１が“ＯＦＦ”から“ＯＮ”する間のデッドタイムを制御する。一方、第２
のＯＦＦ検出回路３は、制御信号Ｓ２にもとづいてハイサイド側のＮｃｈ パワーＭＯＳ
トランジスタＰＮＴ１が“ＯＮ”から“ＯＦＦ”し、ローサイド側のＮｃｈ パワーＭＯ
ＳトランジスタＰＮＴ２が“ＯＦＦ”から“ＯＮ”する間のデッドタイムを制御する。

このため、出力電流Ｉｏｕｔが大きい場合、デッドタイムを短縮でき、出力電流Ｉｏｕ
ｔが小さい場合、デッドタイムを回生電流が大きい場合よりも長くできる。したがって、
出力電流Ｉｏｕｔが大きい場合のリカバリー電流等による効率低下を抑制することができ
、出力電流Ｉｏｕｔが小さい場合の貫通電流等による効率低下を抑制することができる。

次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図１１
は半導体装置としてのＤＣ−ＤＣコンバータを示す回路図である。本実施例では、高電位
側電源側と低電位側電源側にそれぞれ電流判定回路を設け、それぞれ電流をモニターして
いる。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。

図１１に示すように、ＤＣ−ＤＣコンバータ１ｃには、第１のＯＦＦ検出回路２、第２
のＯＦＦ検出回路３、電流判定回路４、電流判定回路２４、コンデンサＣ１、コンデンサ
Ｃ２、インバータＩＮＶ１乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレ
ベルシフト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡ
ＮＤ１、第２の２入力ＮＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐ
ｃｈ ＭＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳ
トランジスタＮＴ２、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯ
ＳトランジスタＰＮＴ２、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖ
ｄｄ、及び入力用電源（入力電圧）端子が設けられている。

電流判定回路４は、ノードＬｘ側から低電位側電源Ｖｓｓ側に流れる回生電流Ｉｂａｃ
ｋを測定及び判定する。測定した値は、判定信号１にもとづいて判定され、生成される制
御信号Ｓ１に変換されて第１のＯＦＦ検出回路２に出力される。

電流判定回路２４は、入力用電源（入力電圧）Ｖｉｎ側に流れる電流を測定及び判定す
る。この電流は、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”
しているときに流れる電流であり、出力電流Ｉｏｕｔに比例する。測定した値は、判定信
号４にもとづいて判定され、生成される制御信号Ｓ２に変換されて第２のＯＦＦ検出回路
３に出力される。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２、第２のＯＦＦ
検出回路３、電流判定回路４、電流判定回路２４、コンデンサＣ１、コンデンサＣ２、イ
ンバータＩＮＶ１乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフ
ト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、
第２の２入力ＮＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ Ｍ
ＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジ
スタＮＴ２、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトラン
ジスタＰＮＴ２、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及
び入力用電源（入力電圧）端子が設けられている。

出力電流Ｉｏｕｔに比例する回生電流Ｉｂａｃｋは、電流判定回路４で電流モニターさ
れ、その値に応じて信号レベルの異なる制御信号Ｓ１として電流判定回路４から出力され
る。出力電流Ｉｏｕｔに比例するハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮ
Ｔ１側に流れる電流は、電流判定回路２４で電流モニターされ、その値に応じて信号レベ
ルの異なる制御信号Ｓ２として電流判定回路２４から出力される。第１のＯＦＦ検出回路
２は、制御信号Ｓ１にもとづいてローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮ
Ｔ２が“ＯＮ”から“ＯＦＦ”し、ハイサイド側のＮｃｈ パワーＭＯＳトランジスタＰ
ＮＴ１が“ＯＦＦ”から“ＯＮ”する間のデッドタイムを制御する。一方、第２のＯＦＦ
検出回路３は、制御信号Ｓ２にもとづいてハイサイド側のＮｃｈ パワーＭＯＳトランジ
スタＰＮＴ１が“ＯＮ”から“ＯＦＦ”し、ローサイド側のＮｃｈ パワーＭＯＳトラン
ジスタＰＮＴ２が“ＯＦＦ”から“ＯＮ”する間のデッドタイムを制御する。

このため、出力電流Ｉｏｕｔが大きい場合、デッドタイムを短縮でき、出力電流Ｉｏｕ
ｔが小さい場合、デッドタイムを回生電流が大きい場合よりも長くできる。したがって、
出力電流Ｉｏｕｔが大きい場合のリカバリー電流等による効率低下を抑制することができ
、出力電流Ｉｏｕｔが小さい場合の貫通電流等による効率低下を抑制することができる。

なお、本実施例では、電流判定回路４の電流モニターはローサイド側のＮｃｈ パワー
ＭＯＳトランジスタＰＮＴ２のソース側で行い、電流判定回路２４の電流モニターはハイ
サイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１のソース側で行っているが、ロー
サイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン側及びハイサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１のドレイン側でそれぞれ行ってもよい。

次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図１２
は半導体装置としてのＤＣ−ＤＣコンバータを示す回路図である。本実施例では、ローサ
イド側のＮｃｈ パワーＭＯＳトランジスタのドレイン側とソース側の間の電圧をモニタ
ーしている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。

図１２に示すように、ＤＣ−ＤＣコンバータ１ｄには、第１のＯＦＦ検出回路２、第２
のＯＦＦ検出回路３、電圧判定回路２５、コンデンサＣ１、コンデンサＣ２、インバータ
ＩＮＶ１乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路Ｌ
Ｓ１、第２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２
入力ＮＡＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトラ
ンジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ
２、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰ
ＮＴ２、Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用
電源（入力電圧）端子が設けられている。

電圧判定回路２５は、ノードＬｘ側から低電位側電源Ｖｓｓ側に回生電流Ｉｂａｃｋが
流れるとき、ローサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン側と
ソース側の間の電圧を測定及び判定する。測定した値は、判定信号５にもとづいて判定さ
れ、生成される制御信号Ｓ１に変換されて第１のＯＦＦ検出回路２に出力される。一方、
測定した値は、判定信号５にもとづいて判定され、生成される制御信号Ｓ２に変換されて
第２のＯＦＦ検出回路３に出力される。測定される電圧の値は、回生電流Ｉｂａｃｋ、出
力電流Ｉｏｕｔに比例する。

なお、電圧判定回路を一つ追加し、ローサイド側のＮｃｈ パワーＭＯＳトランジスタ
ＰＮＴ２のドレイン側とソース側の間の電圧を測定及び判定する第１の電圧判定回路とハ
イサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ１のドレイン側とソース側の間の
電圧を測定及び判定する第２の電圧判定回路を設けてもよい。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２、第２のＯＦＦ
検出回路３、電圧判定回路２５、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ１
乃至３、ダイオードＤ１乃至Ｄ３、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第
２のレベルシフト回路ＬＳ２、第１の２入力ＮＡＮＤ回路ＮＡＮＤ１、第２の２入力ＮＡ
ＮＤ回路ＮＡＮＤ２、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタ
ＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、Ｎｃ
ｈ パワーＭＯＳトランジスタＰＮＴ１、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２、
Ｌｘ端子Ｐｌｘ、出力端子Ｐｏｕｔ、制御回路用電源端子Ｐｖｄｄ、及び入力用電源（入
力電圧）端子が設けられている。

出力電流Ｉｏｕｔに比例する回生電流Ｉｂａｃｋが流れるとき、電圧判定回路２５はロ
ーサイド側のＮｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン側とソース側の間の
電圧をモニターし、その値に応じて信号レベルの異なる制御信号Ｓ１及びＳ２として出力
する。第１のＯＦＦ検出回路２は、制御信号Ｓ１にもとづいてローサイド側のＮｃｈ パ
ワーＭＯＳトランジスタＰＮＴ２が“ＯＮ”から“ＯＦＦ”し、ハイサイド側のＮｃｈ
パワーＭＯＳトランジスタＰＮＴ１が“ＯＦＦ”から“ＯＮ”する間のデッドタイムを制
御する。一方、第２のＯＦＦ検出回路３は、制御信号Ｓ２にもとづいてハイサイド側のＮ
ｃｈ パワーＭＯＳトランジスタＰＮＴ１が“ＯＮ”から“ＯＦＦ”し、ローサイド側の
Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２が“ＯＦＦ”から“ＯＮ”する間のデッドタ
イムを制御する。

このため、Ｎｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン側とソース側の間の
電圧が大きい場合、即ち、出力電流Ｉｏｕｔが大きい場合、デッドタイムを短縮でき、Ｎ
ｃｈ パワーＭＯＳトランジスタＰＮＴ２のドレイン側とソース側の間の電圧が小さい場
合、即ち、出力電流Ｉｏｕｔが小さい場合、デッドタイムを回生電流が大きい場合よりも
長くできる。したがって、出力電流Ｉｏｕｔが大きい場合のリカバリー電流等による効率
低下を抑制することができ、出力電流Ｉｏｕｔが小さい場合の貫通電流等による効率低下
を抑制することができる。また、電圧モニターしているので、電流モニターよりも回路構
成を簡略化することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種
々、変更してもよい。

例えば、実施例では、降圧型ＤＣ−ＤＣコンバータに適用したが昇圧型ＤＣ−ＤＣコン
バータやレギュレータなどにも適用できる。また、実施例ではハイサイド側スイッチング
素子及びローサイド側スイッチング素子にＮｃｈ パワーＭＯＳトランジスタを適用して
いているが、ハイサイド側スイッチング素子及びローサイド側スイッチング素子にＰｃｈ
パワーＭＯＳトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）を用
いてもよい。また、ハイサイド側スイッチング素子をＰｃｈ パワーＭＯＳトランジスタ
、ローサイド側スイッチング素子をＮｃｈ パワーＭＯＳトランジスタを用いてもよい。
更に、ＰＷＭ制御によるＯＮ／ＯＦＦ制御信号を用いているが、例えば、インバータなど
にＰＡＭ（Pulse Amplitude Modulation）制御によるＯＮ／ＯＦＦ制御信号やＰＦＭ（
Pulse Frequency Modulation）制御によるＯＮ／ＯＦＦ制御信号を適用してもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動
作するハイサイド側スイッチング素子と、低電位側電源側に設けられ、制御電極に入力さ
れる信号によりオン・オフ動作するローサイド側スイッチング素子と、前記ローサイド側
スイッチング素子側に流れる回生電流をモニターし、その電流レベルを判定して電流レベ
ルに応じた信号レベルを有する第１及び第２の制御信号を生成する電流判定回路と、前記
第１の制御信号にもとづいて複数の基準電圧の中から一つ基準電圧を選択する第１の基準
電圧選択手段と、−側に前記ローサイド側スイッチング素子の制御電極が入力され、＋側
に前記第１の基準電圧選択手段により選択された基準電圧が入力される第１のコンパレー
タとを有し、前記回生電流が閾値より大きい場合、前記第１のコンパレータが前記ローサ
イド側スイッチング素子の“ＯＮ”から“ＯＦＦ”になるときの制御電極電圧と前記複数
の基準電圧の中から選択された大きな基準電圧とを入力して、前記ハイサイド側スイッチ
ング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力し、前記回生電流が閾値より小さい
場合、前記第１のコンパレータが前記ローサイド側スイッチング素子の“ＯＮ”から“Ｏ
ＦＦ”になるときの制御電極電圧と前記複数の基準電圧の中から選択された小さな基準電
圧とを入力して、前記ハイサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信
号を出力して、前記回生電流が閾値より大きい場合よりも前記回生電流が閾値より小さな
場合に、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子が共に
“ＯＦＦ”するデッドタイムを長くする第１のＯＦＦ検出回路と、前記第２の制御信号に
もとづいて複数の基準電圧の中から一つ基準電圧を選択する第２の基準電圧選択手段と、
−側に前記ハイローサイド側スイッチング素子の制御電極が入力され、＋側に前記第２の
基準電圧選択手段により選択された基準電圧が入力される第２のコンパレータとを有し、
前記回生電流が閾値より大きい場合、前記第２のコンパレータが前記ハイサイド側スイッ
チング素子の“ＯＮ”から“ＯＦＦ”になるときの制御電極電圧と前記複数の基準電圧の
中から選択された大きな基準電圧とを入力して、前記ローサイド側スイッチング素子を“
ＯＦＦ”から“ＯＮ”させる信号を出力し、前記回生電流が閾値より小さい場合、前記第
２のコンパレータが前記ハイサイド側スイッチング素子の“ＯＮ”から“ＯＦＦ”になる
ときの制御電極電圧と前記複数の基準電圧の中から選択された小さな基準電圧とを入力し
て、前記ローサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して
、前記回生電流が閾値より大きい場合よりも前記回生電流が閾値より小さな場合に、前記
ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”す
るデッドタイムを長くする第２のＯＦＦ検出回路とを具備する半導体装置。

本発明の実施例１に係る半導体装置としてのＤＣ−ＤＣコンバータを示す回路図。 本発明の実施例１に係る第１のＯＦＦ検出回路を示すブロック図。 本発明の実施例１に係る第２のＯＦＦ検出回路を示すブロック図。 本発明の実施例１に係るコンパレータ入力電圧に対するコンパレータ出力電圧の関係を示す図。 本発明の実施例１に係るＤＣ−ＤＣコンバータの出力電流大の時の動作を示すタイミングチャート。 本発明の実施例１に係るＤＣ−ＤＣコンバータの出力電流小の時の動作を示すタイミングチャート。 本発明の実施例２に係る半導体装置としてのＤＣ−ＤＣコンバータを示す回路図。 本発明の実施例２に係る第１のＯＦＦ検出回路を示すブロック図。 本発明の実施例２に係る第２のＯＦＦ検出回路を示すブロック図。 本発明の実施例３に係る半導体装置としてのＤＣ−ＤＣコンバータを示す回路図。 本発明の実施例４に係る半導体装置としてのＤＣ−ＤＣコンバータを示す回路図。 本発明の実施例５に係る半導体装置としてのＤＣ−ＤＣコンバータを示す回路図。

符号の説明

１、１ａ、１ｂ、１ｃ、１ｄ ＤＣ−ＤＣコンバータ
２、２ａ 第１のＯＦＦ検出回路
３、３ａ 第２のＯＦＦ検出回路
４、２３、２４ 電流判定回路
５ 負荷
１１、１４、２１、２２ コンパレータ
１２ａ、１２ｂ、１２ｃ、１５ａ、１５ｂ、１６ｃ 基準電圧発生回路
１３ａ、１３ｂ、１３ｃ、１６ａ、１６ｂ、１６ｃ スイッチ
Ｃ１、Ｃ２ コンデンサ
Ｄ１〜３ ダイオード
Ｉｂａｃｋ 回生電流
ＩＮＶ１〜３ インバータ
Ｉｏｕｔ 出力電流
Ｌ１ インダクタ
ＬＳ１ 第１のレベルシフト回路
ＬＳ２ 第２のレベルシフト回路
Ｎ１〜１４、Ｌｘ ノード
ＮＡＮＤ１ 第１の２入力ＮＡＮＤ回路
ＮＡＮＤ２ 第２の２入力ＮＡＮＤ回路
ＮＴ１、ＮＴ２ Ｎｃｈ ＭＯＳトランジスタ
ＰＮＴ１、ＰＮＴ２ Ｎｃｈ パワーＭＯＳトランジス
ＰＴ１、ＰＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｐｌｘ Ｌｘ端子
Ｐｏｕｔ 出力端子
Ｐｖｄｄ 制御回路用電源端子
Ｐｖｉｎ 入力用電源（入力電圧）端子
Ｓ１、Ｓ２ 制御信号
Ｔｄｅａｄ１、Ｔｄｅａｄ２、Ｔｄｅａｄ１１、Ｔｄｅａｄ１２ デッドタイム
Ｖｄｄ 制御回路用電源
Ｖｉｎ 入力用電源（入力電圧）
ＶＩＮ コンパレータ入力電圧
Ｖｏｕｔ 出力電圧
ＶＯＵＴ コンパレータ出力電圧
ＶＲＥＦ コンパレータ基準電圧
Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖａ１、Ｖｒｅｆ１１、Ｖｒｅｆ１２、Ｖｒｅｆ
１３、Ｖａ１１ 基準電圧
Ｖｓｓ 低電位側電源
Ｖｉｎ 入力用電源（入力電圧）
Ｖｄｄ 制御用電源
Ｖｏｕｔ 出力電圧
Ｖｓｓ 低電位側電源

Claims (5)

1. 高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイ
   サイド側スイッチング素子と、
   低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサ
   イド側スイッチング素子と、
   前記ローサイド側スイッチング素子側に流れる回生電流をモニターし、その電流レベルを
   判定して電流レベルに応じた信号レベルを有する第１及び第２の制御信号を生成する電流
   判定回路と、
   前記ローサイド側スイッチング素子の制御電極に接続され、前記第１の制御信号を入力し
   、前記回生電流が閾値より小さい場合、前記ローサイド側スイッチング素子が“ＯＮ”か
   ら“ＯＦＦ”になるときの制御電極電圧を前記第１の制御信号レベルにもとづいて前記回
   生電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ハイサイド側スイッチング
   素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場
   合よりも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前
   記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第１のＯ
   ＦＦ検出回路と、
   前記ハイサイド側スイッチング素子の制御電極に接続され、前記第２の制御信号を入力し
   、前記ローサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力し、前
   記回生電流が閾値より小さい場合、前記ハイサイド側スイッチング素子が“ＯＮ”から“
   ＯＦＦ”になるときの制御電極電圧を前記第２の制御信号レベルにもとづいて前記回生電
   流が閾値より大きい場合よりも検知時刻を遅延させ、前記ローサイド側スイッチング素子
   を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場合よ
   りも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前記ロ
   ーサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第２のＯＦＦ
   検出回路と、
   を具備することを特徴とする半導体装置。
2. 高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイ
   サイド側スイッチング素子と、
   低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサ
   イド側スイッチング素子と、
   前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子の間から出力さ
   れる出力電流をモニターし、その電流レベルを判定して電流レベルに応じた信号レベルを
   有する第１及び第２の制御信号を生成する電流判定回路と、
   前記ローサイド側スイッチング素子の制御電極に接続され、前記第１の制御信号を入力し
   、前記出力電流が閾値より小さい場合、前記ローサイド側スイッチング素子が“ＯＮ”か
   ら“ＯＦＦ”になるときの制御電極電圧を前記第１の制御信号レベルにもとづいて前記出
   力電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ハイサイド側スイッチング
   素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場
   合よりも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前
   記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第１のＯ
   ＦＦ検出回路と、
   前記ハイサイド側スイッチング素子の制御電極に接続され、前記第２の制御信号を入力し
   、前記出力電流が閾値より小さい場合、前記ハイサイド側スイッチング素子が“ＯＮ”か
   ら“ＯＦＦ”になるときの制御電極電圧を前記第２の制御信号レベルにもとづいて前記出
   力電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ローサイド側スイッチング
   素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場
   合よりも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前
   記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第２のＯ
   ＦＦ検出回路と、
   を具備することを特徴とする半導体装置。
3. 高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイ
   サイド側スイッチング素子と、
   低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサ
   イド側スイッチング素子と、
   前記ローサイド側スイッチング素子側に流れる回生電流をモニターし、その電流レベルを
   判定して電流レベルに応じた信号レベルを有する第１の制御信号を生成する第１の電流判
   定回路と、
   前記ハイサイド側スイッチング素子側に流れる第１の電流をモニターし、前記第１の電流
   レベルを判定して電流レベルに応じた信号レベルを有する第２の制御信号を生成する第２
   の電流判定回路と、
   前記ローサイド側スイッチング素子の制御電極に接続され、前記第１の制御信号を入力し
   、前記回生電流が閾値より小さい場合、前記ローサイド側スイッチング素子が“ＯＮ”か
   ら“ＯＦＦ”になるときの制御電極電圧を前記第１の制御信号レベルにもとづいて前記回
   生電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ハイサイド側スイッチング
   素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記回生電流が閾値より大きい場
   合よりも前記回生電流が閾値より小さな場合に、前記ハイサイド側スイッチング素子と前
   記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする第１のＯ
   ＦＦ検出回路と、
   前記ハイサイド側スイッチング素子の制御電極に接続され、前記第２の制御信号を入力し
   、前記第１の電流が閾値より小さい場合、前記ハイサイド側スイッチング素子が“ＯＮ”
   から“ＯＦＦ”になるときの制御電極電圧を前記第２の制御信号レベルにもとづいて前記
   第１の電流が閾値より大きい場合よりも検知時刻を遅延させ、前記ローサイド側スイッチ
   ング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記第１の電流が閾値より大
   きい場合よりも前記第１の電流が閾値より小さい場合に、前記ハイサイド側スイッチング
   素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする
   第２のＯＦＦ検出回路と、
   を具備することを特徴とする半導体装置。
4. 高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイ
   サイド側スイッチング素子と、
   低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサ
   イド側スイッチング素子と、
   前記ローサイド側スイッチング素子側に回生電流が流れるときに、前記ローサイド側スイ
   ッチング素子の第１の電極側と第２の電極側の間の電圧をモニターし、その電圧レベルを
   判定して電圧レベルに応じた信号を有する第１及び第２の制御信号を生成する電流判定回
   路と、
   前記ローサイド側スイッチング素子の制御電極に接続され、前記第１の制御信号を入力し
   、前記電圧レベルが閾値より小さい場合、前記ローサイド側スイッチング素子が“ＯＮ”
   から“ＯＦＦ”になるときの制御電極電圧を前記第１の制御信号レベルにもとづいて前記
   電圧レベルが閾値より大きい場合よりも検知時刻を遅延させ、前記ハイサイド側スイッチ
   ング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記電圧レベルが閾値より大
   きい場合よりも前記電圧レベルが閾値より小さい場合に、前記ハイサイド側スイッチング
   素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする
   第１のＯＦＦ検出回路と、
   前記ハイサイド側スイッチング素子の制御電極に接続され、前記第２の制御信号を入力し
   、前記電圧レベルが閾値より小さい場合、前記ハイサイド側スイッチング素子が“ＯＮ”
   から“ＯＦＦ”になるときの制御電極電圧を前記第２の制御信号レベルにもとづいて前記
   電圧レベルが閾値より大きい場合よりも検知時刻を遅延させ、前記ローサイド側スイッチ
   ング素子を“ＯＦＦ”から“ＯＮ”させる信号を出力して、前記電圧レベルが閾値より大
   きい場合よりも前記電圧レベルが閾値より小さい場合に、前記ハイサイド側スイッチング
   素子と前記ローサイド側スイッチング素子が共に“ＯＦＦ”するデッドタイムを長くする
   第２のＯＦＦ検出回路と、
   を具備することを特徴とする半導体装置。
5. 前記第１のＯＦＦ検出回路は、前記第１の制御信号にもとづいて複数の基準電圧の中か
   ら一つ基準電圧を選択する第１の基準電圧選択手段と、＋側に前記ローサイド側スイッチ
   ング素子の制御電極が入力され、−側に前記第１の基準電圧選択手段により選択された基
   準電圧が入力される第１のコンパレータとを有し、前記回生電流が閾値より小さい場合、
   前記第１のコンパレータが前記ローサイド側スイッチング素子の“ＯＮ”から“ＯＦＦ”
   になるときの制御電極電圧と前記複数の基準電圧の中から選択された小さな基準電圧とを
   入力して、前記ハイサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を出
   力して、前記回生電流が閾値より大きい場合よりも前記回生電流が閾値より小さな場合に
   、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子が共に“ＯＦ
   Ｆ”するデッドタイムを長くし、
   前記第２のＯＦＦ検出回路は、前記第２の制御信号にもとづいて複数の基準電圧の中から
   一つ基準電圧を選択する第２の基準電圧選択手段と、＋側に前記ハイローサイド側スイッ
   チング素子の制御電極が入力され、−側に前記第２の基準電圧選択手段により選択された
   基準電圧が入力される第２のコンパレータとを有し、前記回生電流が閾値より小さい場合
   、前記第２のコンパレータが前記ハイサイド側スイッチング素子の“ＯＮ”から“ＯＦＦ
   ”になるときの制御電極電圧と前記複数の基準電圧の中から選択された小さな基準電圧と
   を入力して、前記ローサイド側スイッチング素子を“ＯＦＦ”から“ＯＮ”させる信号を
   出力して、前記回生電流が閾値より大きい場合よりも前記回生電流が閾値より小さな場合
   に、前記ハイサイド側スイッチング素子と前記ローサイド側スイッチング素子が共に“Ｏ
   ＦＦ”するデッドタイムを長くする
   ことを特徴とする請求項１に記載の半導体装置。

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