CN103107803A - 单脉冲高压电平位移及上管驱动电路及其控制方法 - Google Patents

Abstract

本发明提供了一种单脉冲高压电平位移及上管驱动电路，该电路包括：电压控制脉冲发生器，用于通过接收上管驱动输入信号而产生输出信号电路脉冲；高压电平位移支路，用于通过接收输出信号电路脉冲而产生驱动电压；上管高压驱动器，用于通过接收驱动电压而产生驱动上管工作的门极驱动信号。本发明还提供一种控制方法，采用此发明可以减少芯片面积及解决高压功率管栅极窄脉冲控制的高压电平位移电路存在的功耗和抗干扰能力差等问题。

Description

单脉冲高压电平位移及上管驱动电路及其控制方法

技术领域

本发明涉及半桥、全桥驱动电路的设计，尤其涉及半桥、全桥电路从低压转到高压的电平位移和上管驱动电路的设计，用于驱动半桥、全桥电路中的高压金属氧化物半导体场效应管的栅级、三极管的基极或绝缘栅双极型晶体管的栅级。

背景技术

通常高压半桥驱动电路中包括二极管D1、电平位移电路、上管驱动电路、下管驱动电路，通过上管驱动电路驱动的上管Q1、通过下管驱动电路驱动的下管Q2和自举电容Cboot，如图1所示，上管Q1和下管Q2一般为同一类型的高压功率管，所述高压功率管为几十伏-几百伏，甚至更高，例如同为高压金属氧化物半导体场效应管(N型MOSEFT)、高压三极管(高压管NPN)或绝缘栅双极型晶体管(IGBT)，由于半桥驱动电路中控制上管Q1的门极输入HO的低压信号HIN常常只有十几伏特，而控制半桥电路的输入高压(Hight Voltage，HV)可达几十伏到几百伏甚至更高，因此，需要高压电平位移及上管驱动电路使上管Q1正常工作。为了便于说明，后续电平位移高压功率管以高压管MOSFET中的高压管NLDMOS(横向扩散金属氧化物半导体)为例进行说明。

目前实现电平位移和上管驱动电路的时序控制方法如下，如图4所示：忽略上管Q1和下管Q2的导通死区时间，电平位移高压管NLDMOS导通时上管Q1才导通，同时下管驱动器控制的下管Q2截止；上管Q1截止时电平位移高压管NLDMOS截止，同时下管驱动器控制的下管Q2导通。

基于这种时序控制方法，传统双路(或单路)LDMOS高压电平位移及上管驱动电路的实现电路如图2(或如图3)所示，当电平位移高压管NLDMOS导通时正供电电压VB上的电压为HV与供电电压VCC之和(忽略二极管D1压降)，为了避免过高的功耗而导致电平位移高压管NLDMOS烧毁或带来过热，其平均功耗控制在几十毫瓦之内。如果导通时间为半个周期，VB为几百伏时，高压管NLDMOS导通而流过的电流仅仅为几十微安，这样小的电流在高压NLDMOS管的控制上几乎不可能，所以通常做法是用窄脉冲控制双电平位移高压管NLDMOS，即窄脉冲发生器对上管驱动输入信号HIN进行采样，在上管驱动输入信号HIN的上升沿产生窄脉冲电压控制信号SetLV，在上管驱动输入信号HIN的下降沿产生窄脉冲电压控制信号ResetLV(如图2所示)，分别控制M 1和M2的导通和截止(工作时序状态如图4所示的双脉冲控制的两高压功率管部分)，然后通过上管驱动电路中的RS触发器(如图2所示)或通过上管驱动电路中的信号恢复电路(如图3所示)恢复与上管驱动输入信号HIN一致的信号HO控制上管Q1的门极。

这种窄脉冲控制电平位移的缺点是：(1)当半桥输出点HB在急速上升和下降时会产生的高dV/dT(如dV/dT＞1伏/纳秒)，所述高dV/dT产生的共模干扰电流分别从M1的漏极S1和M2的漏极S2抽走或注入瞬态电流，若此时流过M1的电流超过M1导通时本应流过电阻R1的电流和流过M2的电流超过M2导通时本应流过电阻R2的电流，从而产生上管驱动逻辑错误，甚至导致上管和下管共通而烧毁的现象。为此，必须额外增加电路，用以提高电平位移抗dV/dT等干扰性能。(2)M1和M2分别根据栅极接收的窄脉冲电压控制信号ResetLV和SetLV的大小而导通或截止。因为M1和M2是栅级电压控制，M1和M2的参数(例如阀值电压与迁移率等)随实际工作温度和工艺变化而变化，所以导致M1和M2导通的电流变化较大；当M1和M2导通的电流变小时，M1加上ResetLV电压转化电流的延迟和M2加上SetLV电压转化电流的延迟，则各自的电流脉冲宽度变得更窄，变窄后的电流脉冲分别流过电阻R1和电阻R3，从而在M1漏极生成的更窄脉冲电压VR可能使上管驱动电路的控制发生逻辑错误。因此，该电路抗干扰能力差。此外，该电路需要两个高压管LDMOS，造成高压电平位移电路的版图面积较大。

为了解决图2所示的高压电平位移电路的版图面积较大的问题，在《微电子学》(2007年第37卷第2期第250-254页)上公开了一种单路LDMOS实现的高压电平位移电路及应用，提到采用一个高压管LDMOS解决高压电平位移电路版图面积较大的问题的方法。

上述两种电路均存在上管驱动电路输出初始状态不稳定的问题，为此，参见图3，提出另一种为单路LDMOS高压电平位移及上管驱动电路，该电路虽存在一个高压管LDMOS(即为M1)，但是该电路与图2所示的电路相比，其控制方法的本质一致，如图4所示的单脉冲控制的高压功率管部分：栅极电压窄脉冲控制，该高压管NLDMOS通过两个窄脉冲电压控制信号控制上管Q1的导通开始和结束。因此该高压电平位移电路同样存在抗dV/dT能力差的问题及导通电流随温度和工艺的变化而变化的问题。

由此可见，现有的高压电平位移及上管驱动电路均为窄脉冲电压控制方式(通常脉冲宽度为100ns-300ns)，使电平转换抗干扰能力不强；均为高压管LDMOS栅极电压输入控制，高压管LDMOS导通电流受工艺和温度影响不稳定，在半桥输出点dV/dT较大的高压高频应用中容易导致逻辑错误；图3所示的电路中，虽然高压管LDMOS从两个减少为一个，但是较复杂的信号恢复电路也使得版图面积减少不太大。以上描述虽以半桥电路为示例，同样适用于全桥电路。

发明内容

本发明的目的是提供一种单脉冲高压电平位移及上管驱动电路及其控制方法，以解决芯片面积较大及高压功率管栅极窄脉冲控制的高压电平位移电路存在的功耗和抗干扰能力差的问题。

为解决上述问题，本发明提出的一种单脉冲高压电平位移及上管驱动电路，所述单脉冲高压电平位移及上管驱动电路包括：电压控制脉冲发生器，用于通过接收上管驱动输入信号而产生输出信号电路脉冲；高压电平位移支路，用于通过接收输出信号电路脉冲而产生驱动电压；上管高压驱动器，用于通过接收驱动电压而产生驱动上管工作的门极驱动信号。

进一步的，所述电压控制脉冲发生器由开关PMOS管、电流源和第一电流镜构成，其中：上管驱动输入信号连接至开关PMOS管的栅极，开关PMOS管的源漏极分别连接至电流源的一端和第一电流镜的一端，电流源的另一端连接所述供电电压，第一电流镜的另一端连接至高压电平位移支路输入端。

进一步的，高压电平位移支路由高压功率管、第十四晶体管、第二电流镜及第一电阻构成，其中：高压功率管的第一端为高压电平位移支路输入端，其第二端连接至参考电压，其第三端与第十四晶体管的漏极和第二电流镜的第一端连接，第十四晶体管的源极与第二电流镜的第二端连接至正供电电压，第十四晶体管的栅极接受上管高压驱动器中消隐器的输出，第二电流镜的第三端连接到第一电阻的一端，第一电阻的另一端连接到半桥输出点，所述半桥输出点与浮地连接。

进一步的，上管高压驱动器由滤波器、消隐器和至少三级级联的奇数级反相器构成，所述三级级联的奇数级反相器由第一级反相器，第二级反相器和第三级反相器构成；

滤波器连接在第一级反相器的输入和半桥输出点之间；

消隐器的第一端与第二级反相器的输入连接，其第二端与半桥输出点连接，其第三端与第二级反相器的输出连接，其第四端与第十四晶体管的栅极连接，其第五端与第二电流镜的第二端连接。

优选的，所述级联的奇数级反相器由第一级反相器，第二级反相器、第三级反相器第四级反相器和第五级反相器构成，第一级反相器包括第四晶体管和第五晶体管，第四晶体管的栅极和第五晶体管的栅极连接为第一级反相器的输入、第四晶体管的漏极和第五晶体管的漏极连接为第一级反相器的输出；第二反相器包括第六晶体管和第七晶体管，第六晶体管的栅极和第七晶体管的栅极连接为第二级反相器的输入、第六晶体管的漏极和第七晶体管的漏极连接为第二级反相器的输出；第三级反相器包括第八晶体管和第九晶体管，第八晶体管的栅极和第九晶体管的栅极连接为第三级反相器的输入、第八晶体管的漏极和第九晶体管的漏极连接为第三级反相器的输出；第四级反相器包括第十晶体管和第十一晶体管，第十晶体管的栅极和第十一晶体管的栅极连接为第四级反相器的输入、第十晶体管的漏极和第十一晶体管的漏极连接为第四级反相器的输入和输出；第五级反相器包括第十二晶体管和第十三晶体管，第十二晶体管的栅极和第十三晶体管的栅极连接为第五级反相器的输入、第十二晶体管的漏极和第十三晶体管的漏极连接为第五级反相器的输出；各级反相器通过其输出与下级反相器的输入连接，其中，第二电流镜的第三端连接至第一级反相器的输入，第五级反相器的输出为上管高压驱动器的输出并连接至上管门极驱动输入端，第四晶体管的源极、第六晶体管的源极、第八晶体管的源极、第十晶体管的源极和第十二晶体管的源极相连接至正供电电压，第五晶体管的源极、第七晶体管的源极、第九晶体管的源极、第十一晶体管的源极和第十三晶体管的源极相连接至浮地。

进一步的，所述第二电流镜由第二晶体管和第三晶体管构成；其中，第二晶体管的栅极连接至第三晶体管的栅极，且与第二电流镜的第一端连接；所述第二电流镜的第一端为漏极，其第二端为源极，其第三端为第三晶体管的漏极。

进一步的，消隐器由第二电阻、第一电容和二输入与非门构成，其中，第二电阻的一端为消隐器的第一端，第二电阻的另一端分别连接至二输入与非门的第一端和第一电容上极板，二输入与非门的第二端为消隐器的第二端，二输入与非门的第三端为消隐器的第三端，二输入与非门的第四端为消隐器的第四端，二输入与非门的第五端为消隐器的第五端。

进一步的，高压功率管的第一端为受控电流源，通过高压功率管的第一端实现高压电平位移支路的电流模式控制。

进一步的，所述高压功率管为高压金属氧化物半导体场效应管时，其第一端、第二端和第三端分别对应于源极、栅极、漏极；若所述高压功率管为高压三极管时，其第一端、第二端和第三端分别对应于发射极、基极、集电极；若所述高压功率管为绝缘栅双极型晶体管时，其第一端、第二端和第三端分别对应于发射极、门极、集电极。

为解决上述问题，本发明还提出的一种单脉冲高压电平位移及上管驱动电路的控制方法，上管高压驱动器控制的上管截止时高压电平位移支路控制的电平位移高压功率管同步导通，同时下管驱动器控制的下管导通；上管高压驱动器控制的上管导通时高压电平位移支路控制的电平位移高压功率管同步截止，同时下管驱动器控制的下管截止；其中，所述高压电平位移支路的电平位移导通时间为半个周期，且上管和下管的门极驱动信号之间有死区时间。

由上述技术方案可见，与现有的高压电平位移及上管驱动电路技术相比，本发明公开的一种单脉冲高压电平位移及上管驱动电路及其控制方法，有以下优势：

在系统时序逻辑上，与以往的系统时序逻辑截然不同，本发明采用上管截止时高压功率管控制的电平位移同步导通，同时下管导通；上管导通时高压功率管控制的电平位移同步截止，同时下管截止，且上管和下管的门极驱动信号之间有死区时间，所述高压功率管控制的电平位移导通时间长，为半个周期。

从电路结构来看，当高压功率管导通时，其漏端电压不超过低压供电电压VCC，即便流过高压功率管的电流有毫安级，而且其导通时间为半个周期，该高压功率管消耗的瞬态功率也就是在几十豪瓦，平均功率大大减少；这样在高压功率管的导通功耗很低的情况下，避免了由于窄脉冲控制方式而导致其导通时间和导通电流很短的现象，使高压电平位移电路和高压驱动电路在高频和高压下抗干扰能力大大增强，能承受更高的半桥输入dV/dT而产生的电流。

在结构上，只使用了一个高压功率管，因而大大减少了电路版图面积；也不用复杂的电路去做恢复电路，上管高压驱动器变得很简洁，同时最大限度的减少了上管驱动的版图面积。

在电平位移高压管LDMOS的控制模式上，采用电流模源极输入控制而非电压模栅级输入，通过电流镜将恒定的电流源从高压功率管的源极输入，从而使电平转换为高压管NLDMOS的工作电流恒定，不受工艺、温度和高压电源的影响，整个电路系统工作的稳定性高，由于是电流模控制，使响应速度和在寄生情况下的抗干扰能力大大提高。

附图说明

图1为现有技术中一种高压电平位移及上管驱动电路框图；

图2为图1之一种双路LDMOS高压电平位移及上管驱动电路示意图；

图3为图1之一种单路LDMOS高压电平位移及上管驱动电路示意图；

图4为现有技术中一种高压电平位移及上管驱动电路时序逻辑示意图；

图5为本发明一种单脉冲高压电平位移及上管驱动电路框图；

图6为图5之一种单脉冲高压电平位移及上管驱动电路结构示意图；

图7为图6之消隐器结构示意图；

图8本发明一种单脉冲高压电平位移及上管驱动电路的控制方式的时序逻辑示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

如图5所示，本发明提出的一种单脉冲高压电平位移及上管驱动电路101包括电压控制脉冲发生器102、高压电平位移支路103和上管高压驱动器104。上管驱动输入信号HIN传输至电压控制脉冲发生器102输入端，电压控制脉冲发生器102输出端将输出信号电路脉冲Ipluse传输至高压电平位移支路103输入端，高压电平位移支路103输出端将驱动电压连接至上管高压驱动器104输入端，上管高压驱动器104输出端将驱动上管工作的门极驱动信号HO传输至上管Q1门极驱动输入端。

此外，如图5所示，本发明的一种单脉冲高压电平位移及上管驱动电路101还可以包括下管驱动器100，下管驱动输入信号LIN通过下管驱动器100传输至下管Q2门极输入端，所述下管驱动器100的输出即为下管Q2的驱动信号LO。

若电压控制脉冲发生器102由供电电压VCC供电，且供电电压VCC连接至二极管D1的阳极，并且该二极管D1的阴极通过正供电电压VB与高压电平位移支路连接，高压电平位移支路103由正供电电压VB供电，上管高压驱动器104由正供电电压VB和浮地HB同时供电，且下管驱动器也由供电电压VCC供电。

进一步的，如图6所示，所述电压控制脉冲发生器102由开关PMOS管S1、第一电流镜2、电流源3和构成，其中：上管驱动输入信号HIN连接至开关PMOS管S 1的栅极，开关PMOS管S1的源极连接至电流源3的一端，电流源3的另一端连接所述供电电压VCC，开关PMOS管S1的漏极连接至第一电流镜2的一端，第一电流镜2的另一端连接至高压电平位移支路103输入端，所述第一电流镜2的另一端的输出信号即为电压控制脉冲发生器102的输出信号电路脉冲Ipulse，所述输出信号电路脉冲Ipulse为电流信号。

所述高压电平位移支路由高压功率管M1、第十四晶体管M14、第二电流镜及第一电阻R1构成，其中：高压功率管M1的第一端为高压电平位移支路输入端，其第二端连接至参考电压Vref，其第三端与第十四晶体管M14的漏极和第二电流镜的第一端连接；第十四晶体管M14的源极与第二电流镜的第二端连接至正供电电压VB，第十四晶体管M14的栅极接受上管高压驱动器104中消隐器6的输出VR，第二电流镜的第三端连接到第一电阻R1的一端，第一电阻R1的另一端连接到半桥输出点，所述半桥输出点与浮地HB连接。

进一步的，所述第二电流镜由第二晶体管M2和第三晶体管M3构成，即第二晶体管M2的栅极连接至第三晶体管M3的栅极，且与第二电流镜的第一端连接，所述第二电流镜的第一端为漏极，其第二端为源极，其第三端为第三晶体管M3的漏极，所述第二电流镜的作用是为了实现流过高压功率管M1的电流到电压VR 1的转换。优选地，所述第二晶体管M2、第三晶体管M3和第十四晶体管M14为低压PMOS管。

其中，所述高压功率管M1为高压MOSEFT时，其第一端、第二端和第三端分别对应于源极、栅极、漏极；若所述高压功率管为高压三极管时，其第一端、第二端和第三端分别对应于发射极、基极、集电极；若所述高压功率管为IGBT时，其第一端、第二端和第三端分别对应于发射极、门极、集电极。

所述上管高压驱动器104由滤波器5、消隐器6和至少三级级联的奇数级反相器构成，分别对构成上管高压驱动器104的各部分进行分析。

如为三级级联的奇数级反相器，则三级级联的奇数级反相器包括第一级反相器，第二级反相器和第三级反相器。第一级反相器包括第四晶体管和第五晶体管，第四晶体管M4的栅极和第五晶体管M5的栅极连接为第一级反相器的输入V2、第四晶体管M4的漏极和第五晶体管M5的漏极连接为第一级反相器的输出V3；第二反相器包括第六晶体管M6和第七晶体管M7，第六晶体管M6的栅极和第七晶体管M7的栅极连接为第二级反相器的输入V3、第六晶体管M6的漏极和第七晶体管M7的漏极连接为第二级反相器的输出V4；第三级反相器包括第八晶体管M8和第九晶体管M9，第八晶体管M8的栅极和第九晶体管M9的栅极连接为第三级反相器的输入V4、第八晶体管M8的漏极和第九晶体管M9的漏极连接为第三级反相器的输出V5。各级反相器通过其输出与下级反相器的输入连接，其中，第二电流镜的第三端连接至第一级反相器的输入V2，第三级反相器的输出V5为上管高压驱动器104的输出并连接至上管Q1门极驱动输入端，第四晶体管M4的源极、第六晶体管M6的源极和第八晶体管M8的源极相连接至正供电电压VB，第五晶体管M5的源极、第七晶体管M7的源极和第九晶体管M9的源极相连接至浮地HB。

若为五级级联的奇数级反相器，则所述五级级联的奇数级反相器由第一级反相器，第二级反相器、第三级反相器、第四级反相器和第五级反相器构成，第一级反相器包括第四晶体管M4和第五晶体管M5，第四晶体管M4的栅极和第五晶体管M5的栅极连接为第一级反相器的输入V2、第四晶体管M4的漏极和第五晶体管M5的漏极连接为第一级反相器的输出V3；第二反相器包括第六晶体管M6和第七晶体管M7，第六晶体管M6的栅极和第七晶体管M7的栅极连接为第二级反相器的输入V3、第六晶体管M6的漏极和第七晶体管M7的漏极连接为第二级反相器的输出V4；第三级反相器包括第八晶体管M8和第九晶体管M9，第八晶体管M8的栅极和第九晶体管M9的栅极连接为第三级反相器的输入V4、第八晶体管M8的漏极和第九晶体管M9的漏极连接为第三级反相器的输出V5；第四级反相器包括第十晶体管M10和第十一晶体管M11，第十晶体管M10的栅极和第十一晶体管M11的栅极连接为第四级反相器的输入V5、第十晶体管M10的漏极和第十一晶体管M11的漏极连接为第四级反相器的输出V6；第五级反相器包括第十二晶体管M12和第十三晶体管M13，第十二晶体管M12的栅极和第十三晶体管M13的栅极连接为第五级反相器的输入V6、第十二晶体管M12的漏极和第十三晶体管M13的漏极连接为第五级反相器的输出HO；各级反相器通过其输出与下级反相器的输入连接，其中，第二电流镜的第三端连接至第一级反相器的输入V2，第五级反相器的输出HO为上管高压驱动器104的输出并连接至上管Q1门极驱动输入端，第四晶体管M4的源极、第六晶体管M6的源极、第八晶体管M8的源极、第十晶体管M10的源极和第十二晶体管M12的源极相连接至正供电电压VB，第五晶体管M5的源极、第七晶体管M7的源极、第九晶体管M9的源极、第十一晶体管M11的源极和第十三晶体管的源极相连接至浮地HB。

当中，所述级联的奇数级反相器使用但不限于五级级联的奇数级反相器，根据需要三级级联的奇数级反相器、五级级联的奇数级反相器、七级级联的奇数级反相器或其它级级联的奇数级反相器也可以被使用，本实施例中优选的为五级级联的奇数级反相器。

滤波器5为RC滤波器，该滤波器5连接在第一级反相器的输入V2和半桥输出点之间。

消隐器6的第一端与第二级反相器的输入V3连接，其第二端与半桥输出点HB连接，其第三端与第二级反相器的输出V4连接，其第四端与第十四晶体管M14的栅极连接，其第五端与第二电流镜的第二端相连接。

具体的，消隐器6如图7所示，消隐器6由第二电阻R2，第一电容C1和二输入与非门NAND构成，其中，第二电阻R2的一端为消隐器6的第一端与第二极反相器的输入V3串联，第二电阻R2的另一端分别连接至二输入与非门NAND的第一端和第一电容C1上极板，二输入与非门NAND的第二端为消隐器6的第二端与第一电容C1下极板连接至浮地电压，此处，所述浮地电压为半桥输出点HB，二输入与非门NAND的第三端为消隐器6的第三端与第二极反相器的输出V4连接，二输入与非门NAND的第四端为消隐器6的第四端与第十四晶体管M14的栅极连接，通过消隐器的第四端对第十四晶体管M14进行复位。二输入与非门NAND的第五端为消隐器6的第五端与第二电流镜的第二端连接至正供电电压VB。

电压控制脉冲发生器102由供电电压VCC供电，高压电平位移支路103由正供电电压VB供电，上管高压驱动器104由正供电电压VB和浮地HB同时供电，且下管驱动器也由供电电压VCC供电后，可实现当高压功率管M1导通时，其漏端电压不超过供电电压，且其导通时间为半个周期，此时，高压功率管M1消耗的瞬态功率也就是在几十豪瓦，平均功率大大减少；同时，避免了由于窄脉冲控制方式而导致其导通时间和导通电流很短的现象，使高压电平位移电路和高压驱动电路在高频和高压下抗干扰能力大大增强，能承受更高的半桥输入dV/dT而产生的电流。

从结构上来看，只使用了一个高压功率管，因而大大减少了电路版图面积；也不用复杂的电路去做恢复电路，上管高压驱动器变得很简洁，同时最大限度的减少了上管驱动的版图面积。同时通过电流镜将恒定的电流源从高压功率管的源极输入，从而将在高压电平转换电路中的高压功率管的工作电路恒定，不受工艺、温度和高压电源的影响，整个电路系统工作的稳定性高，由于是电流模控制，使响应速度和在寄生情况下的抗干扰能力大大提高。

如图8所示，基于上述单脉冲高压电平位移及上管驱动电路的控制方法的具体工作过程如下：

工作开始第一阶段W1为下管Q2驱动信号LO为高电平时，上管Q1驱动信号HO为低电平。此时，如图6，半桥输出点连接至地(GND)，二极管D1导通，供电电压VCC对自举电容Cboot充电到VCC(忽略二极管D1导通电压Vd)。在此期间，上管驱动输入信号HIN为低电平，开关PMOS管S1导通，使恒定的电流源3流过开关PMOS管S1，再经由第一电流镜2使恒定的电流源3流入高压电平位移支路103中的高压功率管M1，此时，高压功率管M1导通有电流流过并经过第二电流镜，在上管高压驱动器104的第一电阻R1产生压降，对浮地电压为高电平，经过由级联的奇数级反相器构成的上管高压驱动器104后得到上管Q1驱动信号对浮地电压为低信号，即上管Q1的驱动信号HO与上管驱动输入信号HIN是同相的，使上管Q1维持不通。此阶段高压电平位移支路中的高压功率管M1导通，其漏端电压V1为低电压，约为供电电压VCC，通过其电流为恒定小电流，一般为微安级，如200～500微安，其导通时间为半个周期，由于供电电压VCC供电的电流值仅几百微安，因此，高压功率管M1的功耗非常小，为毫瓦级。

接下来的第二阶段W2为下管Q2关断、上管Q1还未导通的死区时间里。此时，如图6，对应的上管驱动输入信号HIN为电平低，对应的下管驱动输入信号LIN为低电平，此时高压电平位移支路中的高压功率管M1仍然导通，有电流流过，如果半桥输出电感的电流纹波最小值大于零，即电感电流方向不变(所述电感电流方向为从半桥输出点HB通过电感流向负载的方向)，则正供电电压VB仍维持为低电压，即为供电电压VCC，则高压功率管M1的功耗仍与工作开始第一阶段一样，为毫瓦级；如果半桥输出电感的电流纹波最小值小于零，即电感电流方向改变(所述电感电流方向从负载通过电感流向半桥输出点HB)，则正供电电压VB上升到为(HV+VCC)，此时，正供电电压VB为高电压，高压电平位移支路的瞬态功耗为(HV+VCC)×Ipulse，平均功耗为(HV+VCC)×Ipulse×Td/T(Td/T为死区时间Td占周期T的比例)，如果(HV+VCC)为600V，Ipulse＝0.3mA(毫安)，所述Td/T为10％，则高压电平位移支路的瞬态功耗为180毫瓦，平均功耗为18毫瓦。这个功耗引起的温升很小，也不会瞬态烧坏高压功率管M1。

接下来的第三阶段W3为下管Q2关断、上管Q1导通。此时，如图6，下管Q2驱动信号LO为低电平，下管Q2不导通，上管Q1的驱动信号HO对浮地电压为高电平，上管Q1导通，浮地电压很快上升到控制半桥电路的输入高压HV，自举电容Cboot的电压不能突变，维持在供电电压VCC的数值上，于是二极管D1反向不通，正供电电压VB为(HB+VCC)，在此期间，上管驱动输入信号HIN为高电平，电压控制脉冲发生器102不工作，没有电流从高压电平位移支路103中的高压功率管M1的源极流走，因此，高压功率管M1不导通，此时，尽管高压电平位移支路103中的漏极电压VB为输入电压HV，电压很高，但是高压功率管M1由于没有电流流过而使其功耗为零。

接下来的第四阶段W4为上管Q1关断、下管Q2还未导通的死区时间。此时，如图6，上管Q1的驱动信号HO为低电平，因此上管Q1不导通，下管Q2的驱动信号LO也为低电平，因此下管Q2也不导通。由于第三阶段电感在励磁，现在上管Q1和下管Q2均关断，电流不能突变，仍然从半桥输出点通过电感流向负载，下管Q2的寄生体二极管DB续流(上管Q1也有寄生体二极管DA)，从而半桥输出点HB下降为-Vd，因此正供电电压VB的大小与供电电压VCC相同(忽略二极管D1压降Vd)。由于上管驱动输入信号HIN为低电平，高压电平位移支路中的高压功率管M1导通且有电流流过，但是由于高压功率管M1的瞬态功耗同第二阶段一样为毫安级，很小，对系统几乎无影响。

接下来重复第一阶段，周而复始。

由单脉冲高压电平位移及上管驱动电路的控制方法的具体工作过程可以得到：上管高压驱动器104控制的上管Q1截止时高压电平位移支路103控制的电平位移高压功率管同步导通，同时下管驱动器100控制的下管Q2导通；上管高压驱动器104控制的上管Q1导通时高压电平位移支路103控制的电平位移高压功率管同步截止，同时下管驱动器100控制的下管Q2截止。所述高压功率管M1的电平位移导通时间为半个周期(一个周期为T)，且上管Q1和下管Q2的门极驱动信号之间有死区时间。由于上管Q1和下管Q2的门极驱动信号之间有死区时间Td，防止上管Q1和下管Q2同时导通而出现共通情形。并且，该控制方法大大增加了所述高压功率管M1脉冲控制的宽度和导通时间长，为半个周期，避免了其导通时间很短和导通电流小的问题，从而大大提高了抗扰能力。

从上述分析可以得出，为了减少高压电平转换电路中过高的功耗问题，以往的解决方案大都是双脉冲控制高压驱动位移电平电路，本发明的单脉冲高压驱动电路通过使用单脉冲控制的巧妙设计，实现了高压电平位移；所用高压功率管从两个减少为一个，使高压功率管的面积大大减少；高压功率管导通时，通过高压功率管的电流为恒流控制方式，限制了功耗，而且消耗的功耗及电流不随工艺、温度和高压电源改变而变换，大大提高了此高压电平位移支路的稳定性，并且由于高压功率管的电流为电流模式的控制，使高压电平位移支路和上管高压驱动电路的抗干扰能力在不需要额外处理电路的情况下仍然很强。

本发明虽然以半桥驱动电路为示例，但是高压电平位移及上管驱动电路同样适用于全桥电路。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.根据权利要求1所述的单脉冲高压电平位移及上管驱动电路，其特征在于，包括：

电压控制脉冲发生器，用于通过接收上管驱动输入信号而产生输出信号电路脉冲；

高压电平位移支路，用于通过接收输出信号电路脉冲而产生驱动电压；

上管高压驱动器，用于通过接收驱动电压而产生驱动上管工作的门极驱动信号。

2.根据权利要求1所述的单脉冲高压电平位移及上管驱动电路，其特征在于，所述电压控制脉冲发生器由开关PMOS管、电流源和第一电流镜构成，其中：上管驱动输入信号连接至开关PMOS管的栅极，开关PMOS管的源漏极分别连接至电流源的一端和第一电流镜的一端，电流源的另一端连接所述供电电压，第一电流镜的另一端连接至高压电平位移支路输入端。

3.根据权利要求1所述的单脉冲高压电平位移及上管驱动电路，其特征在于，高压电平位移支路由高压功率管、第十四晶体管、第二电流镜及第一电阻构成，其中：高压功率管的第一端为高压电平位移支路输入端，其第二端连接至参考电压，其第三端与第十四晶体管的漏极和第二电流镜的第一端连接，第十四晶体管的源极与第二电流镜的第二端连接至正供电电压，第十四晶体管的栅极接受上管高压驱动器中消隐器的输出，第二电流镜的第三端连接到第一电阻的一端，第一电阻的另一端连接到半桥输出点，所述半桥输出点与浮地连接。

4.根据权利要求3所述的单脉冲高压电平位移及上管驱动电路，其特征在于，上管高压驱动器由滤波器、消隐器和至少三级级联的奇数级反相器构成，所述三级级联的奇数级反相器由第一级反相器，第二级反相器和第三级反相器构成；

滤波器连接在第一级反相器的输入和半桥输出点之间；

消隐器的第一端与第二级反相器的输入连接，其第二端与半桥输出点连接，其第三端与第二级反相器的输出连接，其第四端与第十四晶体管的栅极连接，其第五端与第二电流镜的第二端连接。

5.根据权利要求4所述的单脉冲高压电平位移及上管驱动电路，其特征在于，所述级联的奇数级反相器由第一级反相器，第二级反相器、第三级反相器、第四级反相器和第五级反相器构成，第一级反相器包括第四晶体管和第五晶体管，第四晶体管的栅极和第五晶体管的栅极连接为第一级反相器的输入、第四晶体管的漏极和第五晶体管的漏极连接为第一级反相器的输出；第二反相器包括第六晶体管和第七晶体管，第六晶体管的栅极和第七晶体管的栅极连接为第二级反相器的输入、第六晶体管的漏极和第七晶体管的漏极连接为第二级反相器的输出；第三级反相器包括第八晶体管和第九晶体管，第八晶体管的栅极和第九晶体管的栅极连接为第三级反相器的输入、第八晶体管的漏极和第九晶体管的漏极连接为第三级反相器的输出；第四级反相器包括第十晶体管和第十一晶体管，第十晶体管的栅极和第十一晶体管的栅极连接为第四级反相器的输入、第十晶体管的漏极和第十一晶体管的漏极连接为第四级反相器的输入和输出；第五级反相器包括第十二晶体管和第十三晶体管，第十二晶体管的栅极和第十三晶体管的栅极连接为第五级反相器的输入、第十二晶体管的漏极和第十三晶体管的漏极连接为第五级反相器的输出；各级反相器通过其输出与下级反相器的输入连接，其中，第二电流镜的第三端连接至第一级反相器的输入，第五级反相器的输出为上管高压驱动器的输出并连接至上管门极驱动输入端，第四晶体管的源极、第六晶体管的源极、第八晶体管的源极、第十晶体管的源极和第十二晶体管的源极相连接至正供电电压，第五晶体管的源极、第七晶体管的源极、第九晶体管的源极、第十一晶体管的源极和第十三晶体管的源极相连接至浮地。

6.根据权利要求3至5中任一项所述的单脉冲高压电平位移及上管驱动电路，其特征在于，所述第二电流镜由第二晶体管和第三晶体管构成；其中，第二晶体管的栅极连接至第三晶体管的栅极，且与第二电流镜的第一端连接；所述第二电流镜的第一端为漏极，其第二端为源极，其第三端为第三晶体管的漏极。

7.根据权利要求4所述的单脉冲高压电平位移及上管驱动电路，其特征在于，消隐器由第二电阻、第一电容和二输入与非门构成，其中，第二电阻的一端为消隐器的第一端，第二电阻的另一端分别连接至二输入与非门的第一端和第一电容上极板，二输入与非门的第二端为消隐器的第二端，二输入与非门的第三端为消隐器的第三端，二输入与非门的第四端为消隐器的第四端，二输入与非门的第五端为消隐器的第五端。

8.根据权利要求3所述的单脉冲高压电平位移及上管驱动电路，其特征在于，高压功率管的第一端为受控电流源，通过高压功率管的第一端实现高压电平位移支路的电流模式控制。

9.根据权利要求8所述的单脉冲高压电平位移及上管驱动电路，其特征在于，所述高压功率管为高压金属氧化物半导体场效应管时，其第一端、第二端和第三端分别对应于源极、栅极、漏极；若所述高压功率管为高压三极管时，其第一端、第二端和第三端分别对应于发射极、基极、集电极；若所述高压功率管为绝缘栅双极型晶体管时，其第一端、第二端和第三端分别对应于发射极、门极、集电极。

10.一种单脉冲高压电平位移及上管驱动电路的控制方法，其特征在于，包括：上管高压驱动器控制的上管截止时高压电平位移支路控制的电平位移高压功率管同步导通，同时下管驱动器控制的下管导通；上管高压驱动器控制的上管导通时高压电平位移支路控制的电平位移高压功率管同步截止，同时下管驱动器控制的下管截止；其中，所述高压电平位移支路的电平位移导通时间为半个周期，且上管和下管的门极驱动信号之间有死区时间。

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