CN108768145B - 适用于GaN功率开关器件的高速半桥栅驱动电路 - Google Patents

适用于GaN功率开关器件的高速半桥栅驱动电路 Download PDF

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Abstract

适用于GaN功率开关器件的高速半桥栅驱动电路，属于电源管理技术领域。前级逻辑控制模块用于将脉冲宽度调制信号转化为电源轨为低压电源轨的第一短脉冲信号和第二短脉冲信号；电平位移模块根据第一短脉冲信号和第二短脉冲信号产生电源轨为高压电源轨且与脉冲宽度调制信号具有相同的占空比的第一控制信号；高压转低压电平位移模块将第一控制信号转化为电源轨为低压电源轨的第二控制信号用于控制前级逻辑控制模块的开启和关断，从而调整第一短脉冲信号和第二短脉冲信号的脉冲宽度；缓冲模块将第一控制信号转化为栅驱动信号DRVH。本发明具有速度高和功耗低的优点，应用于GaN功率开关器件时还能解决电源轨不匹配导致的信号丢失问题。

Description

适用于GaN功率开关器件的高速半桥栅驱动电路
技术领域
本发明属于电源管理技术领域，具体涉及一种适用于GaN功率开关器件的高速半桥栅驱动电路。
背景技术
近年来随着用电器对电源工作性能要求的提高，半桥栅驱动电路正朝着高速、高功率的方向发展；由于GaN功率开关器件具有耐高压和无反向恢复时间等优良的物理特性，很多应用中采用GaN功率开关器件(如GaN HEMT)代替传统的硅功率管，作为功率级应用于高压(100V～200V)高频(>1MHz)的半桥栅驱动电路中。
采用GaN功率开关器件时，传统的适用于硅功率管的半桥栅驱动电路存在以下问题：1.传统半桥栅驱动电路采用固定短脉冲对电平位移电路进行控制，但为保证可靠性，固定脉冲一般过设计于最优脉冲控制时间，因此应用在GaN功率开关器件下会加大系统功耗；2.在死区时间内，电感电流的续流会导致GaN功率开关器件的漏源电压VDS为负(重载下可到-3V)，即功率开关节点SW的电压为负，若将电平位移的输出直接接在后级浮动电源轨上的逻辑电路，则会由于电平位移模块(Level Shifter)的电源轨(BST～VSS)与后级逻辑电路的电源轨(BST～SW)不匹配，造成栅极控制信号丢失。
具体而言，对于问题1：由于应用频率及输入电压很高，系统中电平位移电路在浮动电源轨BST浮动到输入电压Vin+自举电容压差Vboot，并进行快速的电平位移时会产生极大的功耗。即使传统半桥栅驱动中已经对电平位移电路进行了短脉冲控制以减小功耗，但因为实际生产中，短脉冲的最优大小是不可预见的，因此一般会采用过设计的方式产生较大的固定短脉冲以保证系统工作的可靠性，但这会使得系统功耗增大，尤其是在高压高频的应用下。对于问题2：由于半桥栅驱动电路在死区时间内下GaN管的续流作用，开关节点SW的电压Vsw存在负压的问题，这导致电平位移模块的相对地VSS与后级驱动电路的相对地Vsw不匹配，进而导致电平位移模块的输出电平无法触碰到后级逻辑电路的阈值电平，即传统的电压检测的方式失效。
发明内容
针对上述传统半桥栅驱动电路应用在GaN功率开关器件时存在的功耗过大和电源轨不匹配的问题，本发明提出一种半桥栅驱动电路，可以适用于GaN功率开关器件，实现了最优短脉冲信号的控制，减小了电路的功耗；并解决了由于电源轨不匹配导致的信号丢失的问题。
本发明的技术方案为：
适用于GaN功率开关器件的高速半桥栅驱动电路，包括：
前级逻辑控制模块，用于将脉冲宽度调制信号PWM转化为电源轨为低压电源轨的第一短脉冲信号CTRH0和第二短脉冲信号CTRH1，所述第一短脉冲信号CTRH0的上升沿与所述脉冲宽度调制信号PWM的上升沿保持一致，所述第二短脉冲信号CTRH1的上升沿与所述脉冲宽度调制信号PWM的下降沿保持一致；
电平位移模块，根据所述第一短脉冲信号CTRH0和第二短脉冲信号CTRH1产生电源轨为高压电源轨的第一控制信号LS_out，所述第一控制信号LS_out与所述脉冲宽度调制信号PWM具有相同的占空比；
高压转低压电平位移模块，将所述第一控制信号LS_out转化为电源轨为低压电源轨的第二控制信号HLD_out，所述第二控制信号HLD_out用于控制所述前级逻辑控制模块的开启和关断，从而调整所述第一短脉冲信号CTRH0和所述第二短脉冲信号CTRH1的脉冲宽度；
缓冲模块，其输入端连接所述第一控制信号LS_out，输出端输出栅驱动信号DRVH。
具体的，所述前级逻辑控制模块的电源轨为低压电源轨，其电源端连接电源电压VDD，其接地端连接地电压VSS；
所述前级逻辑控制模块包括第一与非门NAND1、第一反相器INV1、第二反相器INV2、第一与门AND1、第二与门AND2、第一缓冲器Buffer1和第二缓冲器Buffer2，
第一与非门NAND1的第一输入端连接使能信号EN，其第二输入端连接所述脉冲宽度调制信号PWM，其输出端连接第一反相器INV1的输入端和第二与门AND2的第一输入端；第一反相器INV1的输出端连接第一与门AND1的第一输入端；
第二反相器INV2的输入端连接第二与门AND2的第二输入端并连接所述第二控制信号HLD_out，其输出端连接第一与门AND1的第二输入端；
第一缓冲器Buffer1的输入端连接第一与门AND1的输出端，其输出端输出所述第一短脉冲信号CTRH0；
第二缓冲器Buffer2的输入端连接第二与门AND2的输出端，其输出端输出所述第二短脉冲信号CTRH1。
具体的，所述电平位移模块包括初始化模块、低压转高压电平位移及钳位模块和比较模块，
所述低压转高压电平位移及钳位模块包括第一PMOS管M1、第一NMOS管M2、第二PMOS管M3、第二NMOS管M4、第三PMOS管M5、第三NMOS管M6、第四PMOS管M7、第四NMOS管M8、第五NMOS管ML1、第六NMOS管ML2、第一耐压管MH1、第二耐压管MH2、第一齐纳管D1和第二齐纳管D2，
第五NMOS管ML1的栅极连接所述第一短脉冲信号CTRH0，其漏极连接第一耐压管MH1的源极，其源极连接第六NMOS管ML2的源极并连接地电压VSS；
第六NMOS管ML2的栅极连接所述第二短脉冲信号CTRH1，其漏极连接第二耐压管MH2的源极；
第一耐压管MH1的栅极连接第二耐压管MH2的栅极并连接电源电压VDD，其漏极连接第一PMOS管M1、第二PMOS管M3和第二NMOS管M4的漏极、第三PMOS管M5和第三NMOS管M6的栅极并作为所述低压转高压电平位移及钳位模块的第一输出端OUT0；
第四PMOS管M7的栅极连接第四NMOS管M8的栅极、第一PMOS管M1、第二PMOS管M3、第三PMOS管M5和第四PMOS管M7的源极并连接浮动电源轨BST，其漏极连接第二耐压管MH2、第三PMOS管M5和第四NMOS管M8的漏极以及第一PMOS管M1和第一NMOS管M2的栅极并作为所述低压转高压电平位移及钳位模块的第二输出端OUT1；
第三NMOS管M6的漏极连接第四NMOS管M8的源极，其源极连接所述GaN功率开关器件的开关节点SW；
第二NMOS管M4的栅极连接第二PMOS管M3的栅极和所述初始化模块的输出端，其源极连接第一NMOS管M2的漏极，第一NMOS管M2的源极连接所述GaN功率开关器件的开关节点SW；
第一齐纳管D1的阳极连接第三PMOS管M5的漏极，其阴极连接第三PMOS管M5的源极；
第二齐纳管D2的阳极连接第一PMOS管M1的漏极，其阴极连接第一PMOS管M1的源极；
所述比较模块的两个输入端分别连接所述低压转高压电平位移及钳位模块的第一输出端OUT0和第二输出端OUT1，其输出端输出所述第一控制信号LS_out。
具体的，所述比较模块包括一个电流比较器，所述电流比较器包括第五PMOS管M9、第六PMOS管M10、第七NMOS管M11、第八NMOS管M12、第九NMOS管M13、第十NMOS管M14、第十一NMOS管M15和第十二NMOS管M16，
第五PMOS管M9的栅极连接所述低压转高压电平位移及钳位模块的第一输出端OUT0，其漏极连接第八NMOS管M12、第九NMOS管M13和第十NMOS管M14的栅极以及第七NMOS管M11和第十二NMOS管M16的漏极，其源极连接第六PMOS管M10的源极以及所述浮动电源轨BST；
第六PMOS管M10的栅极连接所述低压转高压电平位移及钳位模块的第二输出端OUT1，其漏极连接第七NMOS管M11、第十一NMOS管M15和第十二NMOS管M16的栅极以及第九NMOS管M13和第十NMOS管M14的漏极并输出所述第一控制信号LS_out；
第七NMOS管M11的源极连接第八NMOS管M12的漏极，第十NMOS管M14的源极连接第十一NMOS管M15的漏极，
第八NMOS管M12、第九NMOS管M13、第十一NMOS管M15和第十二NMOS管M16的源极连接所述GaN功率开关器件的开关节点SW。
具体的，所述初始化模块包括第一电阻R1、第二电阻R2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第十三NMOS管M17、第十四NMOS管M18和第十五NMOS管M19，
第一电阻R1和第二电阻R2串联并接在所述浮动电源轨BST和第十三NMOS管M17的漏极之间，其串联点连接第十三NMOS管M17的栅极；
第三反相器INV3的输入端连接第十三NMOS管M17的漏极和第十四NMOS管M18的栅极，其输出端连接第四反相器INV4的输入端；
第五反相器INV5的输入端连接第四反相器INV4的输出端，其输出端连接第十五NMOS管M19的栅极并作为所述初始化模块的输出端；
第十四NMOS管M18的漏极连接第十三NMOS管M17的源极和第十五NMOS管M19的漏极，其源极连接第十五NMOS管M19的源极并连接所述GaN功率开关器件的开关节点SW。
具体的，所述高压转低压电平位移模块包括第十六NMOS管NM1、第十七NMOS管NM2、第七PMOS管PM1、第八PMOS管PM2、第一三极管Q1、第二三极管Q2、第三耐压管NH1、第四耐压管NH2、第五耐压管PH1和第六耐压管PH2，
所述第一控制信号LS_out一方面连接第七PMOS管PM1的栅极，另一方面通过一个反相器反相后连接第八PMOS管PM2的栅极；
第七PMOS管PM1的漏极连接第五耐压管PH1的源极，其源极连接第八PMOS管PM2的源极和浮动电源轨BST；
第六耐压管PH2的栅极连接第五耐压管PH1的栅极和所述GaN功率开关器件的开关节点SW，其源极连接第八PMOS管PM2的漏极，其漏极连接第四耐压管NH2的漏极；
第三耐压管NH1的栅极连接第四耐压管NH2的栅极和电源电压VDD，其漏极连接第五耐压管PH1的漏极，其源极连接第十六NMOS管NM1的漏极、第十七NMOS管NM2的栅极以及第一三极管Q1的基极和集电极；
第十七NMOS管NM2的漏极连接第十六NMOS管NM1的栅极、第四耐压管NH2的源极以及第二三极管Q2的基极和集电极并输出所述第二控制信号HLD_out，其源极连接第十六NMOS管NM1的源极并连接地电压VSS；
第一三极管Q1和第二三极管Q2的发射极连接电源电压VDD。
具体的，所述半桥栅驱动电路还包括后级逻辑模块，所述第一控制信号LS_out先经过所述后级逻辑模块后再输入到所述缓冲模块和所述高压转低压电平位移模块中。
本发明的有益效果为：本发明通过调整对短脉冲信号进行最优短脉冲控制，与传统采用固定短脉冲控制的栅驱动电路相比减少了电路的功耗，同时速度更快；本发明可以应用于GaN功率开关器件，以电流比较的方式解决了电源轨不匹配导致的信号丢失的问题。
附图说明
图1为本发明提出的适用于GaN功率器件的高速半桥栅驱动电路的结构示意图。
图2为本发明提出的适用于GaN功率器件的高速半桥栅驱动电路的工作波形示意图。
图3为实施例中电平位移模块Level Shifter的一种实现电路示意图。
图4(a)为实施例中初始化模块的结构示意图，图4(b)为实施例中高压转低压电平位移模块Level Down的一种具体实现电路示意图。
图5为将本发明提出的适用于GaN功率器件的高速半桥栅驱动电路应用于GaNHEMT高速栅驱动IC的一种典型应用拓扑搭建方式。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出的一种高速半桥栅驱动电路，利用前级逻辑控制模块、电平位移模块Level Shifter和高压转低压电平位移模块Level Down构成回路实现最优脉冲控制，即前级逻辑控制模块根据脉冲宽度调制信号PWM产生的第一短脉冲信号CTRH0和第二短脉冲信号CTRH1需要能够保证电平位移模块Level Shifter稳定建立，且第一短脉冲信号CTRH0和第二短脉冲信号CTRH1能被恢复为稳定输出的第一控制信号LS_out，第一控制信号LS_out与脉冲宽度调制信号PWM需要保持同样的占空比信息；因此本发明利用高压转低压电平位移模块在第一控制信号LS_out稳定建立后将第一控制信号LS_out反馈回电平位移模块Level Shifter来屏蔽脉冲宽度调制信号PWM，此时得到的第一短脉冲信号CTRH0和第二短脉冲信号CTRH1是保证系统正常工作的最短脉冲，第一短脉冲信号CTRH0是对应脉冲宽度调制信号PWM上升沿的短脉冲，其上升沿和脉冲宽度调制信号PWM上升沿保持一致；第二短脉冲信号CTRH1是对应脉冲宽度调制信号PWM下降沿沿的短脉冲，其上升沿和脉冲宽度调制信号PWM下降沿保持一致。电平位移模块Level Shifter只能被上升沿触发从而改变锁存状态的(就和RS锁存器)一致，电平位移模块Level Shifter的作用就是响应第一短脉冲信号CTRH0或第二短脉冲信号CTRH1的上升沿(即脉冲宽度调制信号PWM的上升沿/下降沿)，然后锁存状态(即将短脉冲恢复成为正常的和脉冲宽度调制信号PWM同相的信号)。
由于功率器件尺寸一般比较大，而第一控制信号LS_out的带载能力不过，所以需要缓冲模块Buf将第一控制信号LS_out转化为栅驱动信号DRVH输入功率开关器件的栅极，控制功率开关器件的开关动作。
IC芯片中一般有很多使能信号会用于控制功率开关器件的开启和关断，所以栅驱动电路除了脉冲宽度调制信号PWM以外，还会有别的控制逻辑添加进来，所以本发明的一些实施例中还包括后级逻辑模块，用于将第一控制信号LS_out加上其它逻辑转化为HS_fb信号后再输入到缓冲模块Buf和高压转低压电平位移模块Level Down中。
第一控制信号LS_out对第一短脉冲信号CTRH0和第二短脉冲信号CTRH1的脉冲宽度进行控制时，由于第一控制信号LS_out的高压电源轨与脉冲宽度调制信号PWM的低压电源轨不匹配，其中低压电源轨为电源电压VDD-地电压VSS，高压电源轨为浮动电源轨BST-功率器件开关节点SW，所以反馈时需要经过高压转低压电平位移模块Level Down作一次电源轨切换，将高压电源轨(BST-SW)的第一控制信号LS_out切换为低压电源轨(VDD-VSS)的第二控制信号HLD_out。如图4(b)给出了高压转低压电平位移模块Level Down的一种电路实现形式，高压转低压电平位移模块Level Down将第一控制信号LS_out经过后级逻辑模块转化的搭配的HS_fb信号与其反相信号HS_fb0转化为前级逻辑控制模块能够处理的低压电源轨的第二控制信号HLD_out，HS_fb信号与其反相信号HS_fb0控制第七PMOS管PM1和第八PMOS管PM2的开关动作，第七PMOS管PM1(第八PMOS管PM2)开启后会给A(B)节点充电，使该点电平翻高，改变第十六NMOS管NM1和第十七NMOS管NM2构成的锁存结构的输出，从而决定输入的第二控制信号HLD_out的逻辑电平。第二控制信号HLD_out输入栅驱动电路的前级逻辑控制模块，使得第一短脉冲信号CTRH0和第二短脉冲信号CTRH1翻为低电平，电平位移模块Level shifter高功耗支路关断，该设计是在电平位移模块Level shifter输出已稳定建立的情况下去屏蔽其输入信号，在确保电路可靠性的情况下，最小化了电平位移模块Levelshifter高功耗支路开启的时间，大大降低了由电平位移模块Level shifter高功耗支路开启带来的功耗。
图2为本发明中高速栅驱动电路的工作波形示意图，其中
当脉冲宽度调制信号PWM翻转为高电平时，第一短脉冲信号CTRH0＝‘1’，第二短脉冲信号CTRH1＝‘0’，栅驱动信号DRVH为逻辑高电平，此时功率管开启。HS_fb信号和与其逻辑相反的HS_fb0信号输入高压转低压电平位移模块Level down，此时第二控制信号HLD_out逻辑电平为‘1’，该信号输入前级逻辑控制模块，产生第一短脉冲信号CTRH0＝‘0’，第二短脉冲信号CTRH1＝‘0’，使电平位移模块Level shifter关断；当脉冲宽度调制信号PWM翻转为低电平，此时第二短脉冲信号CTRH1＝‘1’，第一短脉冲信号CTRH0＝‘0’，栅驱动信号DRVH翻转为低电平，而第二控制信号HLD_out此时逻辑电平为‘0’，从而使第一短脉冲信号CTRH0，第二短脉冲信号CTRH1再次翻转为低电平。
如图1所示给出了前级逻辑控制模块的一种实现电路结构，包括第一与非门NAND1、第一反相器INV1、第二反相器INV2、第一与门AND1、第二与门AND2、第一缓冲器Buffer1和第二缓冲器Buffer2，第一与非门NAND1的第一输入端连接使能信号EN，其第二输入端连接脉冲宽度调制信号PWM，其输出端连接第一反相器INV1的输入端和第二与门AND2的第一输入端；第一反相器INV1的输出端连接第一与门AND1的第一输入端；第二反相器INV2的输入端连接第二与门AND2的第二输入端并连接第二控制信号HLD_out，其输出端连接第一与门AND1的第二输入端；第一缓冲器Buffer1的输入端连接第一与门AND1的输出端，其输出端输出第一短脉冲信号CTRH0；第二缓冲器Buffer2的输入端连接第二与门AND2的输出端，其输出端输出第二短脉冲信号CTRH1。
外部输入的使能信号EN用于控制前级逻辑控制模块是否开始工作，根据脉冲宽度调制信号PWM产生电源轨为低压电源轨的第一短脉冲信号CTRH0和第二短脉冲信号CTRH1，并由反馈回来的第二控制信号HLD_out控制前级逻辑控制模块是否关断。
电平位移模块包括初始化模块、低压转高压电平位移及钳位模块和比较模块，如图4(a)所示为初始化模块的一种实现结构，用于初始化低压转高压电平位移及钳位模块的锁存结构，当BST-SW<5V时，电路判断功率开关器件不能正常开启，此时初始化模块输出逻辑低电平SW，电平位移模块Level shifter关断，输出的第一控制信号LS_out恒为高电平，栅驱动信号DRVH恒为低电平，则功率开关器件始终处于关断状态；当BST-SW达到5V电平时，初始化模块输出翻转为逻辑高电平BST，电平位移模块Level shifter开启，栅驱动电路开始正常工作。
比较模块用于比较低压转高压电平位移及钳位模块输出的两个输出信号，产生与脉冲宽度调制信号PWM占空比相同的第一控制信号LS_out，如图3所示给出了低压转高压电平位移及钳位模块和比较模块的一种电路实现结构，其中将本发明用于驱动GaN功率开关器件时，比较模块选用电流比较代替电压比较实现电平位移模块的正常输出，解决了死区时间内电平位移模块与后级逻辑模块的相对地Vsw负压下的不匹配导致的信号丢失的问题，在用于驱动Si功率开关器件时可以不用电流比较器。
电平位移模块的具体工作过程如下：
M1～M8构成的以与非门实现的RS锁存器在上电时被初始化模块置位，当第一短脉冲信号CTRH0和第二短脉冲信号CTRH1输入电平位移模块Level shifter路，对于低压转高压电平位移及钳位模块Level_Up/Clamp，进入第一短脉冲信号CTRH0控制的短脉冲时间内，第一短脉冲信号CTRH0为逻辑高电平、第二短脉冲信号CTRH1为逻辑低电平，第五NMOS管ML1开启，第六NMOS管ML2关断，左侧高功耗支路开启，低压转高压电平位移及钳位模块的第一输出端OUT0被下拉至SW，而低压转高压电平位移及钳位模块的第二输出端OUT1此时为逻辑高电平BST；进入第二短脉冲信号CTRH1控制的短脉冲时间内，第二短脉冲信号CTRH1为逻辑高电平、第一短脉冲信号CTRH0为逻辑低电平，第六NMOS管ML2开启，第五NMOS管ML1关断，左侧高功耗支路关断，低压转高压电平位移及钳位模块的第一输出端OUT0被抬升至BST，而低压转高压电平位移及钳位模块的第二输出端OUT1此时被下拉至逻辑低电平SW；第二短脉冲信号CTRH1、第一短脉冲信号CTRH0在短脉冲结束后均为低电平，高功耗支路均关断，此时由M1～M8构成的以与非门实现的RS锁存器锁住输出低压转高压电平位移及钳位模块的两个输出端OUT0、OUT1，OUT0和OUT1被送入上拉-下拉电流比较器后，输出第一控制信号LS_out，控制功率开关器件的开启和关断。
在电路设计上，对于抗dv/dt串扰的设计，在电平位移模块Level Shifter两条高功耗支路中添加工作状态为常开的第一耐压管MH1和第二耐压管MH2，一些实施例中第一耐压管MH1和第二耐压管MH2采为LDMOS，在高dv/dt发生时，第一耐压管MH1和第二耐压管MH2能减小到达第五NMOS管ML1和第六NMOS管ML2管漏端寄生电容处的dv/dt串扰。该设计减小了高dv/dt下第五NMOS管ML1、第六NMOS管ML2发生误开启导致电平位移模块Level Shifter工作不正常的可能性。
由于GaN功率开关器件在死区时间内存在源漏电压为负的情况，功率开关节点Vsw在这段时间内为负压，这会导致电平位移模块Level Shifter同后级逻辑电路的相对地不同(电平位移模块Level Shifter参考地为VSS，等于0V；后级逻辑电路参考地为VSW，等于-3V)。在这种情况下，采用传统的电压比较形式(如直接在电平位移模块Level Shifter后级接反相器)决定电平位移模块Level Shifter的输出时，由于电平位移模块Level Shifter电路的输出存在无法触碰到后级逻辑电路阈值电平的可能性，因此会产生信号的丢失的问题。对此，本发明在设计上引入了电流比较器结构。如图3给出了电流比较器的一种实现结构，低压转高压电平位移及钳位模块的两个输出端OUT0和OUT1分别连接到电流比较器中第五PMOS管M9和第六PMOS管M10的栅端，转化为电流比较器左右两条支路的电流信号，并通过电路的镜像作用在由第六PMOS管M10、第十NMOS管M14和第十一NMOS管M15构成的高低电源轨分别为BST和SW的支路上进行电流比较，进而决定输出的第一控制信号LS_out的电平高低。该设计与传统的Level shifter电路相比，一方面保证了电平位移模块Level Shifter的输出被限制在BST-SW电平之间，一方面也避免了因电平位移模块Level Shifter相对地不匹配问题而导致的输入信号经电平位移后无法触碰到阈值电压，产生驱动信号丢失的问题；同时，M11-M16管构成了上拉-下拉电流比较器结构，该结构加速了第一控制信号LS_out电平的翻转，起到了减小了电路延迟的作用
图5为本发明应用于GaN HEMT高速栅驱动IC的一种典型应用拓扑搭建方式，在解决了由于GaN管自身物理特性带来的设计难点的情况下，本发明利用GaN管抗高压、无反向恢复时间等物理特性，实现了较传统基于硅功率管的半桥栅驱动电路更高速、更高功率的性能提升。其中，半桥栅驱动电路主要由前级逻辑控制模块，电平位移模块Level shifter，后级逻辑模块和高压转低压电平位移模块level down组成，电路接收前级输入的脉冲宽度调制信号PWM和使能信号EN，受控的开启和关断GaN管，给用电器供电。本实施例中将本发明用于驱动上功率管，下功率管也可以应用本发明提供的栅驱动电路，不过因为下功率管的栅驱动信号DRVL的电源轨是VDD-VSS，一般是不需要电平位移模块Level Shifter来切换电源轨。但是在特殊的高精度应用下，会把上下功率管的电路做成一模一样的，用来保证电路的传输延迟完全一样。
综上，本发明提出了一种适用于GaN的高速半桥栅驱动电路设计，实现了低压转高压电平位移电路的最优短脉冲控制的系统实现方式，并提出了一种电平位移模块，适用于GaN高速栅驱动电路的设计。值得说明的是，本发明使用的系统控制方式和具体电路设计也可应用于Si功率开关器件及其他宽禁带半导体开关器件(如SiC功率开关器件)的驱动电路中，具体而言，针对Si功率开关器件的栅驱动电路，当开关频率达到兆赫兹级别时，同样需要尽可能减小低压转高压电平位移电路的短脉冲时间，因此本发明同样适用于该种应用。
由于传统栅驱动电路中的电平位移模块Level shifter使用的是IR的方案，响应速度由流过R上的电流给MH1寄生电容Cpar充电到后级逻辑电路的门限电压所需要的时间决定，功率级输入电压VIN越高，延迟就会越高，而本发明中电平位移模块Level shifter的响应时间是由ML1和MH1决定的电流去打破电平位移模块Level Shifter锁存状态的正反馈决定的，所以与传统栅驱动电路相比速度更快。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文方法和结构的步骤顺序、细节及操作做出各种修改、改变和优化。

Claims (7)

1.适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，包括：
前级逻辑控制模块，用于将脉冲宽度调制信号(PWM)转化为电源轨为低压电源轨的第一短脉冲信号(CTRH0)和第二短脉冲信号(CTRH1)，所述第一短脉冲信号(CTRH0)的上升沿与所述脉冲宽度调制信号(PWM)的上升沿保持一致，所述第二短脉冲信号(CTRH1)的上升沿与所述脉冲宽度调制信号(PWM)的下降沿保持一致；
电平位移模块，根据所述第一短脉冲信号(CTRH0)和第二短脉冲信号(CTRH1)产生电源轨为高压电源轨的第一控制信号(LS_out)，所述第一控制信号(LS_out)与所述脉冲宽度调制信号(PWM)具有相同的占空比；
高压转低压电平位移模块，将所述第一控制信号(LS_out)转化为电源轨为低压电源轨的第二控制信号(HLD_out)，所述第二控制信号(HLD_out)用于控制所述前级逻辑控制模块的开启和关断，从而调整所述第一短脉冲信号(CTRH0)和所述第二短脉冲信号(CTRH1)的脉冲宽度；
缓冲模块，其输入端连接所述第一控制信号(LS_out)，输出端输出栅驱动信号(DRVH)。
2.根据权利要求1所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述前级逻辑控制模块的电源轨为低压电源轨，其电源端连接电源电压(VDD)，其接地端连接地电压(VSS)；
所述前级逻辑控制模块包括第一与非门(NAND1)、第一反相器(INV1)、第二反相器(INV2)、第一与门(AND1)、第二与门(AND2)、第一缓冲器(Buffer1)和第二缓冲器(Buffer2)，
第一与非门(NAND1)的第一输入端连接使能信号(EN)，其第二输入端连接所述脉冲宽度调制信号(PWM)，其输出端连接第一反相器(INV1)的输入端和第二与门(AND2)的第一输入端；第一反相器(INV1)的输出端连接第一与门(AND1)的第一输入端；
第二反相器(INV2)的输入端连接第二与门(AND2)的第二输入端并连接所述第二控制信号(HLD_out)，其输出端连接第一与门(AND1)的第二输入端；
第一缓冲器(Buffer1)的输入端连接第一与门(AND1)的输出端，其输出端输出所述第一短脉冲信号(CTRH0)；
第二缓冲器(Buffer2)的输入端连接第二与门(AND2)的输出端，其输出端输出所述第二短脉冲信号(CTRH1)。
3.根据权利要求1或2所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述电平位移模块包括初始化模块、低压转高压电平位移及钳位模块和比较模块，
所述低压转高压电平位移及钳位模块包括第一PMOS管(M1)、第一NMOS管(M2)、第二PMOS管(M3)、第二NMOS管(M4)、第三PMOS管(M5)、第三NMOS管(M6)、第四PMOS管(M7)、第四NMOS管(M8)、第五NMOS管(ML1)、第六NMOS管(ML2)、第一耐压管(MH1)、第二耐压管(MH2)、第一齐纳管(D1)和第二齐纳管(D2)，
第五NMOS管(ML1)的栅极连接所述第一短脉冲信号(CTRH0)，其漏极连接第一耐压管(MH1)的源极，其源极连接第六NMOS管(ML2)的源极并连接地电压(VSS)；
第六NMOS管(ML2)的栅极连接所述第二短脉冲信号(CTRH1)，其漏极连接第二耐压管(MH2)的源极；
第一耐压管(MH1)的栅极连接第二耐压管(MH2)的栅极并连接电源电压(VDD)，其漏极连接第一PMOS管(M1)、第二PMOS管(M3)和第二NMOS管(M4)的漏极、第三PMOS管(M5)和第三NMOS管(M6)的栅极并作为所述低压转高压电平位移及钳位模块的第一输出端(OUT0)；
第四PMOS管(M7)的栅极连接第四NMOS管(M8)的栅极、第一PMOS管(M1)、第二PMOS管(M3)、第三PMOS管(M5)和第四PMOS管(M7)的源极并连接浮动电源轨(BST)，其漏极连接第二耐压管(MH2)、第三PMOS管(M5)和第四NMOS管(M8)的漏极以及第一PMOS管(M1)和第一NMOS管(M2)的栅极并作为所述低压转高压电平位移及钳位模块的第二输出端(OUT1)；
第三NMOS管(M6)的漏极连接第四NMOS管(M8)的源极，其源极连接所述GaN功率开关器件的开关节点(SW)；
第二NMOS管(M4)的栅极连接第二PMOS管(M3)的栅极和所述初始化模块的输出端，其源极连接第一NMOS管(M2)的漏极，第一NMOS管(M2)的源极连接所述GaN功率开关器件的开关节点(SW)；
第一齐纳管(D1)的阳极连接第三PMOS管(M5)的漏极，其阴极连接第三PMOS管(M5)的源极；
第二齐纳管(D2)的阳极连接第一PMOS管(M1)的漏极，其阴极连接第一PMOS管(M1)的源极；
所述比较模块的两个输入端分别连接所述低压转高压电平位移及钳位模块的第一输出端(OUT0)和第二输出端(OUT1)，其输出端输出所述第一控制信号(LS_out)。
4.根据权利要求3所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述比较模块包括一个电流比较器，所述电流比较器包括第五PMOS管(M9)、第六PMOS管(M10)、第七NMOS管(M11)、第八NMOS管(M12)、第九NMOS管(M13)、第十NMOS管(M14)、第十一NMOS管(M15)和第十二NMOS管(M16)，
第五PMOS管(M9)的栅极连接所述低压转高压电平位移及钳位模块的第一输出端(OUT0)，其漏极连接第八NMOS管(M12)、第九NMOS管(M13)和第十NMOS管(M14)的栅极以及第七NMOS管(M11)和第十二NMOS管(M16)的漏极，其源极连接第六PMOS管(M10)的源极以及所述浮动电源轨(BST)；
第六PMOS管(M10)的栅极连接所述低压转高压电平位移及钳位模块的第二输出端(OUT1)，其漏极连接第七NMOS管(M11)、第十一NMOS管(M15)和第十二NMOS管(M16)的栅极以及第九NMOS管(M13)和第十NMOS管(M14)的漏极并输出所述第一控制信号(LS_out)；
第七NMOS管(M11)的源极连接第八NMOS管(M12)的漏极，第十NMOS管(M14)的源极连接第十一NMOS管(M15)的漏极，
第八NMOS管(M12)、第九NMOS管(M13)、第十一NMOS管(M15)和第十二NMOS管(M16)的源极连接所述GaN功率开关器件的开关节点(SW)。
5.根据权利要求3所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述初始化模块包括第一电阻(R1)、第二电阻(R2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第十三NMOS管(M17)、第十四NMOS管(M18)和第十五NMOS管(M19)，
第一电阻(R1)和第二电阻(R2)串联并接在所述浮动电源轨(BST)和第十三NMOS管(M17)的漏极之间，其串联点连接第十三NMOS管(M17)的栅极；
第三反相器(INV3)的输入端连接第十三NMOS管(M17)的漏极和第十四NMOS管(M18)的栅极，其输出端连接第四反相器(INV4)的输入端；
第五反相器(INV5)的输入端连接第四反相器(INV4)的输出端，其输出端连接第十五NMOS管(M19)的栅极并作为所述初始化模块的输出端；
第十四NMOS管(M18)的漏极连接第十三NMOS管(M17)的源极和第十五NMOS管(M19)的漏极，其源极连接第十五NMOS管(M19)的源极并连接所述GaN功率开关器件的开关节点(SW)。
6.根据权利要求1所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述高压转低压电平位移模块包括第十六NMOS管(NM1)、第十七NMOS管(NM2)、第七PMOS管(PM1)、第八PMOS管(PM2)、第一三极管(Q1)、第二三极管(Q2)、第三耐压管(NH1)、第四耐压管(NH2)、第五耐压管(PH1)和第六耐压管(PH2)，
所述第一控制信号(LS_out)一方面连接第七PMOS管(PM1)的栅极，另一方面通过一个反相器反相后连接第八PMOS管(PM2)的栅极；
第七PMOS管(PM1)的漏极连接第五耐压管(PH1)的源极，其源极连接第八PMOS管(PM2)的源极和浮动电源轨(BST)；
第六耐压管(PH2)的栅极连接第五耐压管(PH1)的栅极和所述GaN功率开关器件的开关节点(SW)，其源极连接第八PMOS管(PM2)的漏极，其漏极连接第四耐压管(NH2)的漏极；
第三耐压管(NH1)的栅极连接第四耐压管(NH2)的栅极和电源电压(VDD)，其漏极连接第五耐压管(PH1)的漏极，其源极连接第十六NMOS管(NM1)的漏极、第十七NMOS管(NM2)的栅极以及第一三极管(Q1)的基极和集电极；
第十七NMOS管(NM2)的漏极连接第十六NMOS管(NM1)的栅极、第四耐压管(NH2)的源极以及第二三极管(Q2)的基极和集电极并输出所述第二控制信号(HLD_out)，其源极连接第十六NMOS管(NM1)的源极并连接地电压(VSS)；
第一三极管(Q1)和第二三极管(Q2)的发射极连接电源电压(VDD)。
7.根据权利要求1所述的适用于GaN功率开关器件的高速半桥栅驱动电路，其特征在于，所述半桥栅驱动电路还包括后级逻辑模块，所述第一控制信号(LS_out)先经过所述后级逻辑模块后再输入到所述缓冲模块和所述高压转低压电平位移模块中。
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