CN113241933B - 一种适用于GaN半桥栅驱动系统的死区时间控制电路 - Google Patents

Abstract

本发明属于电源管理技术领域，具体是涉及一种适用于GaN半桥栅驱动系统的死区时间控制电路。本发明的方案，通过死区模式选择控制电压产生电路根据不同的外部编程电阻产生不同的V_DT电压，在分段死区时间产生电路中与不同的ref电压进行比较选择不同的延时链输出，并将其延时与输入HI和LI信号进行耦合，最终输出包含死区信息的HI_OUT和LI_OUT信号。本发明的电路可通过调整外部编程电阻的大小自适应的调整内部半桥系统的死区时间。

Description

一种适用于GaN半桥栅驱动系统的死区时间控制电路

技术领域

本发明属于电源管理技术领域，具体是涉及一种适用于GaN半桥栅驱动系统的死区时间控制电路。

背景技术

随着电源管理领域对电压转换高功率密度的要求，GaN器件凭借其更低的Q_g值逐渐取代Si器件被广泛应用于半桥栅驱动电路中使得系统的功率损耗降低2％-4％。以GaN器件为功率管的半桥栅驱动电路如图1所示。如果系统采用固定的死区时间控制，即输入HI和LI之间的延时差固定在预先设置的时间，当此预设时间过小时可能会因为上下驱动链的延时不匹配最终导致HO和LO同时翻高，高低侧功率管被击穿损坏；当此预设时间过大时，由于GaN功率管没有体二极管，死区时低侧功率管反向开启对电感续流，开关节点HS电压可低至-3V左右，考虑封装电感等寄生参数的影响，开关节点的AC负压甚至可低至-5V，造成极大的功率损耗。同时固定的死区时间无法跟随不同的应用环境调节死区时间长短，例如不同的Vin电压，高低侧的驱动链延时匹配差异较大，且开关节点被充放电的时间也不同，所以系统需要的死区时间不同，造成不必要的损耗。

发明内容

针对上述问题，本发明提出了一种适用于GaN半桥栅驱动系统的死区时间控制电路。

本发明的技术方案为：

一种适用于GaN半桥栅驱动系统的死区时间控制电路，包括死区模式选择控制电压产生电路、分段死区时间产生电路、输入信号产生电路，其中死区模式选择控制电压产生电路用于产生控制电压V_DT，分段死区时间产生电路根据V_DT与不同的基准电压进行比较选择不同的延时输出，将延时与输入的高侧驱动信号HI和低侧驱动信号LI在输入信号产生电路进行耦合，得到包含死区信息的高侧信号HI_OUT和低侧信号LI_OUT；

所述死区模式选择控制电压产生电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管第、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一电容、第二电容、第一PNP三极管和第二PNP三极管；

第一PMOS管的源极接电源VDD，其栅极与漏极互连，第二PMOS管的源极接第一PMOS管的漏极，第二PMOS管的栅极与漏极互连；第一NMOS管的漏极接第二PMOS管的漏极，第一NMOS管的栅极与漏极互连，第一NMOS管的源极接地；第二NMOS管的漏极接第二PMOS管的漏极，其栅极接第三PMOS管的漏极，第二NMOS管的源极接地；

第三PMOS管的源极接电源VDD，其栅极接第四PMOS管的漏极；第三NMOS管的漏极接第四PMOS管的漏极，第三NMOS管的栅极接第二PMOS管的漏极，第三NMOS管的源极接地；第四NMOS管的漏极接第三PMOS管的漏极，第四NMOS管的栅极与漏极互连，第四NMOS管的源极通过第一电阻R1后接地，第四NMOS管的源极还接第一PNP三极管的发射极，第一PNP三极管的基极和集电极互连，第一PNP三极管的集电极接地；

第四PMOS管的源极接电源VDD，其栅极与漏极互连；第五NMOS管的漏极接第四PMOS管的漏极，第五NMOS管的栅极接第三PMOS管的漏极，第五NMOS管的源极通过第二电阻后接第二PNP三极管的发射极，第二PNP三极管的基极和集电极互连，第二PNP三极管的集电极接地；第五NOMS管源极与第二电阻的连接点还通过第三电阻后接地；

第五PMOS管的源极接电源VDD，其栅极接第四PMOS管的漏极；第六NMOS管的漏极接第五PMOS管的漏极，第六NMOS管的栅极接第一外部使能信号EN1，第六NMOS管的源极接地；第八NMOS管的漏极接第五PMOS管的漏极，第八NMOS管的栅极与漏极互连；第十NMOS管的漏极接第八NMOS管的源极，第十NMOS管的栅极与漏极互连，第十NMOS管的源极接地；

第七NMOS管的漏极接电源VDD，其栅极接第一外部使能信号EN1；

第六PMOS管的源极接电源，其栅极与漏极互连；第九NMOS管的漏极接第七NMOS管的源极接第六PMOS管的漏极，第九NMOS管的栅极接第五PMOS管的漏极；第十一NMOS管的漏极接第九NMOS管的源极，第十一NMOS管的栅极接第八NMOS管的源极，第十一NMOS管的源极接地；

第七PMOS管的源极接电源VDD，其栅极接第六PMOS管的漏极；第八PMOS管的源极接电源VDD，其栅极接第六PMOS管的漏极；第十二NMOS管的漏极接第八PMOS管的漏极，第十二NMOS管的栅极接第二外部使能信号EN2，第十二NMOS管的源极接地；

第十三NMOS管的源极接第七PMOS管的漏极和第十二NMOS管的源极，第十三NMOS管的栅极通过第六电阻后接第一基准电压Vref1，第十三NMOS管的漏极通过第四电阻后接地；

第十四NMOS管的源极通过第一电容后接地，第十四NMOS管的栅极通过第六电阻后接第一基准电压Vref1，第十四NMOS管的漏极分别接第二电容的一端、第七电阻的一端和第五电阻的一端，第二电容的另一端和第七电阻的另一端接地，第五电阻的另一端接第十四NMOS管源极与第一电容的连接点，第十四NMOS管的漏极还通过第四电阻后接地；

第五电阻另一端与第十四NMOS管源极和第一电容的连接点为死区模式选择控制电压产生电路的输出端，输出控制电压V_DT；

所述分段死区时间产生电路包括第一比较器、第二比较器、第三比较器、第一D触发器、第二D触发器、第三D触发器、第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一或非门、第二或非门、第三或非门和二输入选择门，其中第一D触发器、第二D触发器和第三D触发器为上升沿触发的D触发器；

第一比较器的同相输入端接输出控制电压V_DT，第一比较器的反相输入端接第二基准电压Vref2，第一比较器的输出端接第一D触发器的D输入端，第一D触发器的复位端接电源VDD，第一D触发器的时钟信号输入端接外部使能信号EN；定义第一D触发器的输出信号为ENA；

第一与非门的第一输入端接ENA，第一与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第一与非门的输出端接第一延时单元的输入端，第一延时单元的输出端接第一反相器的输入端，第一反相器的输出端接第一或非门的第一输入端；

第二与非门的第一输入端接ENA的反向，第二与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第二与非门的输出端接第二延时单元的输入端，第二延时单元的输出端接第二反相器的输入端，第二反相器的输出端接第一或非门的第二输入端；第一或非门的输出端接第七反相器的输入端，定义第七反相器的输出信号为EN1_OUT；

第二比较器的同相输入端接输出控制电压V_DT，第二比较器的反相输入端接第三基准电压Vref3，第二比较器的输出端接第二D触发器的D输入端，第二D触发器的复位端接电源VDD，第二D触发器的时钟信号输入端接外部使能信号EN；定义第二D触发器的输出信号为ENB；

第三与非门的第一输入端接ENB，第三与非门的第二输入端接EN1_OUT，第三与非门的输出端接第三延时单元的输入端，第三延时单元的输出端接第三反相器的输入端，第三反相器的输出端接第二或非门的第一输入端；

第四与非门的第一输入端接ENB的反向，第四与非门的第二输入端接EN1_OUT，第四与非门的输出端接第四反相器的输入端，第四反相器的输出端接第二或非门的第二输入端，定义第二或非门的输出信号为EN2_OUT；

第三比较器的同相输入端接输出控制电压V_DT，第三比较器的反相输入端接第四基准电压Vref4，第三比较器的输出端接第三D触发器的D输入端，第三D触发器的复位端接电源VDD，第三D触发器的时钟信号输入端接外部使能信号EN；定义第三D触发器的输出信号为ENC；

第五与非门的第一输入端接ENC，第五与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第五与非门的输出端接第四延时单元的输入端，第四延时单元的输出端接第五反相器的输入端，第五反相器的输出端接第三或非门的第一输入端；

第六与非门的第一输入端接ENC的反向，第六与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第六与非门的输出端接第六反相器的输入端，第六反相器的输出端接第三或非门的第二输入端，定义第三或非门的输出信号为EN3_OUT；

二输入选择门的两个输入信号分别为EN2_OUT和EN3_OUT，二输入选择门选择信号为ENC，定义二输入选择门的输出信号为EN_OUT_HI或EN_OUT_LI，当第一与非门、第二与非门、第五与非门和第六与非门的输入信号为高侧驱动信号HI时，二输入选择门的输出信号为EN_OUT_HI；当第一与非门、第二与非门、第五与非门和第六与非门的输入信号为低侧驱动信号LI时，二输入选择门的输出信号为EN_OUT_LI；

所述输入信号产生电路包括第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第七与非门、第八与非门、第九与非门、第十与非门、第四或非门、第五或非门、第六或非门、第七或非门、第九PMOS管、第十PMOS管、第十五NMOS管、第十六NMOS管、第八电阻、第九电阻、第十电阻、第十一电阻、第三电容、第四电容、第五电容和第六电容，其中，第四D触发器、第五D触发器、第六D触发器和第七D触发器为上升沿触发的D触发器，第八D触发器和第九D触发器为下降沿触发的D触发器；

第八反相器的输入端通过第八电阻后接高侧驱动信号HI，第八反相器与第八电阻的连接点还通过第三电容后接地；第八反相器的输出端接第九反相器的输入端，第九反相器的输出端接第四D触发器的时钟信号输入端，第四D触发器的D输入端接电源VDD，第四D触发器的复位端接第三外部使能信号EN3；第七与非门的第一输入端接第四D触发器的输出端，第七与非门的第二输入端接高侧驱动信号HI，第七与非门的输出端接第十反相器的输入端，定义第十反相器的输出信号为HI_OK；

第十二反相器的输入端通过第九电阻后接低侧驱动信号LI，第十二反相器与第九电阻的连接点还通过第四电容后接地；第十二反相器的输出端接第十三反相器的输入端，第十三反相器的输出端接第五D触发器的时钟信号输入端，第五D触发器的D输入端接电源VDD，第五D触发器的复位端接第三外部使能信号EN3；第九与非门的第一输入端接第五D触发器的输出端，第九与非门的第二输入端接低侧驱动信号LI，第九与非门的输出端接第十四反相器的输入端，定义第十四反相器的输出信号为LI_OK；

第六D触发器的D输入端接电源VDD，第六D触发器的时钟信号输入端接HI_OK，第六触发器的复位端接第十七反相器的输出端，定义第六D触发器的输出信号为HI_MIN_ON；第九PMOS管的源极接电源VDD，其栅极接HI_MIN_ON；第十五NMOS管的栅极接HI_MIN_ON，第十五NMOS管的漏极通过第十电阻后接第九PMOS管的漏极；第九PMOS管漏极与第十电阻的连接点接第十六反相器的输入端，第九PMOS管漏极、第十电阻和第十六反相器输入端的连接点还通过第五电容后接地；第十七反相器的输入端接第十六反相器的输出端；

第七D触发器的D输入端接电源VDD，第七D触发器的时钟信号输入端接LI_OK，第七触发器的复位端接第十九反相器的输出端，定义第七D触发器的输出信号为LI_MIN_ON；第十PMOS管的源极接电源VDD，其栅极接LI_MIN_ON；第十六NMOS管的栅极接LI_MIN_ON，第十六NMOS管的漏极通过第十一电阻后接第十PMOS管的漏极；第十PMOS管漏极与第十一电阻的连接点接第十八反相器的输入端，第十PMOS管漏极、第十一电阻和第十八反相器输入端的连接点还通过第六电容后接地；第十九反相器的输入端接第十八反相器的输出端；

第四或非门的第一输入端接HI_OK，第二输入端接HI_MIN_ON；第十一反相器的输入端接第四或非门的输出端，定义第十一反相器的输出信号为HI_READY；

第六或非门的第一输入端接LI_OK，第二输入端接LI_MIN_ON；第十五反相器的输入端接第六或非门的输出端，定义第十五反相器的输出信号为LI_READY；

第五或非门的第一输入端接HI_READY，第二输入端接EN_OUT_HI；第八与非门的第一输入端接第五或非门的输出端，第八与非门的第二输入端接LI_READY；第八D触发器的时钟信号输入端接第八与非门的输出端，第八D触发器的D输入端接电源VDD，第八D触发器的复位端接LI_READY，第八D触发器输出低侧信号LI_OUT；

第七或非门的第一输入端接LI_READY，第二输入端接EN_OUT_LI；第十与非门的第一输入端接第七或非门的输出端，第十与非门的第二输入端接HI_READY；第九D触发器的时钟信号输入端接第十与非门的输出端，第九D触发器的D输入端接电源VDD，第九D触发器的复位端接HI_READY，第九D触发器输出高侧信号HI_OUT。

本发明的有益效果为，本发明的电路可通过调整外部编程电阻的大小自适应的调整内部半桥系统的死区时间，且系统电路包括输入滤波，输入脉宽调制和防穿通功能，最终实现GaN半桥栅驱动的高可靠性低功耗的输入信号调制。

附图说明

图1为GaN半桥栅驱动示意图；

图2为本发明死区电路控制系统图；

图3为本发明死区模式选择控制电压产生电路图；

图4为本发明系统上电时序仿真波形图；

图5为本发明分段死区时间产生电路图；

图6为本发明包含死区时间的输入信号产生电路图；

图7为本发明信号原有死区大于设定死区时仿真波形图；

图8为本发明信号原有死区小于设定死区时仿真波形图；

图9为本发明输入信号交叠时仿真波形图；

附图标记说明：MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10为PMOS(P-Metal-Oxide-Semiconductor)管；MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、MN15、MN16为NMOS(N-Metal-Oxide-Semiconductor)管；R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12为电阻；C1、C2、C3、C4、C5为电容；PNP1、PNP2为P型BJT(P-Bipolar-Junction-Transistor)管；INV1、INV2、INV3、INV4、INV5、INV6、INV7、INV8、INV9、INV10、INV11、INV12、INV13、INV14、INV15、INV16、INV17、INV18、INV19为反相器；COMP1、COMP2、COMP3为比较器；NAND1、NAND2、NAND3、NAND4、NAND5、NAND6、NAND7、NAND8、NAND9、NAND10为与非门；NOR1、NOR2、NOR3、NOR4、NOR5、NOR6、NOR7为或非门；DELAY1、DELAY2、DELAY3、DELAY4为延时单元；D1、D2、D3、D4、D5、D6、D7为上升沿触发的D触发器；DN1、DN2为下降沿触发的D触发器；MX1为二输入选择门。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明死区电路控制系统如图2所示，死区模式选择控制电压产生电路根据不同的外部编程电阻产生不同的V_DT电压，在分段死区时间产生电路中与不同的ref电压进行比较选择不同的延时链输出，并将其延时与输入HI和LI信号进行耦合，最终输出包含死区信息的HI_OUT和LI_OUT信号。

死区模式选择控制电压产生电路具体实施方式与原理如下：

本发明死区模式选择控制电压产生电路由MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、PNP1、PNP2、R1、R2、R3、R4、R5、R6、R7、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、C1、C2组成。VDD为5V电源电压。MP1、MP2、MN1、MN2和MN3组成启动电路，当基准核心电路未建立时，MN3管打开将MP3栅极电压拉低使基准核心电路脱离零电压稳态建立基准电压，此时，MN2管打开关闭MN3管防止其电流对基准核心电路造成的影响。MP3、MP4、MN4、MN5、PNP1、PNP2、R1、R2和R3构成基准核心电路产生零温电流并将其镜像至MP5管所在支路。零温电流大小如下：

此零温电流产生电路为传统技术，此处不在赘述产生原理，此处产生零温电流大小为5uA。此电流通过电流镜MN10、MN11、MP6、MP7和MP8镜像至MP7和MP8所在支路，其中MP7支路电流为30uA，MP8支路电流为50uA。R7和C2为芯片外部编程电阻以及pin脚处寄生电容，芯片上电时，EN1为低，EN2为高MP7以及MP8两条支路电流同时对输出pin脚电容充电确保其可以快速上电，此段时间为1us，可由芯片内部VDD电压建立好后的使能信号通过RC延时得到。1us后，EN2翻低，大电流支路关闭，由MP7支路所产生的30uA电流将V_DT处电压置位至预先设定的电压值(其中30uA为根据外部编程电阻以及死区电压分段所选取的电流值)。经过一段延时后，将EN1翻高，关闭电流镜电流减小功耗。最终产生的V_DT值由内部电阻R4(1M欧姆)和外部编程电阻R7并联所得的电阻值与基准电流30uA相乘得到，此段电压在电流镜关闭前被后级锁存，锁存电路将在下文叙述。上电时序如图4所示，第一段为MP7和MP8两条支路电流充电，第二段为MP7支路电流置位，第三段为两条支路均关闭。此发明将死区电压分为四段，当R7为0欧姆时，V_DT为0V；当R7为33k欧姆时，V_DT为990mV；当R7为82k欧姆时，V_DT为2.46V；当pin脚悬空即不接R7时，V_DT为V_ref-V_th，4V左右；因此将死区时间分为四段(可根据具体应用调整)，分段点为0.5V，1.5V和3.5V。电阻R6的作用是稳定Vref4的电位，阻值为100k欧姆，电阻R7则用来做二极ESD，阻值为1k欧姆。不同段死区时间产生电路如图5所示。

分段死区时间产生电路的具体电路实施方式与原理如下：

本发明分段死区时间产生电路以下管关上管开前死区为例，具体电路由COMP1、COMP2、COMP3、D1、D2、D3、NAND1、NAND2、NAND3、NAND4、NAND5、NAND6、DELAY1、DELAY2、DELAY3、DELAY4、INV1、INV2、INV3、INV4、INV5、INV6、INV7、NOR1、NOR2、NOR3、MX1组成。其中Vref2为0.5V，Vref3为1.5V，Vref4为3.5V，当V_DT>3.5V即对应DT pin脚悬空时，COMP输出为高经D3锁存至ENC，其中D3的时钟信号EN比图3中的EN1早20ns，使其可以在比较器输出被锁存后再关闭电流镜。翻高的ENC耦合HI输入信号使其延时20ns至EN3_OUT。当V_DT<0.5V时即R7为0欧姆时，ENA和ENB均为低，使得输出的EN2_OUT信号为HI经过30ns延时；当0.5<V_DT<1.5V时即R7为33k欧姆时，ENA为高，ENB为低，使得输出的EN2_OUT信号为HI经过40ns延时；当1.5<V_DT<3.5V时即R7为82k欧姆时，ENA和ENB均为低，使得输出的EN2_OUT信号为HI经过50ns延时；将EN2_OUT和EN3_OUT经过二输入选择门，ENC为高时即V_DT>3.5V，输出EN_OUT_HI选择EN3_OUT，否则选择EN2_OUT，由此实现对应于四种V_DT的四种死区延时。上管开下管关的死区时间产生电路与图5相同，输出为EN_OUT_LI，此处不再赘述。

包含死区时间的输入信号产生电路的具体电路实施方式与原理如下：

本发明包含死区时间的输入信号产生电路具体电路由R8、R9、R10、R11、D4、D5、D6、D7、DN1、DN2、C2、C3、C4、C5、NAND7、NAND8、NAND9、NAND10、NOR4、NOR5、NOR6、NOR7、INV8、INV9、INV10、INV11、INV12、INV13、INV14、INV15、INV16、INV17、INV18、INV19、MP9、MP10、MN15、MN16组成。外部输入的HI信号首先经过由R8和C2组成的滤波电路滤除10ns一下的短波，防止系统将噪声等尖刺误认为成有效输入，输出波形经INV8和INV9整形后作为clk信号输入上升沿触发的D触发器D4中，rst信号EN3为芯片系统使能信号，保证芯片使能放行后才试D4输出为高与HI经过NAND7耦合并通过INV10反向后输出芯片使能放行后且经过滤波的HI_OK信号。HI_MIN_ON信号为电路产生的最短脉宽时间，产生电路由D6、MP9、R10、MN15、C4、INV16和INV17组成，HI_OK作为时钟信号，当其翻高时D6输出为高经过R10和C4组成的延时单元经过INV16和INV17整形后返回至D6的输入作为rst信号使D6输出翻低，至此，D6的输出HI_MIN_ON为由RC延时确定的短脉冲，时间为60ns。将HI_MIN_ON和HI_OK经过NOR4和INV11得到脉宽不低于60ns的HI_READY，防止脉宽过短时脉宽减去死区时间后过短不能保证驱动链的可靠性。HI_READY和EN_OUT_HI经过NOR5产生信号下降沿为HI_READY上升沿，上升沿为EN_OUT_HI下降沿的信号A，此信号与LI_READY经过NAND8，产生信号B，此信号下降沿为EN_OUT_HI下降沿或LI的上升沿(由时间上更靠后者决定)，上升沿为HI_REAY的上升沿或LI_READY的下降沿(由时间上更靠后者决定)，此种耦合方式使得死区时间是设定时间或者如果原有死区时间大于设定时间，则由原有时间决定，且即使原有信号交叠时间过长大于死区时间也可将其所有交叠时间去除，防止穿通。信号B作为下降沿触发的D触发器DN1的时钟信号，输出即为包含死区时间的LI_OUT。HI_OUT的产生方式相同，此处不再赘述。当信号原有死区大于设定死区时输出电压如图7所示，可见此时输出死区以输入死区为准为100ns左右(误差由逻辑信号延时决定)；当信号原有死区小于设定死区时输出电压如图8所示，此时输出死区以设定死区为准为40ns左右；当输入信号交叠时输出电压如图9所示，输出死区以设定死区为准为40ns左右。

本发明的特点是采用外部编程电阻的不同分段控制死区时间的大小，可以更好的适应不同的应用环境，减小因固定死区过短导致功率管穿通至损坏和固定死区过长在GaN高功率密度半桥栅驱动系统中所造成的损耗，同时具有输入滤波和最小脉宽功能，增强驱动电路的可靠性。

Claims (1)

1.一种适用于GaN半桥栅驱动系统的死区时间控制电路，其特征在于，包括死区模式选择控制电压产生电路、分段死区时间产生电路、输入信号产生电路，其中死区模式选择控制电压产生电路用于产生控制电压V_DT，分段死区时间产生电路根据V_DT与不同的基准电压进行比较选择不同的延时输出，将延时与输入的高侧驱动信号HI和低侧驱动信号LI在输入信号产生电路进行耦合，得到包含死区信息的高侧信号HI_OUT和低侧信号LI_OUT；

所述死区模式选择控制电压产生电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管第、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一电容、第二电容、第一PNP三极管和第二PNP三极管；

第一PMOS管的源极接电源VDD，其栅极与漏极互连，第二PMOS管的源极接第一PMOS管的漏极，第二PMOS管的栅极与漏极互连；第一NMOS管的漏极接第二PMOS管的漏极，第一NMOS管的栅极与漏极互连，第一NMOS管的源极接地；第二NMOS管的漏极接第二PMOS管的漏极，其栅极接第三PMOS管的漏极，第二NMOS管的源极接地；

第三PMOS管的源极接电源VDD，其栅极接第四PMOS管的漏极；第三NMOS管的漏极接第四PMOS管的漏极，第三NMOS管的栅极接第二PMOS管的漏极，第三NMOS管的源极接地；第四NMOS管的漏极接第三PMOS管的漏极，第四NMOS管的栅极与漏极互连，第四NMOS管的源极通过第一电阻R1后接地，第四NMOS管的源极还接第一PNP三极管的发射极，第一PNP三极管的基极和集电极互连，第一PNP三极管的集电极接地；

第四PMOS管的源极接电源VDD，其栅极与漏极互连；第五NMOS管的漏极接第四PMOS管的漏极，第五NMOS管的栅极接第三PMOS管的漏极，第五NMOS管的源极通过第二电阻后接第二PNP三极管的发射极，第二PNP三极管的基极和集电极互连，第二PNP三极管的集电极接地；第五NOMS管源极与第二电阻的连接点还通过第三电阻后接地；

第五PMOS管的源极接电源VDD，其栅极接第四PMOS管的漏极；第六NMOS管的漏极接第五PMOS管的漏极，第六NMOS管的栅极接第一外部使能信号EN1，第六NMOS管的源极接地；第八NMOS管的漏极接第五PMOS管的漏极，第八NMOS管的栅极与漏极互连；第十NMOS管的漏极接第八NMOS管的源极，第十NMOS管的栅极与漏极互连，第十NMOS管的源极接地；

第七NMOS管的漏极接电源VDD，其栅极接第一外部使能信号EN1；

第六PMOS管的源极接电源，其栅极与漏极互连；第九NMOS管的漏极接第七NMOS管的源极接第六PMOS管的漏极，第九NMOS管的栅极接第五PMOS管的漏极；第十一NMOS管的漏极接第九NMOS管的源极，第十一NMOS管的栅极接第八NMOS管的源极，第十一NMOS管的源极接地；

第七PMOS管的源极接电源VDD，其栅极接第六PMOS管的漏极；第八PMOS管的源极接电源VDD，其栅极接第六PMOS管的漏极；第十二NMOS管的漏极接第八PMOS管的漏极，第十二NMOS管的栅极接第二外部使能信号EN2，第十二NMOS管的源极接地；

第十三NMOS管的源极接第七PMOS管的漏极和第十二NMOS管的源极，第十三NMOS管的栅极通过第六电阻后接第一基准电压Vref1，第十三NMOS管的漏极通过第四电阻后接地；

第十四NMOS管的源极通过第一电容后接地，第十四NMOS管的栅极通过第六电阻后接第一基准电压Vref1，第十四NMOS管的漏极分别接第二电容的一端、第七电阻的一端和第五电阻的一端，第二电容的另一端和第七电阻的另一端接地，第五电阻的另一端接第十四NMOS管源极与第一电容的连接点，第十四NMOS管的漏极还通过第四电阻后接地；

第五电阻另一端与第十四NMOS管源极和第一电容的连接点为死区模式选择控制电压产生电路的输出端，输出控制电压V_DT；

所述分段死区时间产生电路包括第一比较器、第二比较器、第三比较器、第一D触发器、第二D触发器、第三D触发器、第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一或非门、第二或非门、第三或非门和二输入选择门，其中第一D触发器、第二D触发器和第三D触发器为上升沿触发的D触发器；

第一比较器的同相输入端接输出控制电压V_DT，第一比较器的反相输入端接第二基准电压Vref2，第一比较器的输出端接第一D触发器的D输入端，第一D触发器的复位端接电源VDD，第一D触发器的时钟信号输入端接外部使能信号EN；定义第一D触发器的输出信号为ENA；

第一与非门的第一输入端接ENA，第一与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第一与非门的输出端接第一延时单元的输入端，第一延时单元的输出端接第一反相器的输入端，第一反相器的输出端接第一或非门的第一输入端；

第二与非门的第一输入端接ENA的反向，第二与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第二与非门的输出端接第二延时单元的输入端，第二延时单元的输出端接第二反相器的输入端，第二反相器的输出端接第一或非门的第二输入端；第一或非门的输出端接第七反相器的输入端，定义第七反相器的输出信号为EN1_OUT；

第二比较器的同相输入端接输出控制电压V_DT，第二比较器的反相输入端接第三基准电压Vref3，第二比较器的输出端接第二D触发器的D输入端，第二D触发器的复位端接电源VDD，第二D触发器的时钟信号输入端接外部使能信号EN；定义第二D触发器的输出信号为ENB；

第三与非门的第一输入端接ENB，第三与非门的第二输入端接EN1_OUT，第三与非门的输出端接第三延时单元的输入端，第三延时单元的输出端接第三反相器的输入端，第三反相器的输出端接第二或非门的第一输入端；

第四与非门的第一输入端接ENB的反向，第四与非门的第二输入端接EN1_OUT，第四与非门的输出端接第四反相器的输入端，第四反相器的输出端接第二或非门的第二输入端，定义第二或非门的输出信号为EN2_OUT；

第三比较器的同相输入端接输出控制电压V_DT，第三比较器的反相输入端接第四基准电压Vref4，第三比较器的输出端接第三D触发器的D输入端，第三D触发器的复位端接电源VDD，第三D触发器的时钟信号输入端接外部使能信号EN；定义第三D触发器的输出信号为ENC；

第五与非门的第一输入端接ENC，第五与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第五与非门的输出端接第四延时单元的输入端，第四延时单元的输出端接第五反相器的输入端，第五反相器的输出端接第三或非门的第一输入端；

第六与非门的第一输入端接ENC的反向，第六与非门的第二输入端接高侧驱动信号HI或低侧驱动信号LI，第六与非门的输出端接第六反相器的输入端，第六反相器的输出端接第三或非门的第二输入端，定义第三或非门的输出信号为EN3_OUT；

二输入选择门的两个输入信号分别为EN2_OUT和EN3_OUT，二输入选择门选择信号为ENC，定义二输入选择门的输出信号为EN_OUT_HI或EN_OUT_LI，当第一与非门、第二与非门、第五与非门和第六与非门的输入信号为高侧驱动信号HI时，二输入选择门的输出信号为EN_OUT_HI；当第一与非门、第二与非门、第五与非门和第六与非门的输入信号为低侧驱动信号LI时，二输入选择门的输出信号为EN_OUT_LI；

所述输入信号产生电路包括第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第七与非门、第八与非门、第九与非门、第十与非门、第四或非门、第五或非门、第六或非门、第七或非门、第九PMOS管、第十PMOS管、第十五NMOS管、第十六NMOS管、第八电阻、第九电阻、第十电阻、第十一电阻、第三电容、第四电容、第五电容和第六电容，其中，第四D触发器、第五D触发器、第六D触发器和第七D触发器为上升沿触发的D触发器，第八D触发器和第九D触发器为下降沿触发的D触发器；

第八反相器的输入端通过第八电阻后接高侧驱动信号HI，第八反相器与第八电阻的连接点还通过第三电容后接地；第八反相器的输出端接第九反相器的输入端，第九反相器的输出端接第四D触发器的时钟信号输入端，第四D触发器的D输入端接电源VDD，第四D触发器的复位端接第三外部使能信号EN3；第七与非门的第一输入端接第四D触发器的输出端，第七与非门的第二输入端接高侧驱动信号HI，第七与非门的输出端接第十反相器的输入端，定义第十反相器的输出信号为HI_OK；

第十二反相器的输入端通过第九电阻后接低侧驱动信号LI，第十二反相器与第九电阻的连接点还通过第四电容后接地；第十二反相器的输出端接第十三反相器的输入端，第十三反相器的输出端接第五D触发器的时钟信号输入端，第五D触发器的D输入端接电源VDD，第五D触发器的复位端接第三外部使能信号EN3；第九与非门的第一输入端接第五D触发器的输出端，第九与非门的第二输入端接低侧驱动信号LI，第九与非门的输出端接第十四反相器的输入端，定义第十四反相器的输出信号为LI_OK；

第六D触发器的D输入端接电源VDD，第六D触发器的时钟信号输入端接HI_OK，第六触发器的复位端接第十七反相器的输出端，定义第六D触发器的输出信号为HI_MIN_ON；第九PMOS管的源极接电源VDD，其栅极接HI_MIN_ON；第十五NMOS管的栅极接HI_MIN_ON，第十五NMOS管的漏极通过第十电阻后接第九PMOS管的漏极；第九PMOS管漏极与第十电阻的连接点接第十六反相器的输入端，第九PMOS管漏极、第十电阻和第十六反相器输入端的连接点还通过第五电容后接地；第十七反相器的输入端接第十六反相器的输出端；

第七D触发器的D输入端接电源VDD，第七D触发器的时钟信号输入端接LI_OK，第七触发器的复位端接第十九反相器的输出端，定义第七D触发器的输出信号为LI_MIN_ON；第十PMOS管的源极接电源VDD，其栅极接LI_MIN_ON；第十六NMOS管的栅极接LI_MIN_ON，第十六NMOS管的漏极通过第十一电阻后接第十PMOS管的漏极；第十PMOS管漏极与第十一电阻的连接点接第十八反相器的输入端，第十PMOS管漏极、第十一电阻和第十八反相器输入端的连接点还通过第六电容后接地；第十九反相器的输入端接第十八反相器的输出端；

第四或非门的第一输入端接HI_OK，第二输入端接HI_MIN_ON；第十一反相器的输入端接第四或非门的输出端，定义第十一反相器的输出信号为HI_READY；

第六或非门的第一输入端接LI_OK，第二输入端接LI_MIN_ON；第十五反相器的输入端接第六或非门的输出端，定义第十五反相器的输出信号为LI_READY；

第五或非门的第一输入端接HI_READY，第二输入端接EN_OUT_HI；第八与非门的第一输入端接第五或非门的输出端，第八与非门的第二输入端接LI_READY；第八D触发器的时钟信号输入端接第八与非门的输出端，第八D触发器的D输入端接电源VDD，第八D触发器的复位端接LI_READY，第八D触发器输出低侧信号LI_OUT；

第七或非门的第一输入端接LI_READY，第二输入端接EN_OUT_LI；第十与非门的第一输入端接第七或非门的输出端，第十与非门的第二输入端接HI_READY；第九D触发器的时钟信号输入端接第十与非门的输出端，第九D触发器的D输入端接电源VDD，第九D触发器的复位端接HI_READY，第九D触发器输出高侧信号HI_OUT。

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