CN116366051B - 电平移位电路及电平移位器 - Google Patents

Abstract

本发明公开一种电平移位电路及电平移位器，电平移位电路包括：电压输入端，包括高电压输入端和低电压输入端；电压输出端，包括高电压输出端和低电压输出端；逻辑电平输入端，用于接入第一逻辑电平；逻辑电平输出端；逻辑转换电路基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将高电压输出端接入的电压输出至逻辑电平输出端，或者，将低电压输出端接入的电压输出至逻辑电平输出端；逻辑电平输出端接收到高电压输出端输出的电压或低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。本发明旨在实现两个不同电压域之间的逻辑电平转换，并且两个电压域的低电压不限制于同一电压值。

Description

电平移位电路及电平移位器

技术领域

本发明涉及电平移位领域，特别涉及一种电平移位电路及电平移位器。

背景技术

电平移位器电路，用于将处于第一电压域高电平和低电平的逻辑“1”和“0”电平的逻辑信号转换为第二电压域高电平和低电平的信号。第二高电压域高电平和低电平电压大于第一高电平和低电平电压。但在传统电平移位电路中，第二电压域低电压势侧都用同一电平，只有高电压势侧比第一电压域要大，此功能缺陷在电路应用过程中会带来极大的限制。

发明内容

本发明的主要目的是提出一种电平移位电路及电平移位器，旨在将信号的高低电平从电压输入端转换为另一个高低电平不同的电压输出端。

为实现上述目的，本发明提出一种电平移位电路，包括：

电压输入端，所述电压输入端包括高电压输入端和低电压输入端；

电压输出端，所述电压输出端包括高电压输出端和低电压输出端；

逻辑电平输入端，用于接入第一逻辑电平；

逻辑电平输出端；

逻辑转换电路，所述逻辑转换电路的输出端与所述电压输入端和所述逻辑电平输入端连接，所述逻辑转换电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端，或者，将所述低电压输出端接入的电压输出至逻辑电平输出端；

所述逻辑电平输出端接收到所述高电压输出端输出的电压或所述低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。

可选地，所述逻辑转换电路包括：

下拉电路，所述下拉电路的输入端与所述电压输入端连接，所述下拉电路的输入端还与所述逻辑电平输入端连接，所述下拉电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端；

上拉耦合电路，所述上拉耦合电路的输入端与所述下拉电路的输出端连接，所述上拉耦合电路的输入端还与所述电压输出端连接，所述上拉耦合电路的输出端与所述逻辑电平输出端连接，所述上拉耦合电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述低电压输出端接入的电压输出至逻辑电平输出端。

可选地，所述下拉电路包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的栅极、所述第一NMOS管的栅极和所述第三NMOS管的栅极与所述逻辑电平输入端连接，所述第一PMOS管的源极、所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极与所述低电压输入端连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极和所述第三NMOS管的漏极与所述上拉耦合电路的输入端连接。

可选地，所述上拉耦合电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述第四PMOS管的栅极、所述第四PMOS管的漏极、所述第五PMOS管的栅极、所述第五PMOS管的漏极、所述第六PMOS管的栅极、第七PMOS管的栅极与所述下拉电路的输出端连接，所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的漏极和第七PMOS管的漏极与所述高电压输出端连接，所述第六PMOS管的源极通过所述第六NMOS管与所述低电压输出端连接，第七PMOS管的源极通过所述第七NMOS管与所述低电压输出端连接。

可选地，所述电平移位电路还包括：

钳位电路，所述钳位电路串联设置于所述下拉电路和所述上拉耦合电路之间。所述钳位电路用于将所述下拉电路输出的电压限制后输出至所述上拉耦合电路。

可选地，所述钳位电路包括第二PMOS管和第三PMOS管，所述第二PMOS管的漏极和所述第三PMOS管的漏极与所述下拉电路的输出端连接，所述第二PMOS管的源极和所述第三PMOS管的漏极与所述上拉耦合电路的输入端连接，所述第二PMOS管的栅极和所述第三PMOS管的栅极与所述低电压输出端连接。

可选地，所述电平移位电路还包括：

驱动电路，所述驱动电路的输入端与所述上拉耦合电路的输出端连接，所述驱动电路的输出端与电压输出端连接，所述驱动电路用于将所述上拉耦合电路输出的电压作增强驱动处理后输出至所述逻辑电平输出端。

可选地，所述驱动电路包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管，所述第八PMOS管的栅极和所述第八NMOS管的栅极与所述上拉耦合电路的输出端连接，所述第八PMOS管的漏极和所述第八NMOS管的漏极与所述第九PMOS管的栅极和第九NMOS管的栅极互连，所述第八PMOS管的源极和所述第九PMOS管的源极与所述高电压输出端连接，所述第八NMOS管的源极和所述第九NMOS管的源极与所述低电压输出端连接。

可选地，所述电平移位电路还包括：

静电保护电路，所述静电保护电路并联设置于所述上拉耦合电路和所述驱动电路之间，所述电压输出端的电压大于预设击穿电压时，所述静电保护电路将所述上拉耦合电路输出的电流分流到地。

本发明还提出一种电平移位器，所述电平移位器包括如上所述的电平移位电路。

本发明技术方案通过电压输入端、电压输出端、逻辑电平输入端、逻辑转换电路及逻辑电平输出端构成电平移位电路，其中，电压输入端包括高电压输入端和低电压输入端，电压输出端包括高电压输出端和低电压输出端；逻辑电平输入端，可以接入第一逻辑电平；逻辑转换电路的输出端与电压输入端和逻辑电平输入端连接，逻辑转换电路可以基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将高电压输出端接入的电压输出至逻辑电平输出端，或者，将低电压输出端接入的电压输出至逻辑电平输出端；逻辑电平输出端则可以在接收到高电压输出端输出的电压或低电压输出端输出的电压时，输出对应的第二逻辑电平。本方案通过将电压输入端设置为高电压输入端和低电压输入端，并将电压输出端设置为高电压输出端和低电压输出端，使得电压输入端的低电压和电压输出端的低电压可以不限制为同一电压值，能够应用于更多场景。本发明旨在实现两个不同电压域之间的逻辑电平转换，并且两个电压域的低电压不限制于同一电压值。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明电平移位电路一实施例的功能模块示意图；

图2为本发明电平移位电路一实施例的电路结构示意图。

附图标号说明：

标号	名称	标号	名称
				Vdd	高电压输入端	Vout	逻辑电平输出端
Vss	低电压输入端	PM1～PM9	第一PMOS管～第九PMOS管
				Vin	逻辑电平输入端	NM1～NM9	第一NMOS管～第九NMOS管
Vh	高电压输出端	R1～R2	第一电阻～第二电阻
				Vl	低电压输出端	D0	第一二极管
10	逻辑转换电路

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种电平移位电路。

参照图1，在本发明一实施例中，该电平移位电路包括：

电压输入端，所述电压输入端包括高电压输入端Vdd和低电压输入端Vss；

电压输出端，所述电压输出端包括高电压输出端Vh和低电压输出端Vl；

逻辑电平输入端Vin，用于接入第一逻辑电平；

逻辑电平输出端Vout；

逻辑转换电路10，所述逻辑转换电路10的输出端与所述电压输入端和所述逻辑电平输入端Vin连接，所述逻辑转换电路10基于所述第一逻辑电平的控制，根据所述高电压输入端Vdd和低电压输入端Vss的电压将所述高电压输出端Vh接入的电压输出至逻辑电平输出端Vout，或者，将所述低电压输出端Vl接入的电压输出至逻辑电平输出端Vout；

所述逻辑电平输出端Vout接收到所述高电压输出端Vh输出的电压或所述低电压输出端Vl输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。

本实施例中，电压输入端可以包括高电压输入端Vdd和低电压输入端Vss，分别接入高电压和低电压；逻辑电平输入端Vin的输入逻辑信号只存在两种状态，高电平为vdd，代表逻辑信号1；低电平为vss代表逻辑信号0。电压输出端可以包括高电压输出端Vh和低电压输出端Vl，分别接入高电压和低电压。比如高电压输入端Vdd的电压为5V，低电压输入端Vss的电压为0V，高电压输出端Vh的电压为9V，低电压输出端Vl的电压4V。比如逻辑电平输入端Vin在1ms的时间节点由0跳到1时，则逻辑转换电路10可以基于第一逻辑电平的控制，根据高电压输入端Vdd和低电压输入端Vss的电压将高电压输出端Vh接入的电压输出至逻辑电平输出端Vout，使得逻辑电平输出端Vout也会在1ms的时间节点由0跳到1；或者，逻辑电平输入端Vin在1ms的时间节点由1跳到0时，则逻辑转换电路10可以基于第一逻辑电平的控制，根据高电压输入端Vdd和低电压输入端Vss的电压将低电压输出端Vl接入的电压输出至逻辑电平输出端Vout，使得逻辑电平输出端Vout也会在1ms的时间节点由1跳到0。高电压输入端Vdd、低电压输入端Vss、高电压输出端Vh和低电压输出端Vl的具体电压值可以根据实际情况进行设置，但需要满足的条件是高电压输出端Vh的电压大于高电压输入端Vdd的电压，低电压输出端Vl的电压大于或等于低电压输入端Vss的电压。

逻辑电平输入端Vin可以接入第一逻辑电平，第一逻辑电平则可以代表电压输入端的电压变化情况，比如逻辑电平输入端的电压由低变至高，则第一逻辑电平由0变至1，逻辑电平输入端的电压由高变至低，则第一逻辑电平由1变至0，逻辑电平输出端Vout可以输出第二逻辑电平，第二逻辑电平则可以代表电压输出端的电压变化情况，比如电压输出端的电压由低变至高，则第二逻辑电平由0变至1，电压输出端的电压由高变至低，则第二逻辑电平由1变至0。逻辑转换电路10可以由多个NMOS管及PMOS管或其他电器元件构成，逻辑转换电路10可以接收逻辑电平输入端Vin输入的逻辑电平，并根据逻辑电平将电压输入端的电压进行转换，使得电压输出端电压的逻辑电平与电压输入端的逻辑电平相同；所以第一逻辑电平由0变至1时，经过逻辑转换电路10的逻辑转换，电压输出端中的高电压输出端Vh输出电压至逻辑电平输出端Vout，如此逻辑电平输出端Vout的逻辑电平也会由0跳至1，第一逻辑电平由1变至0时，经过逻辑转换电路10的逻辑转换，电压输出端中的低电压输出端Vl电压输出电压至逻辑电平输出端Vout，如此逻辑电平输出端Vout的逻辑电平也会由1跳至0。本方案中，电压输入端设置为高电压输入端Vdd和低电压输入端Vss，并将电压输出端设置为高电压输出端Vh和低电压输出端Vl，如此可以使得电压输入端的低电压和电压输出端的低电压可以不限制为同一电压值，能够应用于更多场景。

本发明技术方案通过电压输入端、电压输出端、逻辑电平输入端Vin、逻辑转换电路10及逻辑电平输出端Vout构成电平移位电路，其中，电压输入端包括高电压输入端Vdd和低电压输入端Vss，电压输出端包括高电压输出端Vh和低电压输出端Vl；逻辑电平输入端Vin，可以接入第一逻辑电平；逻辑转换电路10的输出端与电压输入端和逻辑电平输入端Vin连接，逻辑转换电路10可以基于第一逻辑电平的控制，根据高电压输入端Vdd和低电压输入端Vss的电压将高电压输出端Vh接入的电压输出至逻辑电平输出端Vout，或者，将低电压输出端Vl接入的电压输出至逻辑电平输出端Vout；逻辑电平输出端Vout则可以在接收到高电压输出端Vh输出的电压或低电压输出端Vl输出的电压时，输出对应的第二逻辑电平。本方案通过将电压输入端设置为高电压输入端Vdd和低电压输入端Vss，并将电压输出端设置为高电压输出端Vh和低电压输出端Vl，使得电压输入端的低电压和电压输出端的低电压可以不限制为同一电压值，能够应用于更多场景。本发明旨在实现两个不同电压域之间的逻辑电平转换，并且两个电压域的低电压不限制于同一电压值。

参照图1至图2，在一实施例中，所述逻辑转换电路10包括：

下拉电路，所述下拉电路的输入端与所述电压输入端连接，所述下拉电路的输入端还与所述逻辑电平输入端连接，所述下拉电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端；

上拉耦合电路，所述上拉耦合电路的输入端与所述下拉电路的输出端连接，所述上拉耦合电路的输入端还与所述电压输出端连接，所述上拉耦合电路的输出端与所述逻辑电平输出端连接，所述上拉耦合电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述低电压输出端接入的电压输出至逻辑电平输出端。

本实施例中，下拉电路和上拉耦合电路可以由多个MOS管构成，在接收到逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，下拉电路可以基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将高电压输出端接入的电压输出至逻辑电平输出端，使得高电压输出端Vh和高电压输入端Vdd之间放开；上拉耦合电路可以基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将低电压输出端接入的电压输出至逻辑电平输出端，使得低电压输出端Vl和低电压输入端Vss之间放开。本实施例通过下拉电路和上拉耦合电路构成逻辑转换电路10，可以根据第一逻辑电平电压输入端输入的电压进行电平逻辑转换后输出，以使逻辑电平输出端Vout可以根据逻辑转换电路10输出端、高电压输出端Vh和低电压输出端Vl的电压输出对应的第二逻辑电平。

参照图1至图2，在一实施例中，所述下拉电路包括第一PMOS管PM1、第一NMOS管NM1、第二NMOS管NM2和第三NMOS管NM3，所述第一PMOS管PM1的栅极、所述第一NMOS管NM1的栅极和所述第三NMOS管NM3的栅极与所述逻辑电平输入端Vin连接，所述第一PMOS管PM1的源极、所述第一NMOS管NM1的源极、所述第二NMOS管NM2的源极和所述第三NMOS管NM3的源极与所述低电压输入端Vss连接，所述第一PMOS管PM1的漏极和所述第一NMOS管NM1的漏极与所述第二NMOS管NM2的栅极连接，所述第二NMOS管NM2的漏极和所述第三NMOS管NM3的漏极与所述上拉耦合电路的输入端连接。

本实施例中，逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，第一PMOS管PM1栅极接收到高电平，第一PMOS管PM1关断，第一NMOS管NM1栅极接收到高电平，第一NMOS管NM1闭合，所以第二NMOS管NM2栅极电平被下拉至电压输入端的低电压，第二NMOS管NM2关断，则下拉电路的输出端A点电压被上拉至电压输出端的高电压，第三NMOS管NM3栅极接收到高电平，第三NMOS管NM3导通，所以下拉电路的输出端B点电压被下拉至电压输入端的低电压；逻辑电平输入端Vin的逻辑电平由逻辑1跳到逻辑0时，下拉电路中各个器件的开关状态则会与逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时的开关状态相反。

参照图1至图2，在一实施例中，所述上拉耦合电路包括第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第六NMOS管NM6和第七NMOS管NM7，所述第四PMOS管PM4的栅极、所述第四PMOS管PM4的漏极、所述第五PMOS管PM5的栅极、所述第五PMOS管PM5的漏极、所述第六PMOS管PM6的栅极、第七PMOS管PM7的栅极与所述下拉电路的输出端连接，所述第四PMOS管PM4的源极、所述第五PMOS管PM5的源极、所述第六PMOS管PM6的漏极和第七PMOS管PM7的漏极与所述高电压输出端Vh连接，所述第六PMOS管PM6的源极通过所述第六NMOS管NM6与所述低电压输出端Vl连接，第七PMOS管PM7的源极通过所述第七NMOS管NM7与所述低电压输出端Vl连接。

本实施例中，逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，第四PMOS管PM4的栅极与上拉耦合电路的输入端D点连接，第四PMOS管PM4的栅极接收到低电平，第四PMOS管PM4导通，所以上拉耦合电路的输入端C点电压被上拉至电压输出端的高电压，此时第五PMOS管PM5的栅极会接收到高电平，第五PMOS管PM5关断；第六PMOS管PM6的栅极则会接收到低电平，第六PMOS管PM6导通，此时上拉耦合电路的输出端E点电压被上拉至电压输出端的高电压，并且E点与逻辑电平输出端Vout连接，所以逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，逻辑电平输出端Vout的逻辑电平也会由逻辑0跳到逻辑1，从而实现电压输入端的逻辑电平转化为电压输出端的逻辑电平；第七PMOS管PM7的栅极接收到高电平，第七PMOS管PM7关断；第七NMOS管NM7的栅极接收到高电平，第七NMOS管NM7导通，此时上拉耦合电路的输出端F点电压被下拉至电压输出端的低电压，第六NMOS管NM6的栅极接收到低电平，第六NMOS管NM6关断。逻辑电平输入端Vin的逻辑电平由逻辑1跳到逻辑0时，上拉耦合电路中各个器件的开关状态则会与逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时的开关状态相反。

参照图1至图2，在一实施例中，所述电平移位电路还包括：

钳位电路，所述钳位电路串联设置于所述下拉电路和所述上拉耦合电路之间。所述钳位电路用于将所述下拉电路输出的电压限制后输出至所述上拉耦合电路。

本实施例中，钳位电路可以限制下拉电路的输出电压，因为本方案中高压和低压MOS管因工艺原因，MOS管Vds耐压大小不同(如低压Vds最大能承受5.5V耐压，而高压mos的Vds能承受更大的电压如18V、24V、35V)Vds为MOS管漏极与源极之间电压，电压输入端和电压输出端的高低电压应在低压mos能承受的最大耐压范围内，且在许多工艺中，不会提供耐高压的厚栅mos器件，即没有耐高压的栅极，对Vgs和Vgd电压有最大压降限制(如csmc工艺，Vgs和Vgd最大不超过5.5V)Vgs为MOS管栅极与源极之间电压，Vgd为MOS管栅极与漏极之间电压，本实施例通过增加钳位电路，即使遇到全是薄栅的MOS器件工艺，也能正常使用。

参照图1至图2，在一实施例中，所述钳位电路包括第二PMOS管PM2和第三PMOS管PM3，所述第二PMOS管PM2的漏极和所述第三PMOS管PM3的漏极与所述下拉电路的输出端连接，所述第二PMOS管PM2的源极和所述第三PMOS管PM3的漏极与所述上拉耦合电路的输入端连接，所述第二PMOS管PM2的栅极和所述第三PMOS管PM3的栅极与所述低电压输出端Vl连接。

本实施例中，第二PMOS管PM2的栅极和第三PMOS管PM3的栅极都与电压输出端的低电压连接，第二PMOS管PM2和第三PMOS管PM3保持导通状态，可以将第二PMOS管PM2和第三PMOS管PM3等效为小电阻，通过第二PMOS管PM2和第三PMOS管PM3构成的钳位电路可以限制CD两点最低电压为Vl+Vgs，Vl为低电压输出端Vl的电压，Vgs为第三PMOS管PM3或第二PMOS管PM2的栅极到源极之间的电压。其中PM2钳位C点电压，PM3钳位D点电压。

参照图1至图2，在一实施例中，所述电平移位电路还包括：

驱动电路，所述驱动电路的输入端与所述上拉耦合电路的输出端连接，所述驱动电路的输出端与电压输出端连接，所述驱动电路用于将所述上拉耦合电路输出的电压作增强驱动处理后输出至所述逻辑电平输出端Vout。

本实施例中，驱动电路可以由多个MOS管构成，若电压输出端后接功率管栅极(尺寸较大，在GS和GD之间的寄生电容也大)，则可以通过驱动电路作增强驱动处理，让其快速打开和关断(实际上就是对栅电容快速充电和放电)，减小其开关损耗。

参照图1至图2，在一实施例中，所述驱动电路包括第八PMOS管PM8、第八NMOS管NM8、第九PMOS管PM9和第九NMOS管NM9，所述第八PMOS管PM8的栅极和所述第八NMOS管NM8的栅极与所述上拉耦合电路的输出端连接，所述第八PMOS管PM8的漏极和所述第八NMOS管NM8的漏极与所述第九PMOS管PM9的栅极和第九NMOS管NM9的栅极互连，所述第八PMOS管PM8的源极和所述第九PMOS管PM9的源极与所述高电压输出端Vh连接，所述第八NMOS管NM8的源极和所述第九NMOS管NM9的源极与所述低电压输出端Vl连接。

本实施例中，逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，第八PMOS管PM8的栅极接收到高电平，第八PMOS管PM8关断，第八NMOS管NM8的栅极接收到高电平，第八NMOS管NM8导通；此时第九PMOS管PM9的栅极和第九NMOS管NM9的栅极接收到电压输出端的低电压，第九PMOS管PM9导通，第九NMOS管NM9关断，所以电压输出端的高电压输出至逻辑电平输出端Vout，逻辑电平输出端Vout输出逻辑信号1，逻辑电平输出端Vout实现逻辑0跳到逻辑1的转变。逻辑电平输入端Vin的逻辑电平由逻辑1跳到逻辑0时，驱动电路中各个器件的开关状态则会与逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时的开关状态相反，所以逻辑电平输出端Vout输出逻辑信号0，逻辑电平输出端Vout实现逻辑1跳到逻辑0的转变。

参照图1至图2，在一实施例中，所述电平移位电路还包括：

静电保护电路，所述静电保护电路并联设置于所述上拉耦合电路和所述驱动电路之间，所述电压输出端的电压大于预设击穿电压时，所述静电保护电路将所述上拉耦合电路输出的电流分流到地。

所述静电保护电路包括第一电阻R1、第二电阻R2、第四NMOS管NM4和第五NMOS管NM5，所述第四NMOS管NM4的栅极和所述第五NMOS管NM5的栅极与所述低电压输出端Vl连接，所述第四NMOS管NM4的源极与所述下拉电路的输出端连接，所述第四NMOS管NM4的漏极与所述第一电阻R1的第一端连接，所述第一电阻R1的第二端与所述高电压输出端Vh连接，所述第二电阻R2的第一端与所述高电压输出端Vh连接，所述第二电阻R2的第二端与所述第五NMOS管NM5的漏极连接，所述第五NMOS管NM5的源极与所述下拉电路的输出端连接。

本实施例中，第一电阻R1和第二电阻R2可以限制电路中电流大小，防止在MOS管导通瞬间有大电流经过二极管发生热击穿；第四NMOS管NM4的栅极和第五NMOS管NM5的栅极与低电压输出端Vl连接，第四NMOS管NM4和第五NMOS管NM5的栅极保持关断状态。本实施例可以把MOS管做二极管使用，利用二极管反向截至特性，正常工作时二极管反偏处于断开状态，不影响电路正常工作，当外界有静电时，即高电压输出端Vh的电压超过做二极管使用的mos器件的击穿电压时，静电保护电路中的esd器件开始起作用，将电流分流到地；比如二极管会发生雪崩击穿(雪崩击穿可恢复)而导通形成旁路通路保护内部电路。一般二极管会串联一个大电阻，利用电阻对电流的阻碍作用，防止在导通瞬间有大电流经过二极管发生热击穿(热击穿不可恢复)，起到静电保护的作用。

在一实施例中，还可以设置第一二极管D0，以防止低电压输出端Vl电压过大以至于大于高电压输出端Vh的电压。

以图2的电路结构为例对本方案进行整体说明，逻辑电平输入端Vin的逻辑电平由逻辑0跳到逻辑1时，下拉电路使第三NMOS管NM3导通，B点被拉到低电压输入端Vss的低电压。逻辑电平输入端Vin的电压经第一PMOS管PM1和第一NMOS把第二NMOS管NM2关断，A点被上拉到高电压输出端Vh的高电压。C点被上拉到Vh，PM5关断，D点由于钳位作用被下拉到Vl+Vgs电位。CD两点电压又使上拉电路第六PMOS管PM6关断，第七PMOS管PM7导通，加上第六NMOS管NM6和第七NMOS管NM7交叉耦合，使得F点电压上拉至高电压输出端Vh的高电压，E点电压下拉至低电压输入端Vl的低电压。F点电压经驱动电路输出到逻辑电平输出端Vout，逻辑电平输出端Vout上拉至高电压输出端Vh的高电压。以上，电路经历了电压输入端根据逻辑电平输入端Vin由逻辑0跳逻辑1，到电压输出端根据逻辑电平输出端Vout由逻辑0跳逻辑1的全过程。而逻辑电平输入端Vin由逻辑1跳至逻辑0的过程与上述由逻辑0跳至逻辑1过程相反，具体可参照上述逻辑电平输入端Vin由逻辑1跳至逻辑0的过程。图2的电路结构可以做为参考，但本方案的具体电路结构不限制于图2。

本发明还提出一种电平移位器，包括电压输入端和电压输出端及如上所述的电平移位电路，所述电压输入端与所述电平移位电路中的下拉电路连接，所述电压输出端与所述电平移位电路中的上拉耦合电路连接。该电平移位电路的具体结构参照上述实施例，由于本电平移位器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的技术构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (7)

1.一种电平移位电路，其特征在于，包括：

电压输入端，所述电压输入端包括高电压输入端和低电压输入端；

电压输出端，所述电压输出端包括高电压输出端和低电压输出端；

逻辑电平输入端，用于接入第一逻辑电平；

逻辑电平输出端；

逻辑转换电路，所述逻辑转换电路的输出端与所述电压输入端和所述逻辑电平输入端连接，所述逻辑转换电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端，或者，将所述低电压输出端接入的电压输出至逻辑电平输出端；

所述逻辑电平输出端接收到所述高电压输出端输出的电压或所述低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平；

其中，所述逻辑转换电路包括：

下拉电路，所述下拉电路的输入端与所述电压输入端连接，所述下拉电路的输入端还与所述逻辑电平输入端连接，所述下拉电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端；

上拉耦合电路，所述上拉耦合电路的输入端与所述下拉电路的输出端连接，所述上拉耦合电路的输入端还与所述电压输出端连接，所述上拉耦合电路的输出端与所述逻辑电平输出端连接，所述上拉耦合电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述低电压输出端接入的电压输出至逻辑电平输出端；

驱动电路，所述驱动电路的输入端与所述上拉耦合电路的输出端连接，所述驱动电路的输出端与电压输出端连接，所述驱动电路用于将所述上拉耦合电路输出的电压作增强驱动处理后输出至所述逻辑电平输出端；

静电保护电路，所述静电保护电路并联设置于所述上拉耦合电路和所述驱动电路之间，所述电压输出端的电压大于预设击穿电压时，所述静电保护电路将所述上拉耦合电路输出的电流分流到地；

静电保护电路包括第一电阻、第二电阻、第四NMOS管和第五NMOS管，所述第四NMOS管的栅极和所述第五NMOS管的栅极与所述低电压输出端连接，所述第四NMOS管的源极与所述下拉电路的输出端连接，所述第四NMOS管的漏极与所述第一电阻的第一端连接，所述第一电阻的第二端与所述高电压输出端连接，所述第二电阻的第一端与所述高电压输出端连接，所述第二电阻的第二端与所述第五NMOS管的漏极连接，所述第五NMOS管的源极与所述下拉电路的输出端连接。

2.如权利要求1所述的电平移位电路，其特征在于，所述下拉电路包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的栅极、所述第一NMOS管的栅极和所述第三NMOS管的栅极与所述逻辑电平输入端连接，所述第一PMOS管的源极、所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极与所述低电压输入端连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极和所述第三NMOS管的漏极与所述上拉耦合电路的输入端连接。

3.如权利要求1所述的电平移位电路，其特征在于，所述上拉耦合电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述第四PMOS管的栅极、所述第四PMOS管的漏极、所述第五PMOS管的栅极、所述第五PMOS管的漏极、所述第六PMOS管的栅极、第七PMOS管的栅极与所述下拉电路的输出端连接，所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的漏极和第七PMOS管的漏极与所述高电压输出端连接，所述第六PMOS管的源极通过所述第六NMOS管与所述低电压输出端连接，第七PMOS管的源极通过所述第七NMOS管与所述低电压输出端连接。

4.如权利要求1所述的电平移位电路，其特征在于，所述电平移位电路还包括：

钳位电路，所述钳位电路串联设置于所述下拉电路和所述上拉耦合电路之间，所述钳位电路用于将所述下拉电路输出的电压限制后输出至所述上拉耦合电路。

5.如权利要求4所述的电平移位电路，其特征在于，所述钳位电路包括第二PMOS管和第三PMOS管，所述第二PMOS管的漏极和所述第三PMOS管的漏极与所述下拉电路的输出端连接，所述第二PMOS管的源极和所述第三PMOS管的漏极与所述上拉耦合电路的输入端连接，所述第二PMOS管的栅极和所述第三PMOS管的栅极与所述低电压输出端连接。

6.如权利要求1所述的电平移位电路，其特征在于，所述驱动电路包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管，所述第八PMOS管的栅极和所述第八NMOS管的栅极与所述上拉耦合电路的输出端连接，所述第八PMOS管的漏极和所述第八NMOS管的漏极与所述第九PMOS管的栅极和第九NMOS管的栅极互连，所述第八PMOS管的源极和所述第九PMOS管的源极与所述高电压输出端连接，所述第八NMOS管的源极和所述第九NMOS管的源极与所述低电压输出端连接。

7.一种电平移位器，其特征在于，所述电平移位器包括如权利要求1-6任意一项所述的电平移位电路。