CN113131917A - 一种抗高压高速度电平转换器 - Google Patents

Abstract

本发明所述的一种抗高压高速度电平转换器，通过使用第一锁存PMOS管，第二锁存PMOS管，第三锁存NMOS管，第四锁存NMOS管共同锁存第一中间节点和第二中间节点的电位，即此时第一中间节点和第二中间节点的摆幅为第二参考电压～第三参考电压，可以省去传统电平转换电路的第二级电平转换电路Ⅱ，而直接驱动第Ⅲ级的逻辑器件，缩短了逻辑电平信号传输路径，提高了传输速度，优化了面积成本，且该结构不需要恒定电流源第一电流源和第二电流源提供偏置电流，故而不存在静态功耗和传统方法中的上升沿和下降沿的失配问题。

Description

一种抗高压高速度电平转换器

技术领域

本发明涉及抗高压电平转换器技术，特别是一种抗高压高速度电平转换器。

背景技术

传统抗高压电平转换器电路如图1所示，其作用是把V0～V1之间的输入逻辑电平信号 IN，经过电平转换和逻辑处理后转换为V2～V3之间的输出逻辑电平信号OUT。该电路包括第一级电平转换电路Ⅰ、第二级电平转换电路Ⅱ和第三级电平转换电路Ⅲ。所述第一级电平转换电路Ⅰ包括第一反相器INV1、第二反相器INV2，所述第一反相器INV1的输入端与输入逻辑电平信号IN相接，所述第一反相器INV1的输出端与所述第二反相器INV2的输入端连接第一输入NMOS管M1a的栅极，所述第二反相器INV2的输出端连接第二输入 NMOS管M1b，所述第一反相器INV1的接地端、第二反相器INV2的接地端、第一输入 NMOS管M1a的源极和第二输入NMOS管M1b的源极相连并与接地电压端V0相接，所述第一反相器INV1的稳压电源端和第二反相器INV2的稳压电源端相连并与第一参考电压端V1相接。所述第一输入NMOS管M1a的漏极连接第一抗高压PMOS管M2a的漏极，所述第二输入NMOS管M1b的漏极连接第二抗高压PMOS管M2b的漏极，所述第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的栅极互连并与第二参考电压端V2相接，所述第一抗高压PMOS管M2a的源极连接第一节点A，所述第二抗高压PMOS管M2b 的源极连接第二节点B。所述第一节点A连接第一锁存PMOS管M3a的漏极，所述第二节点B连接第二锁存PMOS管M3b的漏极，同时所述第一锁存PMOS管M3a的栅极连接第二节点B，所述第二锁存PMOS管M3b的栅极连接第一节点A，所述第一锁存PMOS管 M3a与所述第二锁存PMOS管M3b的源极互连并与工作电压端V3相接，形成第一Latch (锁存)对管。所述第一级电平转换电路Ⅰ还包括分别为第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b提供偏置电流的第一电流源Ib1和第二电流源Ib2，所述第一电流源Ib1一端连接于V3、另一端连接于所述第一节点A，所述第二电流源Ib2一端连接于 V3、另一端连接于所述第二节点B。

此时，由于抗高压器件第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的存在，第一节点A与第二节点B之间的摆幅受限。具体地第一节点A与第二节点B之间的摆幅并不为V2～V3，而是V3～(V2-vgs)，其中vgs为第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的栅源电压，所以需要增加第二级电平转换电路Ⅱ，所述第二级电平转换电路Ⅱ包括第三输入PMOS管M4a和第四输入PMOS管M4b，所述第三输入PMOS 管M4a的栅极与所述第二节点B连接，所述第四输入PMOS管M4b栅极与所述第一节点 A连接，所述第三输入PMOS管M4a的漏极连接第三节点C，所述第四输入PMOS管M4b 的漏极连接第四节点D，所述第三输入PMOS管M4a和所述第四输入PMOS管M4b的源极相连于V3。所述第二级电平转换电路Ⅱ还包括第五锁存NMOS管M5a和第六锁存NMOS 管M5b，所述第三节点C连接所述第六锁存NMOS管M5b的漏极，所述第四节点D连接所述第五锁存NMOS管M5a的漏极，同时所述第五锁存NMOS管M5a的栅极连接第四节点D，所述第六锁存NMOS管M5b的栅极连接第三节点C，所述第五锁存NMOS管M5a 与所述第六锁存NMOS管M5b的源极互连并与V2相接，形成第二Latch(锁存)对管。

所述第二级电平转换电路Ⅱ把第一节点A与第二节点B之间的信号转化为摆幅为V2～V3之间的逻辑电平信号，再去驱动第三级电平转换电路Ⅲ的第三反相器INV3。所述第三反相器INV3的输入端与所述第四节点D相接，输出端为输出逻辑电平信号OUT，接地端连接V2，稳压电源端连接V3。

以上电路存在如下缺点：

由于抗高压器件第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的存在，第一节点A与第二节点B之间的摆幅受限，必须通过所述第二级电平转换电路Ⅱ把第一节点A与第二节点B之间的信号转化为摆幅为V2～V3之间的逻辑电平信号，再去驱动第三级电平转换电路Ⅲ的第三反相器INV3。这样一来输入逻辑电平信号的传输路径加长，影响传输速度，增加面积成本。

第一级电平转换电路Ⅰ中，第一电流源Ib1和第二电流源Ib2为抗高压器件第一抗高压 PMOS管M2a与所述第二抗高压PMOS管M2b提供偏置电流的提供偏置电流，以确定第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的静态工作电位，该种结构的第一级电平转换电路Ⅰ存在静态功耗。

因为相同节点的寄生电容等同，所以驱动能力越强，响应速度越快，为保证正常工作，该结构要求第一输入NMOS管M1a、第二输入NMOS管M1b、第三输入PMOS管M4a、第四输入PMOS管M4b的驱动能力，必须远强于第一锁存PMOS管M3a、第二锁存PMOS 管M3b、第五锁存NMOS管M5a、第六锁存NMOS管M5b的锁存能力，这样必然会导致第一节点A、第二节点B下降沿的响应速度远快于上升沿，其时序图如图2所示，INx为传统抗高压电平转换器输入逻辑电平信号的响应时序图，Ax为传统抗高压电平转换器第一节点A处的逻辑电平信号响应时序图，Bx为传统抗高压电平转换器第二节点B处的逻辑电平信号响应时序图，Cx为传统抗高压电平转换器第三节点C处逻辑电平信号的响应时序图， Dx为传统抗高压电平转换器第四节点D处逻辑电平信号的响应时序图，OUTx为传统抗高压电平转换器输出逻辑电平信号的响应时序图，tdr为传统抗高压电平转换器输出逻辑电平信号OUT的上升沿延迟时间，tdf为传统抗高压电平转换器输出逻辑电平信号OUT的下降沿延迟时间。同理，第三节点C、第四节点D上升沿的响应速度远快于下降沿，当第一节点A、第二节点B的下降沿与第三节点C、第四节点D的上升沿的速度优势叠加，输入逻辑电平信号IN到第四节点D的上升沿的响应速度远远快于其下降沿，即第四节点D的上升沿和下降沿的传输延时严重不匹配，且由于结构限制，传输延时不匹配问题不能根本解决。

发明内容

为解决上述问题，本发明提供一种抗高压高速度电平转换器，可以省去传统电路的第二级电平转换电路Ⅱ，而直接驱动第三级电平转换电路Ⅲ的逻辑器件，缩短了逻辑电平信号传输路径，提高了传输速度，优化了面积成本，且不存在静态功耗，不存在传统方法中的上升沿和下降沿的失配问题。

本发明通过以下技术方案实现：

一种抗高压高速度电平转换器，其特征在于，包括第一反相器、第二反相器，所述第一反相器的输入端与输入逻辑电平信号相接，所述第一反相器的输出端和所述第二反相器的输入端均连接第一输入NMOS管的栅极，所述第二反相器的输出端连接第二输入NMOS管，所述第一反相器的接地端、第二反相器的接地端、第一输入NMOS管的源极和第二输入NMOS管的源极均接地，所述第一反相器的稳压电源端和第二反相器的稳压电源端相连并与第一参考电压相接，

所述第一输入NMOS管的漏极连接第一抗高压PMOS管的漏极，所述第二输入NMOS管的漏极连接第二抗高压PMOS管的漏极，所述第一抗高压PMOS管的源极连接第一中间节点，所述第二抗高压PMOS管的源极连接第二中间节点，所述第一抗高压PMOS管与所述第二抗高压PMOS管的栅极互连于第三中间节点并与第二参考电压相接；

抗高压高速度电平转换器还包括第一锁存PMOS管、第二锁存PMOS管、第三锁存NMOS管和第四锁存NMOS管，所述第一锁存PMOS管的漏极、所述第三锁存NMOS管的漏极、所述第二锁存PMOS管的栅极和所述第四锁存NMOS管的栅极相接于所述第一中间节点，所述第一锁存PMOS管的栅极、所述第三锁存NMOS管的栅极、所述第二锁存 PMOS管的漏极和所述第四锁存NMOS管的漏极相接于所述第二中间节点B，所述第三锁存NMOS管和所述第四锁存NMOS管的源极互连于第三中间节点并与第二参考电压相接，所述第一锁存PMOS管和所述第二锁存PMOS管的源极直接与工作电压相连；

抗高压高速度电平转换器还包括用于采集并锁存所述第一中间节点和所述第二中间节点下降沿的边沿D触发器所述边沿D触发器的输出端Q与或非门逻辑控制器NOR相连，

所述或非门逻辑控制器的第一输入端与所述第二中间节点相接，第二输入端与所述边沿D触发器的输出端Q连接，输出端为输出逻辑电平信号。

作为优选，所述边沿D触发器的D端连接工作电压，时钟信号输入端通过第四反相器连接于所述第一中间节点，复位端通过第五反相器连接于所述第二中间节点；所述第四反相器的输入端接所述第一中间节点、输出端接所述边沿D触发器的时钟信号输入端；所述第五反相器的输入端接所述第二中间节点，所述第五反相器的输出端接所述边沿D触发器的复位端t，所述第五反相器的接地端连接所述第二参考电压，其中，只有在所述边沿D触发器的时钟信号输入端的上升沿时刻，所述边沿D触发器的D端的逻辑状态才会传输到所述边沿D触发器的输出端；当所述边沿D触发器的复位端的电位为低电位时，所述边沿D 触发器被复位，所述边沿D触发器的输出端的电位保持为低电位L。

本发明相对于现有技术优势在于：

本发明所述的一种抗高压高速度电平转换器，定义初始状态为Φ1，此时，输入逻辑电平信号IN为高电位，所述第一输入NMOS管关闭，所述第二输入NMOS管开启，第二锁存PMOS管关闭，第一锁存PMOS管开启，第三锁存NMOS管关闭，第四锁存NMOS管开启，即第二中间节点的电位为低电位，且电位等于第二参考电位，第一中间节点的电位为高电位。当输入逻辑电平信号由高电位变为低电位时，第一输入NMOS管开启，第二输入NMOS管关闭，即第一中间节点的电位强下拉，第二锁存PMOS管开启，第二中间节点的电位强上拉，第一锁存PMOS管关闭，即此时，第一输入NMOS管和第二输入NMOS 管组成的输入对管打破了第一锁存PMOS管和第二锁存PMOS管的上一个锁存状态Φ1，且在该过程中第三锁存NMOS管开启，第四锁存NMOS管关闭，最终达到稳态，即第一锁存PMOS管，第二锁存PMOS管，第三锁存NMOS管，第四锁存NMOS管M3d共同锁存状态Φ2，此时，第一中间节点的电位为低电位，第二中间节点电位为高电位。由于第三锁存NMOS管和第四锁存NMOS管的加入，当达到稳态的时候，第三锁存NMOS管把第一抗高压PMOS管的源极端也即为第一中间节点短接到第二参考电压，第四锁存NMOS管把第二抗高压PMOS管的源极端也即为第二中间节点短接到第三参考电压，即此时第一中间节点和第二中间节点的摆幅为第二参考电压～第三参考电压，即可以直接驱动电位处于第二参考电压～第三参考电压之间的逻辑器件，比如或非门逻辑控制器，可以省去传统电平转换电路的第二级电平转换电路Ⅱ，而直接驱动第Ⅲ级的逻辑器件，缩短了逻辑电平信号传输路径，提高了传输速度，优化了面积成本。

本发明所述的一种抗高压高速度电平转换器，由于第三锁存NMOS管和第四锁存NMOS管能为第一抗高压PMOS管和第二抗高压PMOS管提供静态偏置电位，所以该结构不需要图1中的恒定电流源第一电流源和第二电流源提供偏置电流，故而不存在静态功耗。

由于第一中间节点和第二中间节点下降沿的响应速度远远快于上升沿，利用这个特性，本发明只采集第一中间节点和第二中间节点点的下降沿，通过加入边沿D触发器，来锁存第一中间节点和第二中间节点点的下降沿，经过逻辑处理后来响应输入逻辑电平信号IN的上升沿和下降沿，这种设计极大的提升逻辑电平信号的传输速度；并且都是使用第一中间节点和第二中间节点的下降沿，来表征输入逻辑电平信号IN的上升沿和下降沿，所以从输入逻辑电平信号IN到输出逻辑电平信号OUT的两个边沿的传输速度和延时匹配度都非常好，不存在传统电平转换电路中的失配问题。

附图说明

图1为传统抗高压电平转换器电路示意图；

图2为传统抗高压电平转换器的工作时序示意图；

图3为本发明一种抗高压高速度电平转换器电路示意图；

图4为本发明一种抗高压高速度电平转换器的工作时序示意图。

图中各标号列示如下：

Ⅰ-第一级电平转换电路、Ⅱ-第二级电平转换电路，Ⅲ-第三级电平转换电路，

INV1-第一反相器、INV2-第二反相器，INV3-第三反相器，INV4-第四反相器，INV5-第五反相器，IN-输入逻辑电平信号，OUT-输出逻辑电平信号，M1a-第一输入NMOS管， M1b-第二输入NMOS管，M2a-第一抗高压PMOS管，M2b-第二抗高压PMOS管，M3a- 第一锁存PMOS管，M3b-第二锁存PMOS管，M3c-第三锁存NMOS管，M3d-第四锁存 NMOS管，M4a-第三输入PMOS管，M4b-第四输入PMOS管，M5a-第五锁存NMOS管， M5b-第六锁存NMOS管，GND-电压接地，V1-第一参考电压，V2-第二参考电压，V3-第三参考电压，A-第一节点，B-第二节点，C-第三节点，D-第四节点，Ib1-第一电流源，Ib2-第二电流源，DFF-边沿D触发器，NOR-或非门逻辑控制器，A’-第一中间节点，B’-第二中间节点，E-第三中间节点；INx-传统抗高压电平转换器输入逻辑电平信号的响应时序图， Ax-传统抗高压电平转换器第一节点A处的逻辑电平信号响应时序图，Bx-传统抗高压电平转换器第二节点B处的逻辑电平信号响应时序图，Cx-传统抗高压电平转换器第三节点C处逻辑电平信号的响应时序图，Dx-传统抗高压电平转换器第四节点D处逻辑电平信号的响应时序图，OUT-为传统抗高压电平转换器输出逻辑电平信号的响应时序图，tdr-传统抗高压电平转换器输出逻辑电平信号OUT的上升沿延迟时间，tdf-传统抗高压电平转换器输出逻辑电平信号OUT的下降沿延迟时间；INy-抗高压高速度电平转换器输入逻辑电平信号的响应时序图，Ay-高压高速度电平转换器第一节点A处的逻辑电平信号响应时序图，By-抗高压高速度电平转换器第二节点B处的逻辑电平信号响应时序图，Qy-抗高压高速度电平转换器边沿D触发器DFF的输出端Q逻辑电平信号的响应时序图，OUTy-抗高压高速度电平转换器输出逻辑电平信号的响应时序图，tdr’-抗高压高速度电平转换器输出逻辑电平信号OUT 的上升沿延迟时间，tdf’-抗高压高速度电平转换器输出逻辑电平信号OUT的下降沿延迟时间。

具体实施方式

为了便于理解本发明，下面结合附图和具体实施例，对本发明进行更详细的说明。

一种抗高压高速度电平转换器，如图3所示，包括第一反相器INV1、第二反相器INV2，所述第一反相器INV1的输入端与输入逻辑电平信号IN相接，所述第一反相器INV1的输出端与所述第二反相器INV2的输入端连接第一输入NMOS管M1a的栅极，所述第二反相器INV2的输出端连接第二输入NMOS管M1b，所述第一反相器INV1的接地端、第二反相器INV2的接地端、第一输入NMOS管M1a的源极和第二输入NMOS管M1b的源极相连并与V0相接，所述第一反相器INV1的稳压电源端和第二反相器INV2的稳压电源端相连并与V1相接，所述第一输入NMOS管M1a的漏极连接第一抗高压PMOS管M2a的漏极，所述第二输入NMOS管M1b的漏极连接第二抗高压PMOS管M2b的漏极，所述第一抗高压PMOS管M2a的源极连接第一中间节点A’，所述第二抗高压PMOS管M2b的源极连接第二中间节点B’，所述第一抗高压PMOS管M2a与所述第二抗高压PMOS管M2b的栅极互连于第三中间节点E并与V2相接；还包括第一锁存PMOS管M3a、第二锁存PMOS 管M3b、第三锁存NMOS管M3c和第四锁存NMOS管M3d，所述第一锁存PMOS管M3a 的漏极、所述第三锁存NMOS管M3c的漏极、所述第二锁存PMOS管M3b的栅极和所述第四锁存NMOS管M3d的栅极相接于所述第一中间节点A’，所述第一锁存PMOS管M3a 的栅极、所述第三锁存NMOS管M3c的栅极、所述第二锁存PMOS管M3b的漏极和所述第四锁存NMOS管M3d的漏极相接于所述第二中间节点B’，所述第三锁存NMOS管M3c 和所述第四锁存NMOS管M3d的源极互连于第三中间节点E并与V2相接，所述第一锁存 PMOS管M3a和所述第二锁存PMOS管M3b的源极直接与V3相连；还包括用于采集并锁存所述第一中间节点A’和所述第二中间节点B’下降沿的边沿D触发器DFF，所述边沿 D触发器DFF的输出端Q与或非门逻辑控制器NOR相连，所述或非门逻辑控制器NOR的第一输入端与所述第二中间节点B’相接，第二输入端与所述边沿D触发器DFF的输出端 Q连接，输出端为输出逻辑电平信号OUT。

所述边沿D触发器DFF的输入端D连接V3，时钟逻辑电平信号输入端CLK通过第四反相器INV4连接于所述第一中间节点A’，复位端Reset通过第五反相器INV5连所述接于第二中间节点B’；所述第四反相器INV4的输入端接所述第一中间节点A’、输出端接所述边沿D触发器DFF的时钟逻辑电平信号输入端CLK；所述第五反相器INV5的输入端接所述第二中间节点B’，所述第五反相器INV5的输出端接所述边沿D触发器DFF的复位端 Reset，所述第五反相器INV5的接地端连接所述V2，其中，只有在所述边沿D触发器DFF 的时钟逻辑电平信号输入端CLK的上升沿时刻，所述边沿D触发器DFF的输入端D的逻辑状态才会传输到所述边沿D触发器DFF的输出端Q；当所述边沿D触发器DFF的复位端Reset的电位为低电位L时，所述边沿D触发器DFF被复位，所述边沿D触发器DFF 的输出端Q的电位保持为低电位L。

本发明所述的一种抗高压高速度电平转换器，定义初始状态为Φ1，此时，输入逻辑电平信号IN为高电位H，所述第一输入NMOS管M1a关闭，所述第二输入NMOS管M1b 开启，第二锁存PMOS管M3b关闭，第一锁存PMOS管M3a开启，第三锁存NMOS管 M3c关闭，第四锁存NMOS管M3d开启，即第二中间节点B’的电位VB为低电位L，且电位VB＝V2，第一中间节点A’的电位VA为高电位H。当输入逻辑电平信号IN由高电位 H变为低电位L时，第一输入NMOS管M1a开启，第二输入NMOS管M1b关闭，即第一中间节点A’的电位强下拉，第二锁存PMOS管M3b开启，第二中间节点B’的电位强上拉，第一锁存PMOS管M3a关闭，即此时，第一输入NMOS管M1a和第二输入NMOS管 M1b组成的输入对管打破了第一锁存PMOS管M3a和第二锁存PMOS管M3b的上一个锁存状态Φ1，且在该过程中第三锁存NMOS管M3c开启，第四锁存NMOS管M3d关闭，最终达到稳态，即第一锁存PMOS管M3a，第二锁存PMOS管M3b，第三锁存NMOS管 M3c，第四锁存NMOS管M3d共同锁存状态Φ2，此时，第一中间节点A’的电位为低电位L，第二中间节点B’电位为高电位为H。由于第三锁存NMOS管M3c和第四锁存NMOS 管M3d的加入，当达到稳态的时候，第三锁存NMOS管M3c把第一抗高压PMOS管M2a 的源极端也即为第一中间节点A’短接到V2电位，第四锁存NMOS管M3d把第二抗高压 PMOS管M2b的源极端也即为第二中间节点B’短接到V3电位，即此时第一中间节点A’和第二中间节点B’的摆幅为V2～V3，即可以直接驱动V2～V3之间的逻辑器件，比如图2中的或非门逻辑控制器NOR，可以省去传统电路的第二级电平转换电路Ⅱ，而直接驱动第Ⅲ级的逻辑器件，缩短了逻辑电平信号传输路径，提高了传输速度，优化了面积成本。

本发明所述的一种抗高压高速度电平转换器，由于第三锁存NMOS管M3c和第四锁存 NMOS管M3d能为第一抗高压PMOS管M2a和第二抗高压PMOS管M2b提供静态偏置电位，所以该结构不需要恒定电流源第一电流源Ib1和第二电流源Ib2提供偏置电流，故而不存在静态功耗。

本发明所述的一种抗高压高速度电平转换器，其时序图如图4所示，INy为抗高压高速度电平转换器输入逻辑电平信号的响应时序图，Ay为抗高压高速度电平转换器第一节点A 处的逻辑电平信号响应时序图，By为抗高压高速度电平转换器第二节点B处的逻辑电平信号响应时序图，Qy为抗高压高速度电平转换器边沿D触发器DFF的输出端Q逻辑电平信号的响应时序图，OUTy为抗高压高速度电平转换器输出逻辑电平信号的响应时序图，tdr’为抗高压高速度电平转换器输出逻辑电平信号OUT的上升沿延迟时间，tdf’为抗高压高速度电平转换器输出逻辑电平信号OUT的下降沿延迟时间。与图2对比可知，由于第一中间节点A’和第二中间节点B’下降沿的响应速度远远快于上升沿，利用这个特性，本发明只采集第一中间节点A’和第二中间节点B’点的下降沿，通过加入边沿D触发器DFF，来锁存第一中间节点A’和第二中间节点B’点的下降沿，经过逻辑处理后来响应输入逻辑电平信号IN的上升沿和下降沿，这种方案极大的提升逻辑电平信号的传输速度；并且都是使用第一中间节点A’和第二中间节点B’点的下降沿，来表征输入逻辑电平信号IN的上升沿和下降沿，所以从输入逻辑电平信号IN到输出逻辑电平信号OUT的两个边沿的传输速度和延时匹配度都非常好，不存在传统方法中的失配问题。

应当指出，以上所述具体实施方式可以使本领域的技术人员更全面地理解本发明，但不以任何方式限制本发明。因此，尽管本说明书参照附图和实施例对本发明已进行了详细的说明，但是，本领域技术人员应当理解，仍然可以对本发明进行修改或者等同替换，总之，一切不脱离本发明的精神和范围的技术方案及其改变，其均应涵盖在本发明专利的保护范围当中。

Claims (2)

1.一种抗高压高速度电平转换器，其特征在于，包括第一反相器、第二反相器，所述第一反相器的输入端与输入逻辑电平信号相接，所述第一反相器的输出端和所述第二反相器的输入端均连接第一输入NMOS管的栅极，所述第二反相器的输出端连接第二输入NMOS管，所述第一反相器的接地端、第二反相器的接地端、第一输入NMOS管的源极和第二输入NMOS管的源极均接地，所述第一反相器的稳压电源端和第二反相器的稳压电源端相连并与第一参考电压相接，所述第一输入NMOS管的漏极连接第一抗高压PMOS管的漏极，所述第二输入NMOS管的漏极连接第二抗高压PMOS管的漏极，所述第一抗高压PMOS管的源极连接第一中间节点，所述第二抗高压PMOS管的源极连接第二中间节点，所述第一抗高压PMOS管与所述第二抗高压PMOS管的栅极互连于第三中间节点并与第二参考电压相接；还包括第一锁存PMOS管、第二锁存PMOS管、第三锁存NMOS管和第四锁存NMOS管，所述第一锁存PMOS管的漏极、所述第三锁存NMOS管的漏极、所述第二锁存PMOS管的栅极和所述第四锁存NMOS管的栅极相接于所述第一中间节点，所述第一锁存PMOS管的栅极、所述第三锁存NMOS管的栅极、所述第二锁存PMOS管的漏极和所述第四锁存NMOS管的漏极相接于所述第二中间节点B，所述第三锁存NMOS管和所述第四锁存NMOS管的源极互连于第三中间节点并与第二参考电压相接，所述第一锁存PMOS管和所述第二锁存PMOS管的源极直接与工作电压相连；还包括用于采集并锁存所述第一中间节点和所述第二中间节点下降沿的边沿D触发器所述边沿D触发器的输出端Q与或非门逻辑控制器NOR相连，所述或非门逻辑控制器的第一输入端与所述第二中间节点相接，第二输入端与所述边沿D触发器的输出端Q连接，输出端为输出逻辑电平信号。

2.根据权利要求1所述的抗高压高速度电平转换器，其特征在于，所述边沿D触发器的D端连接工作电压，时钟信号输入端通过第四反相器连接于所述第一中间节点，复位端通过第五反相器连接于所述第二中间节点；所述第四反相器的输入端接所述第一中间节点、输出端接所述边沿D触发器的时钟信号输入端；所述第五反相器的输入端接所述第二中间节点，所述第五反相器的输出端接所述边沿D触发器的复位端，所述第五反相器的接地端连接所述第二参考电压，其中，只有在所述边沿D触发器的时钟信号输入端的上升沿时刻，所述边沿D触发器的D端的逻辑状态才会传输到所述边沿D触发器的输出端；当所述边沿D触发器的复位端的电位为低电位时，所述边沿D触发器被复位，所述边沿D触发器的输出端的电位保持为低电位。

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