CN107528566B - 一种d触发器 - Google Patents

Abstract

本发明提供一种D触发器，所述D触发器包括：组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；输出结构，与所述锁存结构连接，用于输出所述输出信号。通过本发明提供的一种D触发器，解决了现有D触发器时钟信号功耗过大的问题。

Description

一种D触发器

技术领域

本发明涉及电路设计领域，特别是涉及一种D触发器。

背景技术

在现代超大规模集成电路(VLSI:Very Large Scale Integration)设计中，提高芯片的工作速度、降低芯片的功耗和节省硅片的面积越来越重要。在数字电路系统中，触发器是极其重要的部分。触发器影响着整个系统的性能，如面积、功耗、速度等。在当前物联网发展的时代，对于功耗的要求越来越高。由于时钟信号的功耗占整个芯片功耗的很大一部分，所以如何降低时钟信号的功耗显得至关重要。

图1为目前最常用的D触发器结构，包括两个反相器和两个结构相同的触发单元，即第一级触发单元和第二级触发单元，具体为第一反相器I1的输入端接数据信号，第一反相器I1的输出端接第一级触发单元的输入，第一级触发单元的输出接第二级触发单元的输入，第二级触发单元的输出接第六反相器I6的输入，第六反相器I6的输出作为输出信号；其中，第一级触发单元包括第一传输门T1，与第一传输门T1分别连接的反馈电路和第二反相器I2，所述反馈电路包括第二传输门T2及与第二传输门T2连接的第三反相器I3；第二级触发单元电路与第一级触发单元电路相同，只是两个触发单元传输门的时钟控制信号反相，即分别为外部时钟信号CLK及其反相信号CLKB。由图1可知，无论数据信号变不变化，这两个时钟信号一直在翻转，由此带来时钟信号的功耗过大的问题。

鉴于此，有必要设计一种新的D触发器来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种D触发器，解决了现有技术中因时钟信号一直翻转所带来的功耗过大的问题。

为实现上述目的及其他相关目的，本发明提供一种D触发器，所述D触发器包括：

组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；

内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；

差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；

锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；

输出结构，与所述锁存结构连接，用于输出所述输出信号。

优选地，所述组合逻辑结构包括与外部时钟信号分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器，与所述第一反相器连接的第二反相器。

优选地，所述NMOS管结构包括与外部时钟信号连接的第十五NMOS管的栅极，第十五NMOS管的第一电极接地，第十五NMOS管的第二电极分别与第十一、第十二NMOS管的第二电极及第一反相器的输入端连接，第十一NMOS管的栅极接数据信号，第十一NMOS管的第一电极接第十三NMOS管的第二电极，第十三NMOS管的栅极接输出信号，第十三NMOS管的第一电极接地，第十二NMOS管的栅极接数据信号的反相信号，第十二NMOS管的第一电极接第十四NMOS管的第二电极，第十四NMOS管的栅极接输出信号的反相信号，第十四NMOS管的第一电极接地。

优选地，所述PMOS管结构包括与外部时钟信号连接的第十六PMOS管的栅极，第十六PMOS管的第一电极接输入电压，第十六PMOS管的第二电极分别与第七、第八PMOS管的第一电极连接，第七PMOS管的栅极接数据信号，第七PMOS管的第二电极分别与第八PMOS管的第二电极及第九PMOS管的第一电极连接，第八PMOS管的栅极接输出信号，第八PMOS管的第二电极接第十PMOS管的第一电极，第九PMOS管的栅极接数据信号的反相信号，第九PMOS管的第二电极分别与第十PMOS管的第二电极及第一反相器的输入端连接，第十PMOS管的栅极接输出信号的反相信号。

优选地，所述内部时钟控制结构包括第三反相器及与其连接的两路结构相同的串联NMOS管，具体包括与第三反相器的输入端连接的第五NMOS管的第一电极，与第三反相器的输出端连接的第六NMOS管的第一电极，第五NMOS管的栅极接第六NMOS管的栅极并与内部时钟信号的反相信号连接，第五NMOS管的第二电极接第三NMOS管的第一电极，第三NMOS管的栅极与第四NMOS管的栅极及内部时钟信号连接，第四NMOS管的第一电极接第六NMOS管的第二电极，第三、第四NMOS管的第二电极与差分结构连接，同时第四NMOS管的第二电极与所述锁存结构连接。

优选地，所述差分结构包括第一PMOS管及第二PMOS管，所述第一、第二PMOS管的第一电极接输入电压，第一PMOS管的第二电极接内部时钟控制结构第三NMOS管的第二电极，第一PMOS管的栅极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的第二电极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的栅极接内部时钟控制结构第三NMOS管的第二电极。

优选地，所述锁存结构包括第四、第五反相器，所述第五反相器的输出端接第四反相器的输入端，第四反相器的输出端与第五反相器的输入端、及内部时钟控制结构中第四NMOS管的第二电极连接。

优选地，所述输出结构包括第六反相器，所述第六反相器的输入端与所述锁存结构的输入端连接。

优选地，所述内部时钟信号的反相信号相对于内部时钟信号存在传输延迟。

优选地，所述第一电极为源极、第二电极为漏极，或所述第一电极为漏极、第二电极为源极。

如上所述，本发明的一种D触发器，具有以下有益效果：

1、本发明所述的D触发器通过组合逻辑结构，根据数据信号和输出信号的差异控制内部时钟信号的翻转，实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；

2、本发明所述的D触发器通过内部时钟控制结构和锁存结构，利用内部时钟信号和经过反相器延时之后的内部时钟信号的反相信号控制串联NMOS管开启与关断，实现脉冲式信号锁存数据；

3、本发明所述的D触发器通过内部时钟控制结构和差分结构，解决了因为NMOS管传输高电平引入的阈值损失问题。

附图说明

图1显示为现有技术中常用的D触发器。

图2显示为本发明所述D触发器组合逻辑结构的电路图。

图3显示为本发明所述D触发器内部时钟控制结构、差分结构、锁存结构、及输出结构部分的电路图。

图4显示为本发明所述D触发器在28nm节点下的HSPICE仿真波形图。

元件标号说明

T1～T4 第一～第四传输门

I1～I7 第一～第七反相器

M1、M2 第一、第二PMOS管

M3～M6 第三～第六NMOS管

M7～M10 第七～第十PMOS管

M11～M15 第十一～第十五NMOS管

M16 第十六PMOS管

CK 外部时钟信号

D 数据信号

dn 数据信号的反相信号

c 内部时钟信号

cn 内部时钟信号的反相信号

Q、pq 输出信号

pqn 输出信号的反相信号

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2和图3所示，本发明提供一种D触发器，所述D触发器包括：

组合逻辑结构，用于实现当数据信号D和输出信号Q的电位相同时，内部时钟信号c保持高电位不变，内部时钟信号的反相信号cn保持低电位不变，当数据信号D和输出信号Q的电位不同时，内部时钟信号cn跟随外部时钟信号CK变化；

内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号D及数据信号的反相信号dn；

差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；

锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号pq及输出信号的反相信号pqn；

输出结构，与所述锁存结构连接，用于输出所述输出信号Q。

具体的，所述组合逻辑结构包括与外部时钟信号CK分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器I1，与所述第一反相器I1连接的第二反相器I2。其中，

所述NMOS管结构包括与外部时钟信号CK连接的第十五NMOS管M15的栅极，第十五NMOS管M15的第一电极接地，第十五NMOS管M15的第二电极分别与第十一、第十二NMOS管M11、M12的第二电极及第一反相器I1的输入端连接，第十一NMOS管M11的栅极接数据信号D，第十一NMOS管M11的第一电极接第十三NMOS管M13的第二电极，第十三NMOS管M13的栅极接输出信号pq，第十三NMOS管M13的第一电极接地，第十二NMOS管M12的栅极接数据信号的反相信号dn，第十二NMOS管M12的第一电极接第十四NMOS管M14的第二电极，第十四NMOS管M14的栅极接输出信号的反相信号pqn，第十四NMOS管M14的第一电极接地。

所述PMOS管结构包括与外部时钟信号CK连接的第十六PMOS管M16的栅极，第十六PMOS管M16的第一电极接输入电压，第十六PMOS管M16的第二电极分别与第七、第八PMOS管M7、M8的第一电极连接，第七PMOS管M7的栅极接数据信号D，第七PMOS管M7的第二电极分别与第八PMOS管M8的第二电极及第九PMOS管M9的第一电极连接，第八PMOS管M8的栅极接输出信号pq，第八PMOS管M8的第二电极接第十PMOS管M10的第一电极，第九PMOS管M9的栅极接数据信号的反相信号dn，第九PMOS管M9的第二电极分别与第十PMOS管M10的第二电极及第一反相器I1的输入端连接，第十PMOS管M10的栅极接输出信号的反相信号dn。

具体的，所述内部时钟控制结构包括第三反相器I3及与其连接的两路结构相同的串联NMOS管，具体包括与第三反相器I3的输入端连接的第五NMOS管M5的第一电极，与第三反相器I3的输出端连接的第六NMOS管M6的第一电极，第五NMOS管M5的栅极接第六NMOS管M6的栅极并与内部时钟信号的反相信号cn连接，第五NMOS管M5的第二电极接第三NMOS管M3的第一电极，第三NMOS管M3的栅极与第四NMOS管M4的栅极及内部时钟信号c连接，第四NMOS管M4的第一电极接第六NMOS管M6的第二电极，第三、第四NMOS管M3、M4的第二电极与差分结构连接，同时第四NMOS管M4的第二电极与所述锁存结构连接。

具体的，所述差分结构包括第一PMOS管M1及第二PMOS管M2，所述第一、第二PMOS管M1、M2的第一电极接输入电压，第一PMOS管M1的第二电极接内部时钟控制结构第三NMOS管M3的第二电极，第一PMOS管M1的栅极接内部时钟控制结构第四NMOS管M4的第二电极，第二PMOS管M2的第二电极接内部时钟控制结构第四NMOS管M4的第二电极，第二PMOS管M2的栅极接内部时钟控制结构第三NMOS管M3的第二电极。

具体的，所述锁存结构包括第四、第五反相器I4、I5，所述第五反相器I5的输出端接第四反相器I4的输入端，第四反相器I4的输出端与第五反相器I5的输入端、及内部时钟控制结构中第四NMOS管M4的第二电极连接。

需要说明的是，所述组合逻辑结构、内部时钟控制结构以及差分结构中的NMOS管、PMOS管均含有栅极、源极和漏极，其中，所述源极和漏极可对调，即所述第一电极可以为源极也可以为漏极，所述第二电极可以为漏极也可以为源极。

具体的，所述输出结构包括第六反相器I6，所述第六反相器I6的输入端与所述锁存结构的输入端连接。

具体的，所述内部时钟信号的反相信号cn相对于内部时钟信号c存在传输延迟。

下面请参阅图2至4对本发明所述D触发器的功能进行说明。

如图2所示，外部时钟信号CK经过组合逻辑结构，在第一反相器I1的输出端产生内部时钟信号c，在第二反相器I2的输出端产生与内部时钟信号c电位相反的内部时钟信号的反相信号cn。

所述组合逻辑结构的逻辑表达式为c＝CK+(D*pq)+(dn*pqn)，其中，数据信号D和数据信号的反相信号dn、输出信号pq和输出信号的反相信号pqn为两组电位相反的信号。

当数据信号D和输出信号pq电位相同时，数据信号的反相信号dn和输出信号的反相信号pqn的电位也相同；

1)如果数据信号D为高电位，则输出信号pq为高电位，数据信号的反相信号dn和输出信号的反相信号pqn均为低电位；此时，第十一、第十三NMOS管M11、M13导通，第七、第八PMOS管M7、M8关闭，第一反相器I1输入端为低电位，即内部时钟信号c为高电位，内部时钟信号的反相信号cn为低电位。

对应的逻辑表达式为c＝CK+(1*1)+(0*0)＝CK+1＝1。

2)如果数据信号D为低电位，则输出信号pq也为低电位，数据信号的反相信号dn和输出信号的反相信号pqn均为高电位；此时，第十二、第十四NMOS管M12、M14导通，第九、第十PMOS管M9、M10关闭，第一反相器I1输入端为低电位，即内部时钟信号c为高电位，内部时钟信号的反相信号cn为低电位。

对应的逻辑表达式为c＝CK+(0*0)+(1*1)＝CK+1＝1。

当数据信号D和输出信号pq电位不同时，数据信号的反相信号dn和输出信号的反相信号pqn的电位也不相同；

1)如果数据信号D为高电位，则输出信号pq为低电位，数据信号的反相信号dn为低电位，输出信号的反相信号pqn为高电位；此时，第八、第九PMOS管M8、M9导通，第十二、第十三NMOS管M12、M13关闭，等效成外部时钟信号CK经过一个反相器(第十六PMOS管和第十五NMOS管)到达第一反相器I1的输入端，即内部时钟信号c等于CK。

对应的逻辑表达式为c＝CK+(1*0)+(0*1)＝CK+0+0＝CK。

2)如果数据信号D为低电位，则输出信号pq为高电位，数据信号的反相信号dn为高电位，输出信号的反相信号pqn为低电位；此时，第七、第十PMOS管M7、M10导通，第十一、第十四NMOS管M11、M14关闭，等效成外部时钟信号CK经过一个反相器(第十六PMOS管和第十五NMOS管)到达第一反相器I1的输入端，即内部时钟信号c等于CK。

对应的逻辑表达式为c＝CK+(0*1)+(1*0)＝CK+0+0＝CK。

因此，所述组合逻辑结构的功能是实现当数据信号D和输出信号Q的电位相同时，使内部时钟信号c保持高电位不变，使内部时钟信号的反相信号cn保持低电位不变，从而实现本发明所述D触发器的内部时钟信号的自关断；而当数据信号D和输出信号Q的电位不同时，内部时钟信号c跟随外部时钟信号CK的变化而变化。

如图3所示，内部时钟信号c连接到第三、第四NMOS管M3、M4的栅极，内部时钟信号的反相信号cn连接到第五、第六NMOS管M5、M6的栅极；

当内部时钟信号c为低电位时，第三、第四NMOS管M3、M4关闭，第五、第六NMOS管M5、M6导通；当内部时钟信号c由低电位翻转为高电位时，第三、第四NMOS管M3、M4立即导通，而内部时钟信号的反相信号cn由于第二反相器I2的传输延时，在第二反相器I2的延时时间T内为高电位，即没有从高电位翻转到低电位，使得第五、第六NMOS管M5、M6在延时时间T内仍然为导通状态；此时，数据信号D通过第五、第三NMOS管M5、M3传输到第二PMOS管M2的栅极，通过第三反相器I3的数据信号的反相信号dn通过第六、第四NMOS管M6、M4传输到第一PMOS管M1的栅极，以及第五反相器I5和第六反相器I6的输入端，通过第四、第五反相器I4和I5构成的锁存结构实现输出信号pq及输出信号的反相信号pqn的脉冲式信号锁存功能。

在内部时钟信号c发生翻转时，数据信号D传输到第二PMOS管M2的栅极，即第一PMOS管M1的漏极，通过第三反相器I3后的数据信号的反相信号dn传输到第一PMOS管M1的栅极，即第二PMOS管M2的漏极；当数据信号D为低电位时，第二PMOS管M2导通，把第一PMOS管M1的栅极电压拉高；当数据信号D为高电位时，第一PMOS管M1导通，把第二PMOS管M2的栅极电压拉高，解决了NMOS管在传输高电位时存在阈值损失的问题。

图4为本发明所述D触发器在28nm节点下的HSPICE仿真波形图，从上到下，第一行的波形为外部时钟信号CK，第二行的波形为数据信号D，第三行的波形为输出信号Q，第四行的波形是内部时钟信号c，第五行的波形为内部时钟信号的反相信号cn。如图4所示，当数据信号D和输出信号Q的电位相同时，内部时钟信号c保持高电位不变，内部时钟信号的反相信号cn保持低电位不变；当数据信号D和输出信号Q的电位不同时，内部时钟信号c跟随外部时钟信号CK的变化而变化，从而实现上升沿触发把数据信号D传输到第六反相器I6的输出端。

综上所述，本发明的一种D触发器，具有以下有益效果：

1、本发明所述的D触发器通过组合逻辑结构，根据数据信号和输出信号的差异控制内部时钟信号的翻转，实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；

2、本发明所述的D触发器通过内部时钟控制结构和锁存结构，利用内部时钟信号和经过反相器延时之后的内部时钟信号的反相信号控制串联NMOS管开启与关断，实现脉冲式信号锁存数据；

3、本发明所述的D触发器通过内部时钟控制结构和差分结构，解决了因为NMOS管传输高电平引入的阈值损失问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种D触发器，其特征在于，所述D触发器包括：

组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；

内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；

差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；

锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；

输出结构，与所述锁存结构连接，用于输出所述输出信号；

其中，所述组合逻辑结构包括与外部时钟信号分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器，与所述第一反相器连接的第二反相器；

所述NMOS管结构包括与外部时钟信号连接的第十五NMOS管的栅极，第十五NMOS管的第一电极接地，第十五NMOS管的第二电极分别与第十一、第十二NMOS管的第二电极及第一反相器的输入端连接，第十一NMOS管的栅极接数据信号，第十一NMOS管的第一电极接第十三NMOS管的第二电极，第十三NMOS管的栅极接输出信号，第十三NMOS管的第一电极接地，第十二NMOS管的栅极接数据信号的反相信号，第十二NMOS管的第一电极接第十四NMOS管的第二电极，第十四NMOS管的栅极接输出信号的反相信号，第十四NMOS管的第一电极接地；

所述PMOS管结构包括与外部时钟信号连接的第十六PMOS管的栅极，第十六PMOS管的第一电极接输入电压，第十六PMOS管的第二电极分别与第七、第八PMOS管的第一电极连接，第七PMOS管的栅极接数据信号，第七PMOS管的第二电极分别与第八PMOS管的第二电极及第九PMOS管的第一电极连接，第八PMOS管的栅极接输出信号，第八PMOS管的第二电极接第十PMOS管的第一电极，第九PMOS管的栅极接数据信号的反相信号，第九PMOS管的第二电极分别与第十PMOS管的第二电极及第一反相器的输入端连接，第十PMOS管的栅极接输出信号的反相信号。

2.根据权利要求1所述的D触发器，其特征在于，所述内部时钟控制结构包括第三反相器及与其连接的两路结构相同的串联NMOS管，具体包括与第三反相器的输入端连接的第五NMOS管的第一电极，与第三反相器的输出端连接的第六NMOS管的第一电极，第五NMOS管的栅极接第六NMOS管的栅极并与内部时钟信号的反相信号连接，第五NMOS管的第二电极接第三NMOS管的第一电极，第三NMOS管的栅极与第四NMOS管的栅极及内部时钟信号连接，第四NMOS管的第一电极接第六NMOS管的第二电极，第三、第四NMOS管的第二电极与差分结构连接，同时第四NMOS管的第二电极与所述锁存结构连接。

3.根据权利要求1所述的D触发器，其特征在于，所述差分结构包括第一PMOS管及第二PMOS管，所述第一、第二PMOS管的第一电极接输入电压，第一PMOS管的第二电极接内部时钟控制结构第三NMOS管的第二电极，第一PMOS管的栅极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的第二电极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的栅极接内部时钟控制结构第三NMOS管的第二电极。

4.根据权利要求1所述的D触发器，其特征在于，所述锁存结构包括第四、第五反相器，所述第五反相器的输出端接第四反相器的输入端，第四反相器的输出端与第五反相器的输入端、及内部时钟控制结构中第四NMOS管的第二电极连接。

5.根据权利要求1所述的D触发器，其特征在于，所述输出结构包括第六反相器，所述第六反相器的输入端与所述锁存结构的输入端连接。

6.根据权利要求1所述的D触发器，其特征在于，所述内部时钟信号的反相信号相对于内部时钟信号存在传输延迟。

7.根据权利要求1～3中任一项所述的D触发器，其特征在于，所述第一电极为源极、第二电极为漏极，或所述第一电极为漏极、第二电极为源极。

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