CN107689789B - 一种基于传输门结构的多值绝热反相器 - Google Patents

Abstract

本发明公开了一种基于传输门结构的多值绝热反相器，包括传输门控制电路和多值绝热逻辑电路，所述的传输门控制电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和二输入与门，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的多值绝热逻辑电路包括第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和三个二值反相器；优点是没有阈值损失，不会导致输出数据出错，可靠性较高，且功耗较低。

Description

一种基于传输门结构的多值绝热反相器

技术领域

本发明涉及一种反相器，尤其是涉及一种基于传输门结构的多值绝热反相器。

背景技术

传统CMOS集成电路大多采用直流电源供电，能量总是由电源→电容→地被一次性消耗掉。虽然可采用降低电源电压和节点电容，减少开关冗余跳变等方法来降低CMOS集成电路的功耗，但其功耗节省的幅度有限。而绝热(adiabatic)CMOS电路采用交流脉冲电源来驱动电路，利用电源中的电感和电路中的节点电容形成LC振荡回路，使得能量传输是电源→电容→电源，从而将注入电路节点电容的电荷重复使用，实现能量恢复，由此实现功耗的明显降低。

CMOS反相器作为一种基本的数字逻辑功能单元，广泛应用于各类CMOS数字电路中，是数字电路设计的重要器件，也是逻辑运算中组成最基本完备集(与、或、非)的要素之一。传统的CMOS反相器由一个PMOS管和一个NMOS管组成，在正常工作情况下，PMOS管和NMOS管处于两种组合开关状态，实现逻辑1与逻辑0的转换，其功耗较高，越来越不能满足当前低功耗的要求，目前已逐渐被采用绝热技术实现的多值绝热反相器所取代。

文献“Design of a DTCTGAL circuit and its application，Journal ofSemiconductors，Vol.30No.11，P.115006-1-115006-6.2009.11)”中发表的论文“基于双功率时钟的DTCTGAL电路设计及其应用”公开了一种多值绝热反相器，该多值绝热反相器由10个NMOS管(M1～M10)和两个PMOS管(P1和P2)组成，其电路如图1所示。该多值绝热反相器将三值逻辑与绝热电路相结合，先通过钟控时钟信号

的控制，使NMOS管完成对输入信号的采样，在此采样过程中，钟控时钟信号

控制着输入信号采样的工作节奏，使得输入信号的相位与钟控时钟信号

的相位相同，然后在第一功率时钟信号Φ₁和第二功率时钟信号Φ的控制下，利用采样值和交叉存贮型结构完成对输出负载赋值以及能量回收。钟控时钟信号

第一功率时钟信号Φ和第二功率时钟信号Φ₁的波形图如图2所示，其中Φ₁、Φ的相位相同，但幅值电平不同，Φ₁的幅值电平是Φ的一半，Φ与

相位差180°，幅值电平相同。但是，该多值绝热反相器存在以下问题：一、在赋值阶段，功率时钟信号Φ₁通过两级NMOS管(M7和M8)给输出端out赋值，或者通过两级NMOS管(M9和M10)给反相输出端outb赋值时，由于两级NMOS管不可避免存在的阈值损耗，很容易导致输出端(或者反相输出端)信号偏差过大，以致赋值出错，可靠性不高；二、在能量回收阶段，输出端(或者反相输出端)也是通过两级NMOS管后将能量回收至功率时钟信号Φ₁中，两级NMOS管不可避免存在的阈值损耗导致部分能量的浪费，功耗仍然较高。

发明内容

本发明所要解决的技术问题是提供一种可靠性较高，且功耗较低的基于传输门结构的多值绝热反相器。

本发明解决上述技术问题所采用的技术方案为：一种基于传输门结构的多值绝热反相器，包括传输门控制电路和多值绝热逻辑电路；

所述的传输门控制电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和二输入与门，所述的二输入与门具有第一输入端、第二输入端和输出端；所述的第一PMOS管的源极和所述的第二PMOS管的源极连接且其连接端为所述的传输门控制电路的功率时钟信号输入端，所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的传输门控制电路的钟控时钟信号输入端；所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的传输门控制电路的输入端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第三NMOS管的漏极、所述的第四NMOS管的栅极、所述的第三PMOS管的漏极和所述的第四PMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极和所述的二输入与门的第一输入端连接且其连接端为所述的传输门控制电路的第一输出端，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的二输入与门的第二输入端连接且其连接端为所述的传输门控制电路的第三输出端，所述的二输入与门的输出端为所述的传输门控制电路的第二输出端；

所述的多值绝热逻辑电路包括第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和三个二值反相器，三个所述的二值反相器分别具有输入端和输出端，三个所述的二值反相器分别为第一二值反相器、第二二值反相器和第三二值反相器；所述的第一二值反相器的输入端和所述的第十NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第一输入端，所述的第一二值反相器的输出端和所述的第十PMOS管的栅极连接，所述的第二二值反相器的输入端、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第二输入端，所述的第二二值反相器的输出端、所述的第五PMOS管的栅极和所述的第六PMOS管的栅极连接，所述的第三二值反相器的输入端和所述的第九NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第三输入端，所述的第三二值反相器的输出端和所述的第九PMOS管的栅极连接，所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的钟控时钟信号输入端，所述的第九NMOS管的漏极、所述的第九PMOS管的源极、所述的第十NMOS管的漏极和所述的第十PMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的第一功率时钟信号输入端，所述的第五NMOS管的漏极、所述的第五PMOS管的源极、所述的第六PMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的多值绝热逻辑电路的第二功率时钟信号输入端，所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五NMOS管的源极、所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八PMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的源极和所述的第九PMOS管的漏极连接且其连接端为所述的多值绝热逻辑电路的输出端，所述的第六PMOS管的漏极、所述的第六NMOS管的源极、所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第七PMOS管的栅极、所述的第七NMOS管的栅极、所述的第十PMOS管的漏极和所述的第十NMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的反相输出端；

所述的传输门控制电路的第一输出端和所述的多值绝热逻辑电路的第一输入端连接，所述的传输门控制电路的第二输出端和所述的多值绝热逻辑电路的第二输入端连接，所述的传输门控制电路的第三输出端和所述的多值绝热逻辑电路的第三输入端连接，所述的传输门控制电路的钟控时钟信号输入端和所述的多值绝热逻辑电路的钟控时钟信号输入端连接且其连接端为所述的多值绝热反相器的钟控时钟信号输入端，所述的多值绝热反相器的钟控时钟信号输入端用于接入钟控时钟信号，所述的传输门控制电路的功率时钟信号输入端和所述的多值绝热逻辑电路的第一功率时钟信号输入端连接且其连接端为所述的多值绝热反相器的第一功率时钟信号输入端，所述的多值绝热反相器的第一功率时钟信号输入端用于接入第一功率时钟信号，所述的多值绝热逻辑电路的第二功率时钟信号输入端为所述的多值绝热反相器的第二功率时钟信号输入端，所述的多值绝热反相器的第二功率时钟信号输入端用于接入第二功率时钟信号，所述的传输门控制电路的输入端为所述的多值绝热反相器的输入端，用于接入输入信号，所述的多值绝热逻辑电路的输出端为所述的多值绝热反相器的输出端，用于输出输出信号，所述的多值绝热逻辑电路的反相输出端为所述的多值绝热反相器的反相输出端，用于输出输出信号的反相信号；

所述的钟控时钟信号和所述的第一功率时钟信号的幅值电平相同，且两者的相位相差180度，所述的第一功率时钟信号和所述的第二功率时钟信号的相位相同，所述的第一功率时钟信号的幅值电平是所述的第二功率时钟信号的幅值电平的两倍。

所述的第一PMOS管的阈值电压为-0.6126V，所述的第一NMOS管的阈值电压为-0.2457V，所述的第三NMOS管的阈值电压为0.243V，所述的第三PMOS管的阈值电压为0.4891V。该电路通过第一PMOS管、第一NMOS管、第三NMOS管和第三PMOS管的阈值电压的与之匹配，使电路在传统CMOS工艺下可以实现最大间隔的反相器阈值区分。

所述的第一二值反相器包括第十一PMOS管和第十一NMOS管，所述的第十一PMOS管的源极接入电源，所述的第十一PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一二值反相器的输入端，所述的第十一PMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第一二值反相器的输出端，所述的第十一NMOS管的源极接地，所述的第二二值反相器的电路结构与所述的第一二值反相器的电路结构相同，所述的第三二值反相器的电路结构与所述的第一二值反相器的电路结构相同。

所述的二输入与门包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管，所述的第十二PMOS管的源极、所述的第十三PMOS管的源极和所述的第十四PMOS管的源极均接入电源，所述的第十二PMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的二输入与门的第一输入端，所述的第十三PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的二输入与门的第二输入端，所述的第十二PMOS管的漏极、所述的第十二NMOS管的漏极、所述的第十三PMOS管的漏极、所述的第十四PMOS管的栅极和所述的第十四NMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十四PMOS管的漏极和所述的第十四NMOS管的漏极连接且其连接端为所述的二输入与门的输出端，所述的第十三NMOS管的源极和所述的第十四NMOS管的源极分别接地。该电路中采用二输入与门可以在CMOS工艺下将多值信号转换为二值控制信号，保证电路的逻辑功能的实现。

与现有技术相比，本发明的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和二输入与门构成传输门控制电路，通过第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和三个二值反相器构成多值绝热逻辑电路，本发明的多值绝热反相器的多值绝热逻辑由一个计算周期的四个阶段组成四个阶段分别是信号采样(SS)、逻辑评估(LE)、数据保留(DR)和能量恢复(ER)。在SS阶段，钟控时钟信号、第一功率时钟信号和第二功率时钟信号持续工作，此保持输入信号和第一功率时钟信号的值相同，传输门控制电路的输出信号根据输入信号的大小，保持输入信号采样(钟控时钟信号或第一功率时钟信号)的值，在LE阶段，电钟控时钟信号和第二功率时钟信号开始上升，当输入信号的值为逻辑2时，第七PMOS管被打开，钟控时钟信号的幅值电平更改为逻辑2；当输入信号为逻辑1，第五PMOS管和第六PMOS管被打开，第二功率时钟信号的幅值电平更改为逻辑1；当输入信号为逻辑0，第八PMOS管被打开，钟控时钟信号的幅值电平更改为2，第七NMOS管被打开且从逻辑0中分离出来，在DR阶段，由于第七PMOS管的漏极和第七NMOS管的漏极的连接节点M3以及第八PMOS管的漏极和第八NMOS管的漏极的连接节点M4保持输入信号，输出被保持在判定逻辑中，在ER阶段，通过互补传输门第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管的信号电压降为0V，电荷以完全绝热的恢复方式从第七PMOS管的漏极和第七NMOS管的漏极的连接节点M3以及第八PMOS管的漏极和第八NMOS管的漏极的连接节点M4通过第五NMOS管和第五PMOS管构成的传输门、第六NMOS管和第六PMOS管构成的传输门、第九NMOS管和第九PMOS管构成的传输门、第十NMOS管和第十PMOS管构成的传输门，没有阈值损失，由此本发明的多值绝热反相器不会导致输出数据出错，可靠性较高，且功耗较低。

附图说明

图1为现有的多值绝热反相器的电路图；

图2为现有的多值绝热反相器的所使用的三个时钟信号的波形图；

图3(a)为本发明的基于传输门结构的多值绝热反相器中传输门控制电路的电路图；

图3(b)为本发明的基于传输门结构的多值绝热反相器中传输门控制电路的符号图；

图4为本发明的基于传输门结构的多值绝热反相器中多值绝热逻辑电路的电路图；

图5为本发明的基于传输门结构的多值绝热反相器的所使用的三个时钟信号的波形图；

图6为本发明的基于传输门结构的多值绝热反相器中第一二值反相器的电路图；

图7为本发明的基于传输门结构的多值绝热反相器中二输入与门的电路图；

图8为本发明的基于传输门结构的多值绝热反相器的仿真图；

图9为本发明的基于传输门结构的多值绝热反相器的工作状况图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3(a)、图3(b)和图5所示，一种基于传输门结构的多值绝热反相器，包括传输门控制电路和多值绝热逻辑电路；

传输门控制电路包括第一PMOS管P1、第二PMOS管P1、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和二输入与门AND1，二输入与门AND1具有第一输入端、第二输入端和输出端；第一PMOS管P1的源极和第二PMOS管P1的源极连接且其连接端为传输门控制电路的功率时钟信号输入端，第三PMOS管P3的源极和第四PMOS管P4的源极连接且其连接端为传输门控制电路的钟控时钟信号输入端；第一PMOS管P1的栅极、第一NMOS管N1的栅极、第三PMOS管P3的栅极和第三NMOS管N3的栅极连接且其连接端为传输门控制电路的输入端，第一PMOS管P1的漏极、第二PMOS管P1的栅极、第一NMOS管N1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地，第三NMOS管N3的漏极、第四NMOS管N4的栅极、第三PMOS管P3的漏极和第四PMOS管P4的栅极连接，第二PMOS管P1的漏极、第二NMOS管N2的漏极和二输入与门AND1的第一输入端连接且其连接端为传输门控制电路的第一输出端，第四PMOS管P4的漏极、第四NMOS管N4的漏极和二输入与门AND1的第二输入端连接且其连接端为传输门控制电路的第三输出端，二输入与门AND1的输出端为传输门控制电路的第二输出端；

多值绝热逻辑电路包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10和三个二值反相器，三个二值反相器分别具有输入端和输出端，三个二值反相器分别为第一二值反相器NOT1、第二二值反相器NOT2和第三二值反相器NOT3；第一二值反相器NOT1的输入端和第十NMOS管N10的栅极连接且其连接端为多值绝热逻辑电路的第一输入端，第一二值反相器NOT1的输出端和第十PMOS管P10的栅极连接，第二二值反相器NOT2的输入端、第五NMOS管N5的栅极和第六NMOS管N6的栅极连接且其连接端为多值绝热逻辑电路的第二输入端，第二二值反相器NOT2的输出端、第五PMOS管P5的栅极和第六PMOS管P6的栅极连接，第三二值反相器NOT3的输入端和第九NMOS管N9的栅极连接且其连接端为多值绝热逻辑电路的第三输入端，第三二值反相器NOT3的输出端和第九PMOS管P9的栅极连接，第七PMOS管P7的源极和第八PMOS管P8的源极连接且其连接端为多值绝热逻辑电路的钟控时钟信号输入端，第九NMOS管N9的漏极、第九PMOS管P9的源极、第十NMOS管N10的漏极和第十PMOS管P10的源极连接且其连接端为多值绝热逻辑电路的第一功率时钟信号输入端，第五NMOS管N5的漏极、第五PMOS管P5的源极、第六PMOS管P6的源极和第六NMOS管N6的漏极连接且其连接端为多值绝热逻辑电路的第二功率时钟信号输入端，第七NMOS管N7的源极和第八NMOS管N8的源极均接地，第五NMOS管N5的源极、第五PMOS管P5的漏极、第七PMOS管P7的漏极、第七NMOS管N7的漏极、第八PMOS管P8的栅极、第八NMOS管N8的栅极、第九NMOS管N9的源极和第九PMOS管P9的漏极连接且其连接端为多值绝热逻辑电路的输出端，第六PMOS管P6的漏极、第六NMOS管N6的源极、第八PMOS管P8的漏极、第八NMOS管N8的漏极、第七PMOS管P7的栅极、第七NMOS管N7的栅极、第十PMOS管P10的漏极和第十NMOS管N10的源极连接且其连接端为多值绝热逻辑电路的反相输出端；

传输门控制电路的第一输出端和多值绝热逻辑电路的第一输入端连接，传输门控制电路的第二输出端和多值绝热逻辑电路的第二输入端连接，传输门控制电路的第三输出端和多值绝热逻辑电路的第三输入端连接，传输门控制电路的钟控时钟信号输入端和多值绝热逻辑电路的钟控时钟信号输入端连接且其连接端为多值绝热反相器的钟控时钟信号输入端，多值绝热反相器的钟控时钟信号输入端用于接入钟控时钟信号Φ，传输门控制电路的功率时钟信号输入端和多值绝热逻辑电路的第一功率时钟信号输入端连接且其连接端为多值绝热反相器的第一功率时钟信号输入端，多值绝热反相器的第一功率时钟信号输入端用于接入第一功率时钟信号Φ，多值绝热逻辑电路的第二功率时钟信号输入端为多值绝热反相器的第二功率时钟信号输入端，多值绝热反相器的第二功率时钟信号输入端用于接入第二功率时钟信号Φ₁，传输门控制电路的输入端为多值绝热反相器的输入端，用于接入输入信号，多值绝热逻辑电路的输出端为多值绝热反相器的输出端，用于输出输出信号，多值绝热逻辑电路的反相输出端为多值绝热反相器的反相输出端，用于输出输出信号的反相信号；

钟控时钟信号

和第一功率时钟信号Φ的幅值电平相同，且两者的相位相差180度，第一功率时钟信号Φ和第二功率时钟信号Φ₁的相位相同，第一功率时钟信号Φ的幅值电平是第二功率时钟信号Φ₁的幅值电平的两倍。

本实施例中，第一PMOS管P1的阈值电压为-0.6126V，第一NMOS管N1的阈值电压为-0.2457V，第三NMOS管N3的阈值电压为0.243V，第三PMOS管P3的阈值电压为0.4891V。

实施例二：本实施例与实施例一基本相同，区别仅在于如图6所示，本实施例中，第一二值反相器NOT1包括第十一PMOS管P11和第十一NMOS管N11，第十一PMOS管P11的源极接入电源VDD，第十一PMOS管P11的栅极和第十一NMOS管N11的栅极连接且其连接端为第一二值反相器NOT1的输入端，第十一PMOS管P11的漏极和第十一NMOS管N11的漏极连接且其连接端为第一二值反相器NOT1的输出端，第十一NMOS管N11的源极接地，第二二值反相器NOT2的电路结构与第一二值反相器NOT1的电路结构相同，第三二值反相器NOT3的电路结构与第一二值反相器NOT1的电路结构相同。

如图7所示，本实施例中，二输入与门AND1包括第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十二NMOS管N12、第十三NMOS管N13和第十四NMOS管N14，第十二PMOS管P12的源极、第十三PMOS管P13的源极和第十四PMOS管P14的源极均接入电源VDD，第十二PMOS管P12的栅极和第十二NMOS管N12的栅极连接且其连接端为二输入与门AND1的第一输入端，第十三PMOS管P13的栅极和第十三NMOS管N13的栅极连接且其连接端为二输入与门AND1的第二输入端，第十二PMOS管P12的漏极、第十二NMOS管N12的漏极、第十三PMOS管P13的漏极、第十四PMOS管P14的栅极和第十四NMOS管N14的栅极连接，第十二NMOS管N12的源极和第十三NMOS管N13的漏极连接，第十四PMOS管P14的漏极和第十四NMOS管N14的漏极连接且其连接端为二输入与门AND1的输出端，第十三NMOS管N13的源极和第十四NMOS管N14的源极分别接地。

图8和图9均是在TSMC 65nm CMOS工艺、温度为25℃下，采用SPECTRE软件进行仿真验证，从图8中可以看出阈值控制反相器之间具有较大的阈值区分度，便于实现不同的逻辑值，图9可以看出，所设计的多值绝热反相器具有正确的逻辑功能。

Claims (4)

1.一种基于传输门结构的多值绝热反相器，其特征在于包括传输门控制电路和多值绝热逻辑电路；

所述的传输门控制电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和二输入与门，所述的二输入与门具有第一输入端、第二输入端和输出端；所述的第一PMOS管的源极和所述的第二PMOS管的源极连接且其连接端为所述的传输门控制电路的功率时钟信号输入端，所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的传输门控制电路的钟控时钟信号输入端；所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的传输门控制电路的输入端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第三NMOS管的漏极、所述的第四NMOS管的栅极、所述的第三PMOS管的漏极和所述的第四PMOS管的栅极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极和所述的二输入与门的第一输入端连接且其连接端为所述的传输门控制电路的第一输出端，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的二输入与门的第二输入端连接且其连接端为所述的传输门控制电路的第三输出端，所述的二输入与门的输出端为所述的传输门控制电路的第二输出端；

所述的多值绝热逻辑电路包括第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和三个二值反相器，三个所述的二值反相器分别具有输入端和输出端，三个所述的二值反相器分别为第一二值反相器、第二二值反相器和第三二值反相器；所述的第一二值反相器的输入端和所述的第十NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第一输入端，所述的第一二值反相器的输出端和所述的第十PMOS管的栅极连接，所述的第二二值反相器的输入端、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第二输入端，所述的第二二值反相器的输出端、所述的第五PMOS管的栅极和所述的第六PMOS管的栅极连接，所述的第三二值反相器的输入端和所述的第九NMOS管的栅极连接且其连接端为所述的多值绝热逻辑电路的第三输入端，所述的第三二值反相器的输出端和所述的第九PMOS管的栅极连接，所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的钟控时钟信号输入端，所述的第九NMOS管的漏极、所述的第九PMOS管的源极、所述的第十NMOS管的漏极和所述的第十PMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的第一功率时钟信号输入端，所述的第五NMOS管的漏极、所述的第五PMOS管的源极、所述的第六PMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的多值绝热逻辑电路的第二功率时钟信号输入端，所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五NMOS管的源极、所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八PMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的源极和所述的第九PMOS管的漏极连接且其连接端为所述的多值绝热逻辑电路的输出端，所述的第六PMOS管的漏极、所述的第六NMOS管的源极、所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第七PMOS管的栅极、所述的第七NMOS管的栅极、所述的第十PMOS管的漏极和所述的第十NMOS管的源极连接且其连接端为所述的多值绝热逻辑电路的反相输出端；

所述的传输门控制电路的第一输出端和所述的多值绝热逻辑电路的第一输入端连接，所述的传输门控制电路的第二输出端和所述的多值绝热逻辑电路的第二输入端连接，所述的传输门控制电路的第三输出端和所述的多值绝热逻辑电路的第三输入端连接，所述的传输门控制电路的钟控时钟信号输入端和所述的多值绝热逻辑电路的钟控时钟信号输入端连接且其连接端为所述的多值绝热反相器的钟控时钟信号输入端，所述的多值绝热反相器的钟控时钟信号输入端用于接入钟控时钟信号，所述的传输门控制电路的功率时钟信号输入端和所述的多值绝热逻辑电路的第一功率时钟信号输入端连接且其连接端为所述的多值绝热反相器的第一功率时钟信号输入端，所述的多值绝热反相器的第一功率时钟信号输入端用于接入第一功率时钟信号，所述的多值绝热逻辑电路的第二功率时钟信号输入端为所述的多值绝热反相器的第二功率时钟信号输入端，所述的多值绝热反相器的第二功率时钟信号输入端用于接入第二功率时钟信号，所述的传输门控制电路的输入端为所述的多值绝热反相器的输入端，用于接入输入信号，所述的多值绝热逻辑电路的输出端为所述的多值绝热反相器的输出端，用于输出输出信号，所述的多值绝热逻辑电路的反相输出端为所述的多值绝热反相器的反相输出端，用于输出输出信号的反相信号；

所述的钟控时钟信号和所述的第一功率时钟信号的幅值电平相同，且两者的相位相差180度，所述的第一功率时钟信号和所述的第二功率时钟信号的相位相同，所述的第一功率时钟信号的幅值电平是所述的第二功率时钟信号的幅值电平的两倍。

2.根据权利要求1所述的一种基于传输门结构的多值绝热反相器，其特征在于所述的第一PMOS管的阈值电压为-0.6126V，所述的第一NMOS管的阈值电压为-0.2457V，所述的第三NMOS管的阈值电压为0.243V，所述的第三PMOS管的阈值电压为0.4891V。

3.根据权利要求1所述的一种基于传输门结构的多值绝热反相器，其特征在于所述的第一二值反相器包括第十一PMOS管和第十一NMOS管，所述的第十一PMOS管的源极接入电源，所述的第十一PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一二值反相器的输入端，所述的第十一PMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第一二值反相器的输出端，所述的第十一NMOS管的源极接地，所述的第二二值反相器的电路结构与所述的第一二值反相器的电路结构相同，所述的第三二值反相器的电路结构与所述的第一二值反相器的电路结构相同。

4.根据权利要求1所述的一种基于传输门结构的多值绝热反相器，其特征在于所述的二输入与门包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管，所述的第十二PMOS管的源极、所述的第十三PMOS管的源极和所述的第十四PMOS管的源极均接入电源，所述的第十二PMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的二输入与门的第一输入端，所述的第十三PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的二输入与门的第二输入端，所述的第十二PMOS管的漏极、所述的第十二NMOS管的漏极、所述的第十三PMOS管的漏极、所述的第十四PMOS管的栅极和所述的第十四NMOS管的栅极连接，所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十四PMOS管的漏极和所述的第十四NMOS管的漏极连接且其连接端为所述的二输入与门的输出端，所述的第十三NMOS管的源极和所述的第十四NMOS管的源极分别接地。

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