CN109951175A - D触发器 - Google Patents
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Abstract
本发明提供了一种D触发器，包括依次串接的第一反相器、第一传输门电路、主锁存器、传输反相电路和第三反相器，所述传输反相电路的输出端并接有从锁存器，所述第一反相器的输入端为D触发器的输入端，所述第三反相器的输出端为D触发器的输出端。本发明由于将传统的D触发器中的第三反相器和从锁存器的串接方案更改为并接方案，从而在有效时钟信号到来时，不经过从锁存器中的反相器的延时，而直接通过第三反相器，从而提高了数据传输的响应速度。
Description
技术领域
本发明涉及数字电路技术领域，特别涉及一种D触发器。
背景技术
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0“和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。
图1是现有技术的D触发器的电路原理图，请参考图1，现有技术的D触发器包括依次串接的第一反相器INV1、第一传输门电路Tran1、主锁存器L1、第二传输门电路Tran2、从锁存器L2和第二反相器INV2。第一反相器INV1的输入端为D触发器的输入端，第二反相器INV2的输出端为D触发器的输出端。第一反相器INV1将输入的D信号取反后输出D非信号接入第一传输门电路Tran1，第一传输门电路Tran1的输出端与主锁存器L1的输入端相连，所述第一传输门电路Tran1开启后将D非信号传输给主锁存器L1，主锁存器L1将D非信号锁存，同时主锁存器L1的输出端将D非信号取反后输出D信号给第二传输门电路Tran2，当第二传输门电路Tran2开启、第一传输门电路Tran1关闭时将D信号传输给从锁存器L2，从锁存器L1将D信号锁存的同时，在其输出端输出D非信号，经过第二反相器INV2取反后输出D信号。其中第一传输门电路Tran1和第二传输门电路Tran2的开启和关闭由输入的时钟信号CK和时钟反信号CKB控制。其中主锁存器和从锁存器均包括依次串接的两个反相器和一个传输门电路。此种结构的D触发器从有效时钟信号跳变后，通过第二传输门电路Tran2延时、从锁存器L2的第六反相器INV6延时和第二反相器INV2延时后才能够输出。数据总计传输延迟时间为T＝T(Tran2)+T(INV6)+T(INV2)。由此可知，现有技术中的D触发器，信号传递经过门级数量多所以延迟较大，导致D触发器的输出信号响应周期长，降低了D触发器的响应速度，降低了触发器性能。
发明内容
本发明的目的在于提供一种D触发器，以提高D触发器的响应速度。
为解决上述技术问题，本发明提供一种D触发器，包括依次串接的第一反相器、第一传输门电路、主锁存器、传输反相电路和第三反相器，所述传输反相电路的输出端并接有从锁存器，所述第一反相器的输入端为D触发器的输入端，所述第三反相器的输出端为D触发器的输出端。
进一步的，本发明提供的D触发器，所述传输反相电路包括串接的第二反相器和第二传输门电路。
进一步的，本发明提供的D触发器，所述传输反相电路包括依次串接的第二反相器和第二传输门电路，所述第二反相器的输入端为所述传输反相电路的输入端，所述第二传输门电路的输出端为所述传输反相电路的输出端。
进一步的，本发明提供的D触发器，所述传输反相电路包括依次串接的第二传输门电路和第二反相器，所述第二传输门电路的输入端为所述传输反相电路的输入端，所述第二反相器的输出端为所述传输反相电路的输出端。
进一步的，本发明提供的D触发器，所述第一传输门电路包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路的输出端，所述PMOS晶体管栅极连接时钟信号，所述NMOS晶体管栅极连接时钟反信号。
进一步的，本发明提供的D触发器，所述第二传输门电路包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路的输出端，所述PMOS晶体管栅极连接时钟反信号，所述NMOS晶体管栅极连接时钟信号。
进一步的，本发明提供的D触发器，所述主锁存器包括依次串接的第四反相器、第五反相器和第三传输门电路，所述第四反相器的输入端为所述主锁存器的输入端，所述第四反相器的输出端为所述主锁存器的输出端，所述第三传输门电路与所述第二传输门电路的电路结构相同。
进一步的，本发明提供的D触发器，所述从锁存器包括依次串接的第六反相器、第七反相器和第四传输门电路，所述第六反相器的输入端为所述从锁存器的输入端，所述第六反相器的输出端为所述从锁存器的输出端，所述第四传输门电路与所述第一传输门电路的电路结构相同。
进一步的，本发明提供的D触发器，所述第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和第七反相器的电路结构相同。
进一步的，本发明提供的D触发器，所述第一反相器包括PMOS晶体管和NMOS晶体管，两个所述晶体管的栅极相连接组成所述第一反相器的输入端，PMOS晶体管和NMOS晶体管的漏极相连接组成所述第一反相器的输出端，所述PMOS晶体管的源极连接电源，所述NMOS晶体管的源极连接地。
本发明将现有技术中的D触发器中的第二传输门电路替换为传输反相电路，通过传输反相电路与第三反相器直接串接，无需经过从锁存器，从而实现D触发器的数据传输。本发明将现有技术中的D触发器中的第三反相器和从锁存器的串接方案更改为并接方案，从而在有效时钟信号到来时，不经过从锁存器中的反相器的延时，而直接通过第三反相器，从而提高了数据传输的响应速度。
附图说明
图1是现有技术的D触发器的电路原理图；
图2是本发明实施例一的电路原理图；
图3是本发明实施例二的电路原理图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。
实施例一
图2是本发明实施例一的D触发器的电路原理图。请参考图2，本发明实施例一提供的D触发器，包括依次串接的第一反相器INV1、第一传输门电路Tran1、主锁存器L1、传输反相电路和第三反相器INV3，所述传输反相电路的输出端并接有从锁存器L2，所述第一反相器INV1的输入端为D触发器的输入端D，所述第三反相器INV3的输出端为D触发器的输出端Q。所述传输反相电路包括依次串接的第二反相器INV2和第二传输门电路Trans2，所述第二反相器INV2的输入端为所述传输反相电路的输入端，所述第二传输门电路Trans2的输出端为所述第二传输反相电路的输出端。
其中，所述第一传输门电路Tran1包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路Tran1的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路Tran1的输出端，所述PMOS晶体管栅极连接时钟信号CK，所述NMOS晶体管栅极连接时钟反信号CKB。
其中，所述第二传输门电路Trans2包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路Tran1的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路Tran1的输出端，所述PMOS晶体管栅极连接时钟反信号CKB，所述NMOS晶体管栅极连接时钟信号CK。
其中，所述主锁存器L1包括依次串接的第四反相器INV4、第五反相器INV5和第三传输门电路Tran3，所述第四反相器INV4的输入端为所述主锁存器L1的输入端，所述第四反相器INV4的输出端为所述主锁存器L1的输出端，所述第三传输门电路Tran3与所述第二传输门电路Trans2的电路结构相同。
其中，所述从锁存器L2包括依次串接的第六反相器INV6、第七反相器INV7和第四传输门电路Tran4，所述第六反相器INV6的输入端为所述从锁存器L2的输入端，所述第六反相器INV6的输出端为所述从锁存器L2的输出端，所述第四传输门电路Tran4与所述第一传输门电路Tran1的电路结构相同。
本发明实施例一提供的D触发器，所述第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6和第七反相器INV7的电路结构相同。其中，所述第一反相器INV1包括PMOS晶体管和NMOS晶体管，两个所述晶体管的栅极相连接组成所述第一反相器INV1的输入端，PMOS晶体管和NMOS晶体管的漏极相连接组成所述第一反相器INV1的输出端，所述PMOS晶体管的源极连接电源，所述NMOS晶体管的源极连接地。反相器的工作原理如下：输入信号逻辑值为1时，其输出信号逻辑值为0，其输入信号逻辑值为0时，其输出信号逻辑值为1。
其中PMOS晶体管可以采用P型双极型晶体管代替，NMOS晶体管可以采用N型双极型晶体管代替。双极型晶体管的发射极代替MOS晶体管的源极，双极型晶体管的集电极代替MOS晶体管的漏极，双极型晶体管的基极代替MOS晶体管的栅极。
本发明实施例一的D触发器的工作原理如下：D触发器输入端的D信号经过第一反相器INV1取反后输出D非信号，经过第一传输门电路Tran1，当时钟信号CK＝0，时钟反信号CKB＝1时，第一传输门电路Tran1开启将D非信号传输给主锁存器L1，主锁存器L1将D非信号经过第四反相器INV4和第五反相器INV5输入给第三传输门电路Tran3，当时钟信号CK＝1，时钟反信号CKB＝0时，第三传输门电路Tran3开启将D非信号锁存在主锁存器L1的输入端的同时，在主锁存器L1的输出端输出D信号，然后经过传输反相电路的第二反相器INV2取反后输入给第二传输门电路Tran2，当时钟信号CK＝1，时钟反信号CKB＝0时，第二传输门电路Tran2开启，传输D非信号输入给从锁存器L2，从锁存器L2的输入端将D非信号经过第六反相器INV6和第七反相器INV7两次取反后输入给第四传输门电路Tran4，当时钟信号CK＝0，时钟反信号CKB＝1时，第四传输门电路Tran4开启，将D非信号锁存在从锁存器L2的输入端的同时经过第三反相器INV3输出D信号，从而实现D触发器的数据传输。
本发明实施例一从有效时钟信号跳变后，通过第二传输门电路Tran2和第三反相器INV3延时后输出，数据总计传输延迟响应时间为T＝T(Tran2)+T(INV3)。
本发明实施例一由于将传统的D触发器中的第三反相器INV3和从锁存器L2的串接方案更改为并接方案，从而在有效时钟信号CK到来时，不经过从锁存器L2中的反相器的延时，而直接通过第三反相器INV3，从而提高了数据传输的响应速度。另外，本发明将传统的D触发器中的第二传输门电路Trans2替换为传输反相电路，配合连接的第三反相器INV3支路，无需经过从锁存器L2，从而实现D触发器的数据传输。
实施例二
图3是本发明实施例二的D触发器的电路原理图。请参考图3，本发明实施例二是在实施例一的基础上改进而成，其区别在于，传输反相电路中的第二传输门电路Trans2和第二反相器INV2的电路连接顺序。所述传输反相电路包括依次串接的第二传输门电路Trans2和第二反相器INV2，所述第二传输门电路Trans2的输入端为所述传输反相电路的输入端，所述第二反相器INV2的输出端为所述第二传输反相电路的输出端。
本发明实施例二的传输反相电路的工作原理如下：当时钟信号CK＝1，时钟反信号CKB＝0时，第二传输门电路Tran2开启，主锁存器L1输出的D信号通过第二传输门电路Tran2传输给第二反相器INV2，第二反相器INV2将D信号取反后输出D非信号，并将D非信号输入给从锁存器L2和第三反相器INV3。本发明实施例二从有效时钟信号跳变后，通过第二传输门电路Tran2、第二反相器INV2和第三反相器INV3延时后输出，数据总计传输延迟响应时间为T＝T(Tran2)+T(INV2)+T(INV3)。本发明实施例二由于第二反相器INV2和第三反相器INV3构成Buffer缓冲器，相比于实施例一而言，提高了D触发器的驱动能力。
表1为本发明实施例一、二及现有技术的D触发器，在上升沿传输响应时间RiseTime和下降沿传输响应时间Fall Time的响应时间。
| Rise Time | Fall Time | |
| 现有技术 | 36.6ps | 38.2ps |
| 实施例一 | 25.1ps | 26.7ps |
| 实施例二 | 31.3ps | 32.6ps |
表1
从上述表1可知，本发明实施例一和实施例二的D触发器在上升沿传输响应时间Rise Time和下降沿传输响应时间Fall Time的响应时间均比现有技术的D触发器均要快。
表2为本发明实施例一和实施例二的D触发器分别与现有技术的D触发器在上升沿和下降沿响应速度的提速率。
| 上升沿提速比 | 下降沿提速比 | |
| 实施例一较现有技术的提速率 | 31.4％ | 30.1％ |
| 实施例二较现有技术的提速率 | 14.5％ | 14.7％ |
表2
上述表2中的提速率通过表1中的响应时间能够计算得到。
本发明实施例由于将传统的D触发器中的第三反相器INV3和从锁存器L2的串接方案更改为并接方案，从而在有效时钟信号CK到来时，不经过从锁存器L2中的反相器的延时，而直接通过第三反相器INV3，从而提高了数据传输的响应速度。另外，本发明将传统的D触发器中的第二传输门电路Trans2替换为传输反相电路，配合连接的第三反相器INV3支路，无需经过从锁存器L2，从而实现D触发器的数据传输。本发明实施例能够提高D触发器的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种D触发器，其特征在于，包括依次串接的第一反相器、第一传输门电路、主锁存器、传输反相电路和第三反相器，所述传输反相电路的输出端并接有从锁存器，所述第一反相器的输入端为D触发器的输入端，所述第三反相器的输出端为D触发器的输出端。
2.如权利要求1所述的D触发器，其特征在于，所述传输反相电路包括串接的第二反相器和第二传输门电路。
3.如权利要求2所述的D触发器，其特征在于，所述传输反相电路包括依次串接的第二反相器和第二传输门电路，所述第二反相器的输入端为所述传输反相电路的输入端，所述第二传输门电路的输出端为所述传输反相电路的输出端。
4.如权利要求2所述的D触发器，其特征在于，所述传输反相电路包括依次串接的第二传输门电路和第二反相器，所述第二传输门电路的输入端为所述传输反相电路的输入端，所述第二反相器的输出端为所述传输反相电路的输出端。
5.如权利要求1所述的D触发器，其特征在于，所述第一传输门电路包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路的输出端，所述PMOS晶体管栅极连接时钟信号，所述NMOS晶体管栅极连接时钟反信号。
6.如权利要求2所述的D触发器，其特征在于，所述第二传输门电路包括PMOS晶体管和NMOS晶体管，两个所述晶体管的源极相连接组成所述第一传输门电路的输入端，两个所述晶体管的漏极相连接组成所述第一传输门电路的输出端，所述PMOS晶体管栅极连接时钟反信号，所述NMOS晶体管栅极连接时钟信号。
7.如权利要求2所述的D触发器，其特征在于，所述主锁存器包括依次串接的第四反相器、第五反相器和第三传输门电路，所述第四反相器的输入端为所述主锁存器的输入端，所述第四反相器的输出端为所述主锁存器的输出端，所述第三传输门电路与所述第二传输门电路的电路结构相同。
8.如权利要求1或7所述的D触发器，其特征在于，所述从锁存器包括依次串接的第六反相器、第七反相器和第四传输门电路，所述第六反相器的输入端为所述从锁存器的输入端，所述第六反相器的输出端为所述从锁存器的输出端，所述第四传输门电路与所述第一传输门电路的电路结构相同。
9.如权利要求8所述的D触发器，其特征在于，所述第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和第七反相器的电路结构相同。
10.如权利要求1或9所述的D触发器，其特征在于，所述第一反相器包括PMOS晶体管和NMOS晶体管，两个所述晶体管的栅极相连接组成所述第一反相器的输入端，PMOS晶体管和NMOS晶体管的漏极相连接组成所述第一反相器的输出端，所述PMOS晶体管的源极连接电源，所述NMOS晶体管的源极连接地。
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