CN205320046U - 一种带置位和复位信号的复用两数据输入主从型d触发器 - Google Patents

Abstract

本实用新型公开了一种带置位和复位信号的复用两数据输入主从型D触发器及其电路实现形式，所述的带置位和复位信号的复用两数据输入主从型D触发器包括数据输入选择电路、主锁存电路和从锁存电路。本电路在数据选择信号的控制下可以实现对两路数据信号选通一路锁存并输出，同时具有置位和复位功能。相比于传统的单数据输入D触发器，本实用新型能有效节省MOS管的数量，从而减小了芯片面积、控制芯片的制造成本。

Description

一种带置位和复位信号的复用两数据输入主从型D触发器

技术领域

本实用新型涉及一种带置位和复位信号的复用两数据输入主从型D触发器，属于数字电路设计领域。

背景技术

随着CMOS工艺的发展，芯片制造早已进入亚微米水平，目前最先进的工艺甚至已经小于15nm，按照摩尔定律的预测，2015年单颗集成电路上可容纳的晶体管数量将超过26亿。目前数模混合工艺芯片是芯片设计制造领域的主流，一般来说，数字电路的版图能占到芯片整体面积的60%以上。因此，在不影响芯片性能的前提下，减小数字电路的面积将大大降低芯片的制造成本，同时也会有效的减少芯片的功耗。

D触发器是数字系统中重要的时序器件，在时钟分频和数据锁存应用中必不可少，同时由于该器件包含的管子数量众多，因此减少D触发器的数量能有效的减小芯片的面积。

传统的带置位和复位的D触发器逻辑图参见图1。传统带置位和复位的D触发器都是单数据输入，只能实现对单通道数据的锁存。主锁存电路由第一或门OR1、第一与非门NAND1、第一反相器INV1及第二传输门TG2组成，从锁存器由第二或门OR2、第二与非门NAND2、第二反相器INV2及第四传输门TG4组成。其中，第一传输门TG1的输入接数据输入端D，输出接第一或门OR1的一个输入端，第一或门OR1的另外一个输入端接复位信号R，输出接第一与非门NAND1的一个输入端，第一与非门NAND1的另外一个输入端接置位信号S，第一与非门NAND1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出接第二传输门TG2的输入端，第二传输门TG2的输出端接第一或门OR1的一个输入端。第三传输门TG3的输入端接第一与非门NAND1的输出端，第三传输门TG3的输出端接第二或门OR2的一个输入端，第二或门OR2的另外一个输入端接复位信号R，输出接第二与非门NAND2的一个输入端，第二与非门NAND2的另外一个输入端接置位信号S，第二与非门NAND2的输出端接输出端口Q，第二反相器INV2的输入接输出端口Q，其输出接接第四传输门TG4的输入端，第四传输门TG4的输出接第二或门OR2的一个输入端。第三反相器INV3的输入接第二与非门NAND2的输出端，第三反相器INV3的输出接输出端口QN。其中传输门的关断与否受时钟信号的控制，为了对输出信号进行整形及增大输出信号的驱动能力，在输出端可以加两组反相器或缓冲器。

传统的带置位和复位的D触发器有两个缺点：其一是传统D触发器为单数据输入结构，如果实现双数据输入，不可避免要使用两组D触发器，如此一来势必会增加MOS管数量，在D触发器大量使用的条件下，多余MOS管造成的芯片面积浪费不可忽视；其二是传统的D触发器采用一个传输门与两个反相器组成锁存电路，该结构的锁存电路在版图实现时会产生比较大的寄生电容。

实用新型内容

针对传统带置位和复位的D触发器存在的不足，本实用新型提供一种带置位和复位信号的复用两数据输入主从型D触发器。

本实用新型为解决上述技术问题采用以下技术方案：

本实用新型提供一种带置位和复位信号的复用两数据输入主从型D触发器，包括数字输入选择电路、主锁存电路、从锁存电路以及用于隔离反相的三态门，其中，

所述数字输入选择电路包括第一至第五PMOS管以及第一至第五NMOS管，其中，第一PMOS管的栅极连接数据选择控制信号，源极连接电源，漏极连接第三PMOS管的源极；第三PMOS管的栅极连接第二数据输入端，漏极连接第五PMOS管的源极；第二PMOS管的栅极连接第一数据输入端，源极连接电源，漏极连接第四PMOS管的源极；第四PMOS管的栅极连接数据选择控制信号的反相信号，漏极连接第五PMOS管的源极；第五PMOS管的栅极连接时钟信号，漏极连接第五NMOS管的漏极；第五NMOS管的栅极连接时钟信号的反相信号，源极分别连接第三NMOS管的漏极和第四NMOS管的漏极；第三NMOS管的栅极连接第二数据输入端，源极连接第一NMOS管的漏极；第一NMOS管的栅极连接数据选择控制信号的反相信号，源极接地；第四NMOS管的栅极连接数据选择控制信号，源极连接第二NMOS管的漏极；第二NMOS管的栅极连接第一数据输入端，源极接地；

所述主锁存电路包括第六至第十PMOS管以及第六至第十NMOS管，其中，第六PMOS管的栅极连接第十PMOS管的漏极，源极连接电源，漏极连接第七PMOS管的源极；第七PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第五NMOS管的漏极和第七NMOS管的漏极；第七NMOS管的栅极连接时钟信号，源极连接第六NMOS管的漏极；第六NMOS管的栅极连接第六PMOS管的栅极，源极接地；第八PMOS管的栅极连接复位信号的反相信号，源极连接电源，漏极分别连接第九PMOS管的源极和第十PMOS管的源极；第九PMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极；第十PMOS管的栅极连接置位信号，漏极连接第六PMOS管的栅极；第八NMOS管的栅极连接复位信号的反相信号，漏极连接第六PMOS管的栅极，源极接地；第十NMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极，源极连接第九NMOS管的漏极；第九NMOS管的栅极连接置位信号，源极接地；

所述从锁存电路包括第十三至第十七PMOS管以及第十三至第十七NMOS管，其中，第十三PMOS管的栅极连接复位信号，源极连接电源，漏极分别连接第十六PMOS管的漏极、第十三NMOS管的漏极和第十四NMOS管的漏极；第十四PMOS管的栅极连接置位信号的反相信号，源极连接电源，漏极连接第十五PMOS管的源极；第十五PMOS管的栅极连接输出端，漏极连接第十六PMOS管的源极；第十六PMOS管的栅极连接时钟信号；第十三NMOS管的栅极连接置位信号的反相信号，源极分别连接第十五NMOS管的源极和第十六NMOS管的漏极；第十六NMOS管的栅极连接复位信号，源极接地；第十四NMOS管的栅极连接时钟信号的反相信号，源极连接第十五NMOS管的漏极；第十五NMOS管的栅极连接输出端；第十七PMOS管的栅极分别连接第十三PMOS管的漏极和第十七NMOS管的栅极，源极连接电源，漏极连接输出端；第十七NMOS管的漏极连接输出端，源极接地；

所述三态门的输入端连接第十PMOS管的漏极，输出端连接第十三PMOS管的漏极。

作为本实用新型的进一步优化方案，所述三态门包括第十一PMOS管、第十二PMOS管以及第十一NMOS管、第十二NMOS管，其中，第十一PMOS管的栅极分别连接第十一NMOS管的栅极、第十PMOS管的漏极，源极连接电源，漏极连接第十二PMOS管的源极；第十二PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第十二NMOS管的漏极、第十三PMOS管的漏极；第十二NMOS管的栅极连接时钟信号，源极连接第十一NMOS管的漏极，第十一NMOS管的源极接地。

作为本实用新型的进一步优化方案，还包括第一输入信号处理电路，用以对数据选择控制信号进行反相；所述第一输入信号处理电路包括第十九PMOS管和第十九NMOS管，其中，第十九PMOS管的栅极和第十九NMOS管的栅极连接，两者的公共端作为输入端，输入数据选择控制信号；第十九PMOS管的源极连接电源，第十九NMOS管的的源极接地；第十九PMOS管的漏极和第十九NMOS管的漏极连接，两者的公共端作为输出端，输出数据选择控制信号的反相信号。

作为本实用新型的进一步优化方案，还包括第二输入信号处理电路，用以对时钟信号进行反相；所述第二输入信号处理电路包括第二十PMOS管和第二十NMOS管，其中，第二十PMOS管的栅极和第二十NMOS管的栅极连接，两者的公共端作为输入端，输入时钟信号；第二十PMOS管的源极连接电源，第二十NMOS管的源极接地；第二十PMOS管的漏极和第二十NMOS管的漏极连接，两者的公共端作为输出端，输出时钟信号的反相信号。

作为本实用新型的进一步优化方案，还包括第三输入信号处理电路，用以对复位信号进行反相；所述第三输入信号处理电路包括第二十一PMOS管和第二十一NMOS管，其中，第二十一PMOS管的栅极和第二十一NMOS管的栅极连接，两者的公共端作为输入端，输入复位信号；第二十一PMOS管的源极连接电源，第二十一NMOS管的的源极接地；第二十一PMOS管的漏极和第二十一NMOS管的漏极连接，两者的公共端作为输出端，输出复位信号的反相信号。

作为本实用新型的进一步优化方案，还包括第四输入信号处理电路，用以对置位信号进行反相；所述第四输入信号处理电路包括第二十二PMOS管和第二十二NMOS管，其中，第二十二PMOS管的栅极和第二十二NMOS管的栅极连接，两者的公共端作为输入端，输入置位信号；第二十二PMOS管的源极连接电源，第二十二NMOS管的的源极接地；第二十二PMOS管的漏极和第二十二NMOS管的漏极连接，两者的公共端作为输出端，输出置位信号的反相信号

本实用新型采用以上技术方案与现有技术相比，具有以下技术效果：本实用新型采用数据输入选择电路、主锁存电路和从锁存电路，两组数据首先进入数据输入选择电路，在数据选择控制信号SE的控制下只选通一路数据进入到锁存电路，也就是说同一时刻有且只有一路数据能进入主从型D触发器。之后数据在时钟信号的控制下由主锁存器流入从锁存器，并输出给后续电路，实现主从型D触发器的复用。在正常数据锁存输出的同时，电路可以在置位信号和复位信号的作用下，对输出进行置位或者复位操作；采用一个三态门和一个反相器的形式，虽然在管子数量上和传统D触发器相同，但是三态门源漏共享的结构占用了比传输门更小的版图面积，减小了寄生电容，提升了电路响应速度。

附图说明

图1是传统的带置位和复位信号的主从型D触发器逻辑电路示意图。

图2是本实用新型的电路示意图。

其中，PM1-PM22是第一PMOS管-第二十二PMOS管；NM1-NM22是第一NMOS管-第二十二NMOS管；D0是第一数据输入端；D1是第二数据输入端；Q是输出端；CK是时钟信号；CKN是时钟信号的反相信号；SE是数据选择控制信号；SEN是数据选择控制信号的反相信号；S是置位信号；SN是置位信号的反相信号；R是复位信号；RN是复位信号的反相信号。

图3是本实用新型工作状态时的时序图，其中，（a）是输出端Q的波形示意图，（b）是置位信号S的波形示意图，（c）是复位信号R的波形示意图，（d）是数据选择控制信号SE的波形示意图，（e）是第二数据输入端D1的输入波形示意图，（f）是第一数据输入端口D0的输入波形示意图，（g）是时钟信号CK的波形示意图。

具体实施方式

下面结合附图对本实用新型的技术方案做进一步的详细说明：

如图2所示,本实用新型提供一种带置位和复位信号的复用两数据输入主从型D触发器，具体内容这里不再赘述。

在复位信号和置位信号无效的前提下（即R和S都为高），当数据选择控制信号SE为高时，MOS管PM1和NM1断开，PM4和NM4导通，此时第一数据输入端D0被选通，当时钟CK为低电平的时候，MOS管PM5和NM5导通，第一数据进入主锁存器，但由于PM7和NM7处于截止状态，因此此时主锁存器并不能对输入的第一数据进行锁存，第一数据的任何变化都会导致从锁存器内的数据进行反相变化。此时由PM9和NM9构成的传输门处于断开状态，第一数据被截止在主锁存器中。R和S为高电平导致PM13和NM13截止，PM14和NM16导通，CK为低又导致MOS管PM16和NM14处于导通状态，因此从锁存器可以对上一时刻的数据进行有效保存。当时钟信号CK为高时，PM5和NM5截止，第一数据被阻挡于主锁存器外，此时主锁存器中锁存的是时钟上升沿的数据，由于PM7和NM7处于导通状态，此时主锁存器可以对时钟上升沿时刻的输入数据进行锁存，PM12和NM12也处于导通状态，第一数据通过三态门和PM17、NM17构成的反相器输出给后续电路。

一般在数字电路中，复位和置位信号不会同时有效，假设在电路复位信号R有效、置位信号无效的前提下（即R为低、S为高），即PM13导通、NM16截止，输出Q被复位到低电位。假设在电路复位信号R无效、置位信号有效的前提下（即R为高、S为低），即PM13截止、NM16和NM13导通，此时输出被置位为高电位。

当数据选择控制信号SE为低时，第二数据输入端D1被选通，右边主锁存器和从锁存器的工作方式与上述过程一致，通过SE的控制实现主从型D触发器的复用。

图3是对如图2所示电路图的仿真波形,其中，（a）中的v(q)表示输出端Q的波形，（b）中的v(s)表示置位信号S的波形，（c）中的v(r)表示复位信号R的波形，（d）中的v(se)表示数据选择控制信号SE的波形，（e）中的v(d1)表示第二数据输入端D1的输入波形，（f）中的v(d0)表示第一数据输入端口D0的输入波形，（g）中的v(ck)表示时钟信号CK的波形。可以看出，当置位信号S有效的时候，数据输出端Q被置为高电位，当复位信号R有效的时候，数据输出端口Q被置为低点位。在置位信号和复位信号无效的时候，D触发器正常工作。

以上只是本实用新型的实施方式之一，应当指出，在不脱离本实用新型原理的前提下，对电路的简单改进及修饰，例如更改输入数据选择电路和三态门的实现方式等，都应视为本实用新型的保护范围。以上所述，仅为本实用新型中的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉该技术的人在本实用新型所揭露的技术范围内，可理解想到的变换或替换，都应涵盖在本实用新型的包含范围之内，因此，本实用新型的保护范围应该以权利要求书的保护范围为准。

Claims (6)

1.一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，包括数字输入选择电路、主锁存电路、从锁存电路以及用于隔离反相的三态门，其中，

所述数字输入选择电路包括第一至第五PMOS管以及第一至第五NMOS管，其中，第一PMOS管的栅极连接数据选择控制信号，源极连接电源，漏极连接第三PMOS管的源极；第三PMOS管的栅极连接第二数据输入端，漏极连接第五PMOS管的源极；第二PMOS管的栅极连接第一数据输入端，源极连接电源，漏极连接第四PMOS管的源极；第四PMOS管的栅极连接数据选择控制信号的反相信号，漏极连接第五PMOS管的源极；第五PMOS管的栅极连接时钟信号，漏极连接第五NMOS管的漏极；第五NMOS管的栅极连接时钟信号的反相信号，源极分别连接第三NMOS管的漏极和第四NMOS管的漏极；第三NMOS管的栅极连接第二数据输入端，源极连接第一NMOS管的漏极；第一NMOS管的栅极连接数据选择控制信号的反相信号，源极接地；第四NMOS管的栅极连接数据选择控制信号，源极连接第二NMOS管的漏极；第二NMOS管的栅极连接第一数据输入端，源极接地；

所述主锁存电路包括第六至第十PMOS管以及第六至第十NMOS管，其中，第六PMOS管的栅极连接第十PMOS管的漏极，源极连接电源，漏极连接第七PMOS管的源极；第七PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第五NMOS管的漏极和第七NMOS管的漏极；第七NMOS管的栅极连接时钟信号，源极连接第六NMOS管的漏极；第六NMOS管的栅极连接第六PMOS管的栅极，源极接地；第八PMOS管的栅极连接复位信号的反相信号，源极连接电源，漏极分别连接第九PMOS管的源极和第十PMOS管的源极；第九PMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极；第十PMOS管的栅极连接置位信号，漏极连接第六PMOS管的栅极；第八NMOS管的栅极连接复位信号的反相信号，漏极连接第六PMOS管的栅极，源极接地；第十NMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极，源极连接第九NMOS管的漏极；第九NMOS管的栅极连接置位信号，源极接地；

所述从锁存电路包括第十三至第十七PMOS管以及第十三至第十七NMOS管，其中，第十三PMOS管的栅极连接复位信号，源极连接电源，漏极分别连接第十六PMOS管的漏极、第十三NMOS管的漏极和第十四NMOS管的漏极；第十四PMOS管的栅极连接置位信号的反相信号，源极连接电源，漏极连接第十五PMOS管的源极；第十五PMOS管的栅极连接输出端，漏极连接第十六PMOS管的源极；第十六PMOS管的栅极连接时钟信号；第十三NMOS管的栅极连接置位信号的反相信号，源极分别连接第十五NMOS管的源极和第十六NMOS管的漏极；第十六NMOS管的栅极连接复位信号，源极接地；第十四NMOS管的栅极连接时钟信号的反相信号，源极连接第十五NMOS管的漏极；第十五NMOS管的栅极连接输出端；第十七PMOS管的栅极分别连接第十三PMOS管的漏极和第十七NMOS管的栅极，源极连接电源，漏极连接输出端；第十七NMOS管的漏极连接输出端，源极接地；

所述三态门的输入端连接第十PMOS管的漏极，输出端连接第十三PMOS管的漏极。

2.根据权利要求1所述的一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，所述三态门包括第十一PMOS管、第十二PMOS管以及第十一NMOS管、第十二NMOS管，其中，第十一PMOS管的栅极分别连接第十一NMOS管的栅极、第十PMOS管的漏极，源极连接电源，漏极连接第十二PMOS管的源极；第十二PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第十二NMOS管的漏极、第十三PMOS管的漏极；第十二NMOS管的栅极连接时钟信号，源极连接第十一NMOS管的漏极，第十一NMOS管的源极接地。

3.根据权利要求1所述的一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，还包括第一输入信号处理电路，用以对数据选择控制信号进行反相；所述第一输入信号处理电路包括第十九PMOS管和第十九NMOS管，其中，第十九PMOS管的栅极和第十九NMOS管的栅极连接，两者的公共端作为输入端，输入数据选择控制信号；第十九PMOS管的源极连接电源，第十九NMOS管的源极接地；第十九PMOS管的漏极和第十九NMOS管的漏极连接，两者的公共端作为输出端，输出数据选择控制信号的反相信号。

4.根据权利要求1所述的一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，还包括第二输入信号处理电路，用以对时钟信号进行反相；所述第二输入信号处理电路包括第二十PMOS管和第二十NMOS管，其中，第二十PMOS管的栅极和第二十NMOS管的栅极连接，两者的公共端作为输入端，输入时钟信号；第二十PMOS管的源极连接电源，第二十NMOS管的的源极接地；第二十PMOS管的漏极和第二十NMOS管的漏极连接，两者的公共端作为输出端，输出时钟信号的反相信号。

5.根据权利要求1所述的一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，还包括第三输入信号处理电路，用以对复位信号进行反相；所述第三输入信号处理电路包括第二十一PMOS管和第二十一NMOS管，其中，第二十一PMOS管的栅极和第二十一NMOS管的栅极连接，两者的公共端作为输入端，输入复位信号；第二十一PMOS管的源极连接电源，第二十一NMOS管的源极接地；第二十一PMOS管的漏极和第二十一NMOS管的漏极连接，两者的公共端作为输出端，输出复位信号的反相信号。

6.根据权利要求1所述的一种带置位和复位信号的复用两数据输入主从型D触发器，其特征在于，还包括第四输入信号处理电路，用以对置位信号进行反相；所述第四输入信号处理电路包括第二十二PMOS管和第二十二NMOS管，其中，第二十二PMOS管的栅极和第二十二NMOS管的栅极连接，两者的公共端作为输入端，输入置位信号；第二十二PMOS管的源极连接电源，第二十二NMOS管的源极接地；第二十二PMOS管的漏极和第二十二NMOS管的漏极连接，两者的公共端作为输出端，输出置位信号的反相信号。