CN105391430A - 一种复用两数据输入主从型d触发器 - Google Patents
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Abstract
本发明公开了一种复用两数据输入主从型D触发器，包括：数据输入选择电路、主锁存电路和从锁存电路。所述的数据输入选择电路由PMOS管第一PMOS管～第五PMOS管及第一NMOS管～第五NMOS管组成；所述的主锁存电路由第六PMOS管～第八PMOS管及第六NMOS管～第八NMOS管组成；所述的从锁存电路由第十PMOS管～第十二PMOS管及第十NMOS管～第十二NMOS管组成。本发明较少了寄生电容，增加了响应速度，版图也更小。
Description
技术领域
本发明设计了一种复用两数据输入主从型D触发器，主要用于数字电路设计领域。
背景技术
随着CMOS工艺的发展，芯片制造早已进入亚微米水平，目前最先进的工艺甚至已经小于15nm，按照摩尔定律的预测，2015年单颗集成电路上可容纳的晶体管数量将超过26亿。目前数模混合工艺芯片是芯片设计制造领域的主流，一般来说，数字电路的版图能占到芯片整体面积的60%以上。因此，在不影响芯片性能的前提下，减小数字电路的面积将大大降低芯片的制造成本，同时也会有效的减少芯片的功耗。
D触发器是数字系统中重要的时序器件，在时钟分频和数据锁存应用中必不可少，同时由于该器件包含的管子数量众多，因此减少D触发器的数量能有效的减小芯片的面积。
传统的D触发器参见图1。传统D触发器都是单数据输入，只能实现对单通道数据的锁存。主锁存电路由第一PMOS管～第四PMOS管及第一NMOS管～第四NMOS管组成，从锁存器由第五PMOS管～第八PMOS管及第五NMOS管～第八NMOS管组成。为了对输出信号进行整形及增大输出信号的驱动能力，在输出端可以加两组反相器或缓冲器。
传统的D触发器和本发明相比，有两个缺点：其一是传统D触发器为单数据输入结构，如果实现双数据输入，不可避免要使用两组D触发器，如此一来势必会增加MOS管数量，在D触发器大量使用的条件下，多余MOS管造成的芯片面积浪费不可忽视；其二是传统的D触发器采用一个传输门与两个反相器组成锁存电路，该结构的锁存电路在版图实现时会产生比较大的寄生电容，响应速度慢。
发明内容
针对传统D触发器存在的不足，本发明提供一种复用两数据输入主从型D触发器，占用更小的版图面积，且响应速度更快。
本发明是通过以下技术方案来实现的：
一种复用两数据输入主从型D触发器，包括：数据输入选择电路、主锁存电路和从锁存电路。
所述的数据输入选择电路由PMOS管第一PMOS管～第五PMOS管及第一NMOS管～第五NMOS管组成，其中第一PMOS管的栅极接数据选择控制信号，源极接电源，漏极接第三PMOS管的源极；第三PMOS管的栅极接第二数据输入端，漏极接第五PMOS管的源极；第二PMOS管的栅极接第一数据输入端，源极接电源，漏极接第四PMOS管的源极；第四PMOS管的栅极接数据选择控制信号的反相信号，漏极接第五PMOS管的源极；第五PMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极；第五NMOS管的栅极接时钟信号的反相信号，源极接第三NMOS管的漏极；第三NMOS管的栅极接第二数据输入端，源极接第一NMOS管的漏极；第一NMOS管的栅极接数据选择控制信号的反相信号，源极接地；第四NMOS管的栅极接数据选择控制信号，漏极接第三NMOS管的漏极，源极接第二NMOS管的漏极；第二NMOS管的栅极接第一数据输入端，源极接地。
所述的主锁存电路由第六PMOS管～第八PMOS管及第六NMOS管～第八NMOS管组成，其中第六PMOS管的栅极接第八PMOS管的漏极，源极接电源，漏极接第七PMOS管的源极；第七PMOS管的栅极接时钟信号的反相信号，漏极接第五NMOS管的漏极；第七NMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极，源极接第六NMOS管的漏极；第六NMOS管的栅极接第八PMOS管的漏极，源极接地；第八PMOS管的栅极接第五NMOS管的漏极，源极接电源，漏极接第八PMOS管的漏极；第八NMOS管的栅极接第五NMOS管的漏极，漏极接第八PMOS管的漏极，源极接地。
所述的从锁存电路由第十PMOS管～第十二PMOS管及第十NMOS管～第十二NMOS管组成，其中第十一PMOS管的栅极接电路输出端口Q，源极接电源，漏极接第十PMOS管的源极；第十PMOS管的栅极接时钟信号，漏极接电路输出端口QN；第十NMOS管的栅极接时钟反相信号，源极接第十一NMOS管的漏极，漏极接输出端口QN；第十一NMOS管的栅极接输出端口Q，源极接地；第十二PMOS管的栅极接输出端口QN，源极接电源，漏极接输出端口QN；第十二NMOS管的栅极接输出端口QN，源极接地，漏极接输出端口Q。
优选地，所述一种复用两数据输入主从型D触发器还具有第一输入信号处理电路，所述第一输入信号处理电路包括第十三PMOS管和第十三NMOS管，其中第十三PMOS管的栅极接数据选择信号，源极接电源，漏极接数据选择的反相信号；第十三NMOS管的栅极接数据选择信号，源极接地，漏极接数据选择的反相信号。
所述传输门由第九PMOS管和第九NMOS管组成，第九PMOS管的栅极接时钟信号的反相，源极接输出端口QN，漏极接第八PMOS管的漏极；第九NMOS管的栅极接时钟信号，源极接输出端口QN，漏极接第八PMOS管的漏极。
优选地，所述一种复用两数据输入主从型D触发器还具有第二输入信号处理电路，所述第二输入信号处理电路由第十四PMOS管和第十四NMOS管组成，其中第十四PMOS管的栅极接时钟信号，源极接电源，漏极接时钟的反相信号，第十四NMOS管的栅极接时钟信号，源极接地，漏极接时钟信号的反相。
本电路采用数据输入选择电路、主锁存电路和从锁存电路。两组数据首先进入数据输入选择电路，在输入选择信号的控制下只选通一路数据进入到锁存电路，也就是说同一时刻有且只有一路数据能进入主从型D触发器。之后数据在时钟信号的控制下由主锁存器流入从锁存器，并输出给后续电路，实现主从型D触发器的复用。
因此，本发明占用了比传输门更小的版图面积，减小了寄生电容，提升了电路响应速度。
附图说明
图1为传统的主从型D触发器示意图；
图2为本发明复用两数据输入主从型D触发器示意图；
图3为本发明复用两数据输入主从型D触发器逻辑示意图；
图4为本发明工作状态时的时序图。
附图标记说明：PM1~PM14—第一PMOS管~第十四PMOS管，NM1~NM14--第一NMOS管~第十四NMOS管，D、D0—第一数据输入端，D1—第二数据输入端，QN、Q—数据输出端，CK—时钟输入端，CKN—时钟的反相信号，S—数据选择控制输入端，SN—数据选择控制信号的反相信号。
具体实施方式
以下将结合附图对本发明的具体实施进行详细说明。
请参阅图2，图2为复用两数据输入主从型D触发器的示意图，包括：数据输入选择电路、主锁存电路和从锁存电路。
所述的数据输入选择电路由第一PMOS管～第五PMOS管及第一NMOS管～第五NMOS管组成，其中第一PMOS管的栅极接数据选择控制信号，源极接电源，漏极接第三PMOS管的源极；第三PMOS管的栅极接第二数据输入端，漏极接第五PMOS管的源极；第二PMOS管的栅极接第一数据输入端，源极接电源，漏极接第四PMOS管的源极；第四PMOS管的栅极接数据选择控制信号的反相信号，漏极接第五PMOS管的源极；第五PMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极；第五NMOS管的栅极接时钟信号的反相信号，源极接第三NMOS管的漏极；第三NMOS管的栅极接第二数据输入端，源极接第一NMOS管的漏极；第一NMOS管的栅极接数据选择控制信号的反相信号，源极接地；第四NMOS管的栅极接数据选择控制信号，漏极接第三NMOS管的漏极，源极接第二NMOS管的漏极；第二NMOS管的栅极接第一数据输入端，源极接地。
所述的主锁存电路由第六PMOS管～第八PMOS管及第六NMOS管～第八NMOS管组成，其中第六NMOS管的栅极接第八PMOS管的漏极，源极接电源，漏极接第七PMOS管的源极；第七PMOS管的栅极接时钟信号的反相信号，漏极接第五NMOS管的漏极；第七NMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极，源极接第六NMOS管的漏极；第六NMOS管的栅极接第八PMOS管的漏极，源极接地；第八PMOS管的栅极接第五NMOS管的漏极，源极接电源，漏极接第八PMOS管的漏极；第八NMOS管的栅极接第五NMOS管的漏极，漏极接第八PMOS管的漏极，源极接地。
所述的从锁存电路由第十PMOS管～第十二PMOS管及第十NMOS管～第十二NMOS管组成，其中第十一PMOS管的栅极接电路输出端口Q，源极接电源，漏极接第十PMOS管的源极；第十PMOS管的栅极接时钟信号，漏极接电路输出端口QN；第十NMOS管的栅极接时钟反相信号，源极接第十一NMOS管的漏极，漏极接输出端口QN；第十一NMOS管的栅极接输出端口Q，源极接地；第十二PMOS管的栅极接输出端口QN，源极接电源，漏极接输出端口QN；第十二NMOS管的栅极接输出端口QN，源极接地，漏极接输出端口Q。
还具有第一输入信号处理电路、第二输入信号处理电路及传输门；所述第一输入信号处理电路包括：第十三PMOS管和第十三NMOS管，其中第十三PMOS管的栅极接输入选择控制信号，源极接电源，漏极接输入选择控制信号的反相；第十三NMOS管的栅极接输入选择控制信号，源极接地，漏极接输入选择控制信号的反相。
所述传输门由第九PMOS管和第九NMOS管组成，第九PMOS管的栅极接时钟反相信号，源极接输出端口QN，漏极接第八PMOS管的漏极；第九NMOS管的栅极接时钟信号，源极接输出端口QN，漏极接第八PMOS管的漏极。
所述第二输入信号处理电路由第十四PMOS管和第十四NMOS管组成，其中第十四PMOS管的栅极接时钟信号，源极接电源，漏极接时钟信号的反相，第十四NMOS管的栅极接时钟信号，源极接地，漏极接时钟信号的反相。
如图2-4所示，当数据选择控制信号为高时，MOS管第一PMOS管和第一NMOS管断开，第四PMOS管和第四NMOS管导通，此时数据通道D0被选通，当时钟CK为低电平的时候，MOS管第五PMOS管和第五NMOS管导通，数据D0进入主锁存器，但由于第七PMOS管和第七NMOS管处于截止状态，因此此时主锁存器并不能对输入的数据进行锁存，输入数据D0的任何变化都会导致从锁存器内的数据进行反相变化。此时由第九PMOS管和第九NMOS构成的传输门处于断开状态，数据D0被截止在主锁存器中，CK为低又导致第十PMOS管和第十NMOS管处于导通状态，因此从锁存器可以对上一时刻的数据进行有效保存。当时钟信号CK为高时，第五PMOS管和第五NMOS管截止，数据D0被阻挡于主锁存器外，此时主锁存器中锁存的是时钟上升沿的数据，由于第七PMOS管和第七NMOS管处于导通状态，此时主锁存器可以对时钟上升沿时刻的输入数据进行锁存，由第九PMOS管和第九NMOS构成的传输门也处于导通状态，数据D0通过输出端口输出给后续电路。
当数据选择控制信号S为低时，数据通道D1被选通，主从型D触发器的工作方式与上一致，通过S的控制实现主从型D触发器的复用。
同时，本实施例除了主从锁存器的连接使用了传输门外，其他部分用三态门替代了传输门和反相器，该结构能在版图布局时减小寄生电容。因此，本发明在更小的面积上实现了主从型D触发器的复用，减少了寄生电容，从而增加响应速度。
图4是图2所示电路的仿真波形图。图4中v（q）表示图2中输出端口Q的波形，v(d1)表示图2中输入端口D1的波形，v（d0）表示图2中输出端口D0的波形，v(s)表示图2中输入端口S的波形，v（ck）表示图2中输入端口CK的波形。可以看出，当选择信号S为高的时候，数据输出端口Q采样输出通道D0的数据，当选择信号S为低的时候，数据输出端口Q采样输出通道D1的数据。
以上各图只是本发明的实施方式之一，应当指出，在不脱离本发明原理的前提下，对电路的简单改进及修饰，例如更改输入数据选择电路和三态门的实现方式等，都应视为本发明的保护范围。
Claims (4)
1.一种复用两数据输入主从型D触发器，其特征在于：包括数据输入选择电路、主锁存电路和从锁存电路，所述的数据输入选择电路由第一PMOS管～第五PMOS管及第一NMOS管～第五NMOS管组成，其中第一PMOS管的栅极接数据选择控制信号，源极接电源，漏极接第三PMOS管的源极；第三PMOS管的栅极接第二数据输入端，漏极接第五PMOS管的源极；第二PMOS管的栅极接第一数据输入端，源极接电源，漏极接第四PMOS管的源极；第四PMOS管的栅极接数据选择控制信号的反相信号，漏极接第五PMOS管的源极；第五PMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极；第五NMOS管的栅极接时钟信号的反相信号，源极接第三NMOS管的漏极；第三NMOS管的栅极接第二数据输入端，源极接第一NMOS管的漏极；第一NMOS管的栅极接数据选择控制信号的反相信号，源极接地；第四NMOS管的栅极接数据选择控制信号，漏极接第三NMOS管的漏极，源极接第二NMOS管的漏极；第二NMOS管的栅极接第一数据输入端，源极接地；
所述的主锁存电路由第六PMOS管～第八PMOS管及第六NMOS管～第八NMOS管组成，其中第六NMOS管的栅极接第八PMOS管的漏极，源极接电源，漏极接第七PMOS管的源极；第七PMOS管的栅极接时钟信号的反相信号，漏极接第五NMOS管的漏极；第七NMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极，源极接第六NMOS管的漏极；第六NMOS管的栅极接第八PMOS管的漏极，源极接地；第八PMOS管的栅极接第五NMOS管的漏极，源极接电源，漏极接第八PMOS管的漏极；第八NMOS管的栅极接第五NMOS管的漏极，漏极接第八PMOS管的漏极，源极接地；
所述的从锁存电路由第十PMOS管～第十二PMOS管及第十NMOS管～第十二NMOS管组成，其中第十一PMOS管的栅极接电路输出端口Q，源极接电源，漏极接第十PMOS管的源极；第十PMOS管的栅极接时钟信号，漏极接电路输出端口QN；第十NMOS管的栅极接时钟反相信号，源极接第十一NMOS管的漏极，漏极接输出端口QN；第十一NMOS管的栅极接输出端口Q，源极接地；第十二PMOS管的栅极接输出端口QN，源极接电源，漏极接输出端口QN；第十二NMOS管的栅极接输出端口QN，源极接地，漏极接输出端口Q。
2.根据权利要求1所述的复用两数据输入主从型D触发器电路，其特征在于：还包含第一输入信号处理电路，所述第一输入信号处理电路包括：第十三PMOS管和第十三NMOS管，其中第十三PMOS管的栅极接输入选择控制信号，源极接电源，漏极接输入选择控制信号的反相；第十三NMOS管的栅极接输入选择控制信号，源极接地，漏极接输入选择控制信号的反相。
3.根据权利要求1所述的复用两数据输入主从型D触发器电路，其特征在于：还包括第二输入信号处理电路，所述第二输入信号处理电路包括：第十四PMOS管和第十四NMOS管，其中第十四PMOS管的栅极接时钟信号，源极接电源，漏极接时钟信号的反相，第十四NMOS管的栅极接时钟信号，源极接地，漏极接时钟信号的反相。
4.根据权利要求1所述的复用两数据输入主从型D触发器电路，其特征在于：还包括传输门，所述传输门由第九PMOS管和第九NMOS管组成，第九PMOS管的栅极接时钟反相信号，源极接输出端口QN，漏极接第八PMOS管的漏极；第九NMOS管的栅极接时钟信号，源极接输出端口QN，漏极接第八PMOS管的漏极。
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