CN103514962A

CN103514962A - 容错存储器

Info

Publication number: CN103514962A
Application number: CN201310236833.3A
Authority: CN
Inventors: 叶戈尔·索戈莫尼扬; 格奥尔格·杰奥尔加科斯; 米夏埃尔·戈塞尔
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-06-14
Filing date: 2013-06-14
Publication date: 2014-01-15
Anticipated expiration: 2033-06-14
Also published as: DE102012105159A1; US9424124B2; DE102012105159B4; CN103514962B; US20130339819A1

Abstract

本发明提供一种涉及容错存储器的方法和装置。在一个实施例中，输出信号由至少三个存储装置（20-22）导入错误校正装置（23）中。错误校正装置（23）这样输出被校正的数据值，即当所读取的数据值一致时，就输出该被校正的数据值，并且在至少一种数据值不一致的状态中，维持先前所输出的数据值。

Description

容错存储器

技术领域

本发明涉及一种容错的存储元件布置、包括这种存储元件布置的存储装置以及相应的方法。

背景技术

存储装置在电子设备中用于存储数据、例如程序或者用户数据。这种存储装置典型地包括多个存储元件、例如几百万个存储元件，也称作存储单元，在其中典型地分别存储一个比特位。

不同的事件、例如宇宙辐射或者其他类型的红外辐射或者致电离辐射的影响可能改变存储在这种存储元件中的数据，这就可能导致故障。这种错误在下面被称作辐射错误。

发明内容

因此，本发明的目的在于，提供容许这类错误的存储元件布置、具有这种存储元件布置的存储装置以及相应的方法。

根据本发明，提供了一种根据权利要求1所述的存储元件布置、一种根据权利要求18所述的存储装置以及一种根据权利要求19所述的方法。从属权利要求定义了其他的实施例。

根据一个实施例，提供了一种用于存储数据值的存储元件布置，包括：

至少三个存储元件，

用于将数据值写入至少三个存储元件中的每个存储元件中的数据输入端，和

具有输入端和输出端的错误校正电路，

其中至少三个存储元件中的每个存储元件的输出端与错误校正电路中的一个输出端连接，

其中，当至少三个存储元件在其输出端上都输出了相同的值时，则错误校正电路设置用于在错误校正电路的输出端上提供该值，并且在至少一个状态下维持先前由错误校正电路所输出的值，至少三个存储元件在该状态中在其输出端上提供了至少两个不同的值，。

在有些这种实施例中，至少可对有些情况进行校正，至少三个存储元件的半数以上在这些情况中具有错误。

在其他实施例中，提供了相应的方法或者具有这种存储元件布置的存储装置。

附图说明

下面参照附图进一步阐述本发明的其他实施例。在此示出：

图1为根据一个实施例的存储元件布置的示意图，

图2为根据一个实施例的方法的流程图，

图3为根据一个实施例的存储元件布置的框图，

图4为在本发明的实施例中可使用的校正元件的逻辑图，

图5为根据一个实施例的存储元件布置，

图6a为根据一个实施例的存储元件布置，

图6b为图6a的存储元件布置的变体，

图6c为用于说明图6b的存储元件的工作方式的图解，

图7a为根据一个实施例的存储元件布置，

图7b为图6a的实施例的变体，

图7c为图7a的实施例的另一种变体，

图7d为用于说明图7c的实施例的工作方式的图解，

图8为根据一个实施例的存储元件布置；

图9为根据一个实施例的存储元件布置，和

图10为根据一个实施例的存储装置。

具体实施方式

下面参照附图进一步阐述本发明的其他实施例。要注意，这些实施例仅被理解为是示例，而不是为了用于限制本发明的保护范畴。

如果未明确作出其他说明，不同实施例的特点可以相互结合，以便由此构成新的实施例。在另一方面，对具有多个特点的实施例的说明如下地注明，即为了实施本发明需要所有这些措施，这是因为其他的实施例可能具有较少的特点和/或可替代的特点。

下面对存储元件布置的不同实施例予以说明。其中，存储元件布置通常是一种用于存储数据值的布置。在多个下面所说明的实施例中，使用一个1比特位的数据值作为数据值的示例，即例如一个能够代表逻辑0或者逻辑1的数据值。然而，本发明的实施例原则上也可被应用于在其中在存储元件内存储一个以上的比特位、例如2比特位值的存储元件布置中。

可由多个这种存储元件布置构成存储装置，数据可被存储在其中。存储装置的容量在此取决于存储元件布置的数量。

如下所述，根据实施例的存储元件布置通常包括多个、尤其是三个或更多的存储元件，数据值可分别被存储在其中。这种存储元件能以任何一种传统的方式实施，例如作为锁存器、触发器、寄存器或者其他类型的双稳态电路。

在图1中示出了本发明的一个实施例的框图。图1的存储元件布置包括了三个或更多个存储元件20，21和22。在此，所示的三个存储元件20至22的数量仅理解为示例性的，也可如省略号所示的那样设置三个以上的存储元件。

可以通过存储元件布置的输入端24将数据值x、例如1比特位值写入存储元件20至22的每个中。由存储元件20至22所读取的值被标注为y1，y2，y3。

其中，在无错误地存储值x的情况下，所有值y1至y3均与先前所写入的值x都一致。

由存储元件20-22所读取的值y1至y3被导入错误校正装置23中，错误校正装置取决于值y1至y3输出值y。

其中，在如图1的实施例中这样来设置错误校正装置23，即当值y1至y3都一致（例如在1比特位值的情况下，均为逻辑0或者逻辑1）时，输出该一致的值作为输出值y。此外，设置错误校正装置23，在至少一种其中值y1至y3并未不一致的状态下（例如其中y1与y2和y3不一致的状态下），输出一个先前所输出的值作为值y。先前所输出的值例如可以是在先前的时钟周期内所输出的值，或者是在先前的部分时钟周期内所输出的值。例如可在每个时钟周期的第一半周期中并且在时钟周期的第二半周期中、例如在一个时钟信号的上升沿和下降沿时，对存储元件20至22进行读取，并且当在时钟周期的第二半周期中出现该状态时，输出在时钟周期的第一半周期中所输出的值y。

在有些实施例中，例如也可在存储元件20至22的半数以上涉及到错误时，通过这种方式实现错误校正。

要注意的是，在有些实施方式中，可能附加地给出一种或多种这样的状态，在这些状态下，当y1至y3并不都一致时，即输出由值y1至y3所得出的值作为值y。为此，两个存储元件的输出端尤其可以与逻辑运算、例如逻辑与运算进行运算。下面进一步阐述上述情况相应的实施例。

在图2中示出了一种相应方法的一种实施例。图2的方法尤其是可以在图1的存储元件布置中实施，然而也可与此无关地应用。

在30中，将数据值、例如1比特位值写入三个存储元件中的至少一个存储元件中。在31中，然后由至少三个存储元件中读取相应的数据值，在没有错误的情况下，分别使该数据值与所写入的数据值一致。

在32中，这样来输出被校正的数据值，即当所读取的数据值一致时，则输出该一致的数据值，并且在至少一种数据值在其中并不一致的状态下，输出先前所输出的数据值、例如如上所述的在先前的半个时钟周期内所输出的数据值，或者在先前的时钟周期中所输出的数据值。

下面参照图3至9进一步阐述用于实现如图1的错误校正装置23以及用于实施如图2的方法的不同的可能性。

在图3中示出了根据本发明的另一种实施例的存储元件布置。图3的存储元件布置包括N=n个存储元件41，42，...，4n，其中，在所示的实施例中，n≥3。如已经参照图1所述的那样，可以将数据值x、例如1比特位值存储在存储元件41，42，...，4n中。由存储元件41，42，...，4n所输出的值标有y1，y2，...，yn，并且在如图3的实施例中被导向n-输入校正元件410，校正元件用作错误校正装置并且取决于y1，y2，...，yn输出一个值y。在本专利申请的框架下，n-输入校正元件指的是这样一种元件，其具有用于输入要校正的数据的n输入端。当在下文中提到n-输入校正元件的输入端时，始终指的是这些用于输入数据、例如由存储元件所读取的数据的输入端。可额外存在用于其他目的、例如由VDD和地电位在实现CMOS的情况下例如用于提供供电电压的其他输入端，并且在此并未明确地予以说明。如果在所有n个输入端上被提供的值都一致，那么就在输出端上输出该一致的数据值作为值y。如果在所输入的数据值中有至少两个不同的值，那么反之地就输出一个先前的值、即先前所输出的值，如上所述。

下面示出了n-输入校正元件的工作方式。

n-输入校正元件在输入y1=y2=...=yn=0的情况下输出了值y=0,并且在输入y1=y2=...=yn=1的情况下输出了值y=1。在所有其他情况下，所述n-输入校正元件均输出先前的值。图3的实施例的存储元件布置允许对多达n-1个临时错误进行校正，这些临时错误例如在第二半时钟内作影响多达n-1个存储元件的输出。在此，临时错误是影响目前所存储的值的错误，然而其并不影响相关存储元件的基本功能性。

例如如果在第一半时钟内y1=y2=...=yn=1，则在该半时钟内，y=1。如果现在第二半时钟内至多有n-1个存储元件由于辐射错误而受到干扰变成值0，则尽管多达n-1个存储元件在第二半时钟内取无错误的值，也在第二半时钟内输出被校正的值y=1。

在图4中示出了一种用于根据一种实施例来实现这种n-输入校正元件的可能的实现方案。

当i=1，...，n时，承载着信号yi、例如从第i个存储元件中所读取的数据值的输入线路与具有两个输入端和一个输出端的与门（AND-Gatter）51i（图4中的511，512，...，51n）的第一输入端相连，并且另外与具有n个输入端和一个输出端的与门521的第i个输入端相连。当i=1，...，n时，与门51i的输出端与具有n+1个输入端和一个输出端的或门（OR-Gatter）522的第（i+1）个输入端相连，与门521的输出端被导入或门的第一输入端中。或门522的引导着被校正的y值的输出端与与门511，512，...，51n的各个第二输入端相连。现在应对图4的电路的工作方式进行说明。

如果y1=y2=...=yn=0，那么，与门521，511，512，...，51n的输出路线上的值全部为0，由此得出y=0。如果y1=y2=...=yn=1，那么，与门521就输出值1，因此，或门522的输出同样为值1并且为y=1。

如果现在值y1，y2，...，yn并非全部相同，所输出的值y则不发生改变。我们针对y1=1并且y2=0这种情况进行说明。

y=1。那么，由与门511所输出的值就等于1。这个值被传输给或门522的第二输入端，与门因此在其输出端上输出值y=1，该值并未发生改变。

现在y=0。那么，由与门521，511，512，...，51n（n+1）所输出的值就分别等于0。n+1个均等于0的值被进一步传输给或门522的输入端，或门然后输出值0，因此，该门的输出端上的值y没有发生改变。

图5示出了n-输入校正元件的另一种可能的实施例，其n个承载着值y1，y2，...，yn的输入线路例如连接到n个存储元件Sp1611，Sp2212，...，Sp n上。

当i=1，...，n时，存储元件Spi6li的引导着信号yi的输出端不仅与具有n个输入端和一个输出端的与门61的第i个输入端相连，而且与具有n个输入端和一个输出端的或门62的第i个输入端相连。或门62的一个输出端与具有两个输入端和一个输出端的与门63的第一输入端相连，该与门的输出端导入具有两个输入端和一个输出端的或门64的第一输入端中，并且其第二输入端与与门61的输出端相连。或门64的承载着被校正的y值的输出端66被导回与门63的第二输入端中。

对于i=1，...，n的情况而言，存储元件Spi6li均全部与相同的、承载着要存储的数据值x的输入线路65相连，由此在无错误的情况下将相同的值存储在每个存储元件Spi6li内。

现在应对图5的电路布置的工作方式进行说明。

如果y1=y2=...=yn=0，那么，无论是与门61，还是或门62，均输出值0，因此，在或门64的两个输入端上均加载值0，其也在输出端66上产生值y=0。如果y1=y2=...=yn=1，或门62则输出值1。因此，在或门64的第一输入端上加载值1，其也在输出端66上产生值y=1。

为了尽可能简单描述的目的，现在示例性地假设n=3，并且说明了在两个存储元件Sp2和Sp3内存在错误的情况下的表现。

为了进行说明，例如在第一半时钟内由所有三个存储元件所输出的准确值都等于1，因此，在第一半时钟内，y1=y2=y3=1。那么，校正元件的承载着值y的输出端66就在第一半时钟内输出值1。在第二半时钟内，现在在例如y1=1并且有错误的情况下，y2=y3=0。那么，与门61在第二半时钟内输出值0并且或门62输出加载在与门61的第一输入端上的值1，承载着值y=1的输出端66则被导回其第二输入端中。因此，在第二半时钟内，在与门63的两个输入端上分别加载值1，因此，该门的输出端也输出值1，其与或门64的第一输入端相连。因此，输出端66的输出值y=1在第二半时钟内稳定地保持为1，输出值仍然是正确的，尽管在存储元件内存在2比特位的错误。可以相应的方式检验，在第二半时钟内准确地校正m（m≤n-1）个存储元件的每个错误。

图4和图5仅示出了用于实施n-输入校正元件的两种可能的实例，并且当然还可以使用逻辑门电路的其他布置实现其他的实施方式。还可通过晶体管实现n-输入校正元件，因此，可在晶体管的层面上对这种实施方式进行说明，其中，原则上可以例如通过图4和图5中所示的逻辑门电路来实现相同的功能性。

在至此说明的实施例中，除了使用存储元件来存储相同的值以外，在存储元件之间不存在任何特殊的联系。在有些实施例中，存储元件可能具有主从关系，其中，主动存储元件并不是直接由输入端、而是通过一个或多个相应的主动存储元件来获取要存储的数据。现在参照图6至8来说明相应的实施例。

图6a示出了一种根据本发明的电路布置，其中，三个存储元件SpM72，SpS173和SpS274的输出端与3-输入校正元件75的输入端相连，其中，不同的存储元件为主从触发器的主触发器或者从触发器。可以如以上所述地来使3-输入校正元件75生效。存储元件SpM72为具有时钟信号cl1的主锁存器，存储元件SpS173和存储元件SpS274具有时钟信号cl2的从锁存器的功能。

多路复用器MUX71前接于存储元件SpM72，在其输入端上按照所选择的模式在扫描模式、即测试运行模式下输入扫描输入信号（Scan-in-Signal）或者在正常的工作模式下输入数据输入信号（Data-inSignal）。按照所选择的模式在3-输入校正元件的输出端out上输出扫描输出值（Scan-out-Wert）或者数据输出值（Data-out-Wert）。在另一种实施例中，也可省去用于实施测试运行类型的多路复用器MUX71。在这种情况下，数据输入信号例如也可以直接被加载到存储元件SpM72上。

那么，就可以如上面例如对图4的实施例或者图5的实施例所说明的那样，通过3-输入校正元件对存储在三个存储元件72，73和74中的数据值进行错误校正。

由于使用了存储元件的主从布置，在有些情况下可能导致延时。例如可能出现，由于通过主存储元件所引起的延时，与存储到主存储元件中相比，更晚地将数据值存储到从存储元件中。在这种情况下，可提供延时元件，以便例如确保，在错误校正装置、例如n-输入校正元件上同时提供所有存储元件的输出。

在图6b中示出了一种相应的实施例。图6b中的实施例与图6a所示的实施例基本一致，因此，下面仅说明其不同之处。

与图6a所不同的是，在如图6b的实施例中，在存储元件SpM72的输出端和3-输入校正元件75的三个输入端中的一个输入端之间提供了延时元件76。在如图6b的实施例中，这样来选择延时元件76的延时，即同步地向3-输入校正元件75提供存储元件72至74的输出。

现在应参照附图6c来说明为此所需的延时。如图6c中示意性示出的那样，时钟信号cl1的各个时钟周期或者时钟沿相互之间具有△₂的间隔。时钟信号cl2的时钟周期或者时钟沿与此错位了△₁。

为了实现存储元件72至74的所有输出值同步地被导入3-输入校正元件75，在图6b的实施例中，这样提供了具有相应延时的延时元件76，即考虑由cl2到cl1的时钟错位（Taktversatz）△₁以及存储元件73和74的延时。在另一种作为图6b的变体的实施例中，这例如可以通过由时钟信号cl2到延时元件76的可选引线77（在图6b中以虚线示出）实现。

在图3至图6的实施例中，存储单元的数量等于用作为错误校正装置的n-输入校正元件的输入端的数量。在其他实施例中，错误校正装置也可以设置n-输入校正元件，其所具有的输入端的数量为n，要小于存储单元N的数量。现参照附图7a-7d来说明其实施例。

图7a示出了根据一种实施例的存储元件布置，具有N=4个存储元件SpM183，SpS186，SpM284，SpS287以及错误校正装置811，错误校正装置包括3-输入校正元件，因此在这里n=3。

多路复用器MUX181、存储元件SpM183和存储元件SpS186构成了第一主从触发器，其中，SpM183是该第一主从触发器的主锁存器，SpS186是其从锁存器。多路复用器MUX282、存储元件SpM284和存储元件SpS287构成了第二主从触发器，其中，SpM284是该第二主从触发器的主锁存器，SpS287是其从锁存器。在其他实施例中，在此也可以省去多路复用器MUX181和/或MUX282。其中，也可以仅使用两个多路复用器81，82中的一个多路复用器，并且在未前接任何多路复用器的存储元件83或者84上，将数据输入信号直接导向该存储元件。

相应于主从触发器的一种传统的设计，存储元件SpM183和SpM284连接第一时钟信号cl1，而存储元件SpS186和SpS287则连接第二时钟信号cl2。

取决于二进制的控制信号c，承载着要存储的数据信号的数据输入端Data-in、或者承载着要扫描输入的信号的扫描输入端Scan-in通过多路复用器MUX181和MUX282与存储元件SpM1和SpM2的数据输入端相连。

在图7a的实施例中，错误校正装置811另外包括与门89。存储元件SpM183的输出端（数据输出端）不仅被导入存储元件SpS186的输入端（数据输入端），而且被导入包括两个输入端和一个输出端的与门89的第一个输入端。存储元件SpM284的输出端不仅被导入存储元件SpS287的输入端，而且被导入与门89的第二输入端。

存储元件SpS186的输出端与3-输入校正元件88的第一输入端相连。存储元件SpS287的输出端与该3-输入校正元件88的第二输入端相连，而与门89的输出端与3-输入校正元件的第三输入端相连，该校正元件在其输出端上输出了被校正的值y。与门89执行布尔函数g（x1,x2）=x1^x2，其中，g（0,0）=0≠1=g（1,1）并且g（0,1）=g（1,0）=0。

现在针对图7a的存储元件布置说明对于1比特位、2比特位和3比特位错误的错误校正。这种错误例如可能出现在存储元件布置的等候状态下。在此，等候状态指的是这样一种状态，即：在该状态下，在将数据值写入存储元件的时间点与需要并读取该数据值的时间点之间会存在较长的时间段、例如多个时钟周期，处于等候状态的存储元件在这些时钟周期内未被计时。通过这个较长的时间段例如提高了这种可能性，即在写入与读取之间出现错误、例如辐射错误。这种等候状态例如出现在这样的存储元件布置中，在其中，在系统启动前的程序运行（Hochfahren）时，数据、例如由所谓的引信或者另一个永久性存储器中所读取的数据、例如校准数据或者存储器布置的错误信息被一次性写入。

首先，观察该情况，即没有任何错误。

如果现在例如在时钟信号为cl1=1且cl2=0的时间点上，通过多路复用器MUX181和MUX282将数据值1写入存储元件SpM183和SpM284中，那么，当时钟信号为cl1=0并且cl2=1时，就在存储元件SpS186和SpS287，SpM183，SpM284的输出端上以及在与门89的输出端上分别加载值1，并且进而在3-输入校正元件88的所有三个输入端上都在加载值1，然后在其输出端上输出值1。

如果现在例如当时钟信号另外取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上出现了临时的1比特位错误，这个错误将输出值1篡改为0，那么，无错误的值1就在与门89的输出端上有错误地变成了0，因此，在3-输入校正元件88的三个输入端上加载1，0，1并且在3-输入校正元件的输出端上维持正确的值1。

现在将2比特位错误看作为另一个错误。如果现在例如当时钟信号另外取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上以及在存储元件SpM284的输出端上同时出现了临时错误，这个错误分别将输出值1篡改为0，那么，无错误的值1就在与门89的输出端上有错误地变成了0，因此，在3-输入校正元件88的三个输入端上加载1，0，1并且在3-输入校正元件的输出端上维持正确的值1。

如果当时钟信号另外取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上以及在存储元件SpS186的输出端上同时出现了临时错误，这个错误分别将输出值1篡改为0，那么，与门89的输出端上的无错误的值1就有错误地变成了0，并且在SpS186的输出端上无错误的值1变成了有错误的值0，因此，在3-输入校正元件88的三个输入端上加载0，0，1并且在3-输入校正元件的输出端上维持正确的值1。

相应地就可以确信，每个临时的、例如在等候状态下在cl1=0并且cl2=1时所出现的2比特位错误被电路装置校正。

现在将3比特位错误看作为另一错误。在此，我们然后观察这种情况，即在时钟信号cl1=1且cl2=0的这个时间点上，通过多路复用器MUX181和MUX282将值1写入存储元件SpM183和SpM284中。那么，在无错误的情况下，当时钟信号cl1=0且cl2=1时，就在存储元件SpS186和SpS287，SpM183，SpM284的输出端上以及在与门89的输出端上分别加载值1，并且进而在3-输入校正元件88的所有的三个输入端上加载值1，然后在其输出端上输出值1。

如果当时钟信号然后取值cl1=0且cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上、在存储元件SpM284的输出端上并且在存储元件SpS186的输出端上同时出现了临时错误，这个错误分别将输出值1篡改为0，那么，在与门89的输出端上的无错误的值1就有错误地变成了0，并且在SpS186的输出端上的无错误的值1就有错误地变成了0，因此，在3-输入校正元件88的三个输入端上加载0，0，1并且在3-输入校正元件的输出端上维持正确的值1。如果当时钟信号然后取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上、在存储元件SpS186的输出端上以及在存储元件SpS187的输出端上同时出现了临时错误，这个错误分别将输出值1篡改为0，那么，与门89的输出端上的无错误的值1、在存储元件SpS186的输出端上无错误的值1以及在存储元件SpS287的输出端上无错误的值1就变成了有错误的值0，因此，在3-输入校正元件88的三个输入端上加载0，0，0，并且在3-输入校正元件的输出端上的正确的值1就被篡改为有错误的值0。这描述了一种状态的实例，在该状态下，相同的值并不导入错误校正装置811的所有输入端中，但并不进一步输出先前所输出的值。

如果在无错误的情况下在时钟信号cl1=1且cl2=0的这个时间点上通过多路复用器MUX181和MUX282将值0写入存储元件SpM183和SpM284中，就形成了另一种情况实例。那么，如果时钟信号cl1=0且cl2=1，就在存储元件SpS186和SpS287，SpM183，SpM284的输出端上并且在与门89的输出端上分别加载值0，并且进而在3-输入校正元件88的所有三个输入端上加载值0，然后，这就在其输出端上输出值0。

如果现在在时钟信号然后取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上、在存储元件SpS186的输出端上并且在存储元件SpS187的输出端上同时出现了临时错误，这个错误分别将输出值0篡改为1，那么，与门89的输出端上的无错误的值0就不发生改变。在存储元件SpS186的输出端上的无错误的值0和在存储元件SpS287的输出端上的无错误的值0就变成有错误的值1，因此，在3-输入校正元件88的三个输入端上加载值1，0，1，并且在3-输入校正元件的输出端上输出正确的值0。

通过这种方式表明，在图7a的实施例中，至少一部分3比特位错误被正确地校正，而所有的2比特位错误和1比特位错误则全部被正确地校正。

由上面尤其可以看出，在图7a的电路布置中，能够可靠地识别出所有分别将正确的值0篡改为1的3比特位错误。

在图7a的实施例中，借助与门89对存储元件83和84的输出端进行运算。然而，为了这样一个目的，也可采用其他逻辑电路，例如或门、与非门（NAND-Gatter）或者或非门（NOR-Gatter）。在图7b中示出了一种相应的实施例。

图7b的电路布置与图7a中的电路布置所不同的是，图7a中的与门89被图7b中的或门85所取代。图7a和图7b中的相同的电路元件以同样的标注标记，在此不再赘述。

在图7b中，存储元件SpM183的数据输出端不仅被导入存储元件SpS186的数据输入端，而且被导入具有两个输入端和一个输出端的或门85的第一输入端。存储元件SpM284的数据输出端不仅被导入存储元件SpS287的数据输入端，而且被导入或门85的第二输入端。

存储元件SpS186的数据输出端与3-输入校正元件88的第一输入端相连。存储元件SpS287的数据输出端与3-输入校正元件88的第二输入端相连，而或门85的输出端则与3-输入校正元件的第三输入端相连，该3-输入校正元件在其输出端上输出被校正的值y。或门85执行布尔函数g（x1,x2）=x1V x2，其中，g（0,0）=0≠1=g（1,1）并且g（0,1）=g（1,0）=1。

通过图7b的存储元件布置所进行的错误校正与图7a的存储元件布置中的错误校正相似，均可简单地进行检验。识别出的是，与在图7a的电路布置中相同，所有的1比特位错误和所有的2比特位错误例如在等候状态下在cl1=0和cl2=1时得以正确的纠正。现在对那些在图7a的电路布置中无法被校正的3比特位错误的校正进行研究。

要研究这种情况，即：在时钟信号cl1=1且cl2=0的这个时间点上，通过多路复用器MUX181和MUX282将值1写入存储元件SpM183和SpM284中。那么，在无错误的情况下，当时钟信号cl1=0且cl2=1时，就在存储元件SpS186和SpS287，Sp S186，Sp S287的输出端上并且在或门85的输出端上分别加载值1，并且进而在3-输入校正元件88的所有三个输入端上加载值1，然后在其输出端上输出值1。如果当时钟信号另继续取值cl1=0和cl2=1并且系统例如处于等候状态时，在存储元件SpM183的输出端上、在存储元件SpS186的输出端上并且在存储元件SpS287的输出端上同时出现临时错误，这个错误分别将输出值1篡改为0，那么，在或门85的输出端上的无错误的值1就不发生改变。在存储元件SpS186的输出端上无错误的值1以及在存储元件SpS287的输出端上无错误的值1就分别被篡改为有错误的值0，因此，在3-输入校正元件88的三个输入端上加载值0，1，0，并且在3-输入校正元件的输出端上输出正确的值1。由图7b的电路布置对每个将正确的值1篡改为0的3比特位错误进行校正。这可通过以相同的方式观察所有四个这种3比特位错误的方式来加以检验。如果与正确的值1被篡改为有错误的值0相比，正确的值0要更经常地被篡改为有错误的值1，那么，例如就可使用如图7a的存储元件布置。

如果与正确的值0被篡改为有错误的值1相比，正确的值1要更经常地被篡改为有错误的值1，那么，例如就可使用如图7b的存储元件布置。通过这种方式，能够正确地校正更多数量的3比特位错误。然而原则上，在每种情况下当然也能够不仅使用图7a的存储元件布置，还可以使用图7b的存储元件布置。

如已经对图6a的情况所阐述的那样，由于使用主存储元件和从存储元件，会导致延时。与参照附图6b对图6a的电路布置所阐述的那样，还可对图7a和图7b的电路布置采用相应的延时元件，以便确保，在所期望的时间点在3-输入校正元件88上加载所有输出值。在图7c中示出了一种对图7a的实施例加以修改的实例。

在此，提供了延时元件810后接于与门89。也在图7b的实施例中以相似的方式，延时元件可以后接于或门85。在其他实施例中，可在与门89或或门85的输入端之前提供相应的延时元件。

在图7d中示出了一个图表，该图表基本上与图6c的图表相对应，并且表明了时钟错位△₁，例如可以通过图7c的延时元件810来补偿这一时钟错位。

在图7a至7c的实施例中，存储元件83和84的输出端可以通过逻辑门电路89或85组合，并且被导入3-输入校正元件88的一个输入端。在其他实施例中，可以-类似于图3的实施例-为每个存储元件提供n-输入校正元件的一个独立的输入端。在图8中示出了一种相应的实施例。

图8示出了根据另一种实施例的存储元件布置，具有N=4个存储元件SpM193，SpS196，SpM294，SpS297以及一个4-输入校正元件98，因此在这里n=4。

多路复用器MUX191、存储元件SpM193和存储元件SpS196构成了第一主从触发器，其中，SpM193为该第一主从触发器的主锁存器，并且SpS196为其从锁存器。多路复用器MUX292、存储元件SpM294和存储元件SpS297构成了第二主从触发器，其中，SpM294为该第二主从触发器的主锁存器，SpS297为其从锁存器。在其他实施例中，也可以如上述那样省去多路复用器MUX191和/或MUX292。

相应于主从触发器的一种传统的设计，存储元件SpM193和SpM294连接第一时钟信号cl1上，而存储元件SpS196和SpS297连接第二时钟信号cl2。

承载着要存储的数据信号的数据输入端Data-in或者承载着要扫描输入的信号的扫描输入端Scan-in取决于二进制的控制信号c通过多路复用器MUX191和MUX292与存储元件SpM1和SpM2的数据输入端相连。

存储元件SpM193的输出端不仅被导入存储元件SpS196的输入端，而且被导入4-输入校正元件的第一输入端。存储元件SpM294的输出端不仅被导入存储元件SpS297的输入端，而且被导入4-输入校正元件98的第二输入端。

存储元件SpS196的输出端与4-输入校正元件98的第三输入端相连。存储元件SpS297的输出端与4-输入校正元件98的第四输入端相连，4-输入校正元件在输出端上输出被校正的值y_corr。

在这里应针对3比特位错误来说明图8的存储元件布置的错误校正。

首先，我们再次观察不存在任何错误的情况。

如果在时钟信号为cl1=1且cl2=0的时间点上通过多路复用器MUX191和MUX292将值1写入存储元件SpM193和SpM294中，那么，当时钟信号为cl1=0且cl2=1时，就在存储元件SpS196和SpS297，SpM193，SpM294的输出端上分别加载值1，进而在4-输入校正元件98的所有四个输出端上加载值1，然后在其输出端上输出值1。

如果当时钟信号另外取值cl1=0且cl2=1并且系统例如处于等候状态时，在存储元件SpM193，SpM294和SpS196的输出端上出现了临时错误，这个错误将输出值1篡改为0，那么，在4-输入校正元件98的第一、第二和第三输入端上分别加载有错误的值0，而在其第四输入端上则加载正确的值1。因为4-输入校正元件98的所有输入值并非全部相同，因此，该元件就在其输入端上输出其目前已输出的正确的值1。如果各个上述错误是在时间上先后出现，如果系统例如处于等候状态，也是这种情况。

如上面由图6和图7的实施例中可以看出的那样，根据本发明的错误校正装置可以包括n-输入校正元件，其中，n可能小于或等于存储元件的数量N。通常可在N个存储元件的条件下，n-输入校正元件前接有组合电路，组合电路将存储单元的N个输出端导向n-输入校正元件的n个输入端。这种组合电路例如包括上面提到的与门和或门。在图9中示出了另一种相应的实施例。

图9示出了一种根据本发明的存储元件布置，包括了N个存储元件Spi10i（i=1，...，N）存储元件在其相应的输出端上输出值yi并且，与组合电路1011形式的逻辑电路的N个输入端相连，用于以N个二进制输入端和n个二进制输出端实现组合函数F，输入端和输出端引导着值zj，j=1，...，n。其中，n≥3，N≥n。组合电路1011的n个二进制输出端与n-输入校正元件1012的n个二进制输入端相连，n-输入校正元件在其二进制输出端1013上输出被校正的输出信号y_corr。在这种情况下，错误校正装置1014包括了组合电路1011和n-输入校正元件1012。要注意的是，在其他实施例中，组合电路1011的n个输出端中的至少一个输出端可以通过延时元件与n-输入校正元件1012的分别配属的输入端相连，例如以便如图6b和7c所说明的那样同步、尤其是同时为n-输入校正元件1012提供相应的输入值。

组合电路1011将在其N个输入端上所加载的二进制值y1，...，yN转化为在其n个输出端上所输出的值z1，...，zn，

z1，...，zn=F（y1，...，yN）。

在一种实施例中，这样来设置组合电路1011，即适用于：

1.在输入时，组合电路1011输出值

2.在输入

时，组合电路1011输出值

3.如果向组合电路1011输入一个至少包含一个1、至多包含k个1的二进制序列y1，...，yN，那么，由该组合电路1011所输出的二进制序列z1，...，zn=F（y1，...，yN）就包含至少一个1和至少一个0。在此，2≤k≤N?1，

4.如果向组合电路1011输入一个至少包含一个0、至多包含k个0的二进制序列y1，...，yN，那么，由该组合电路1011所输出的二进制序列z1，...，zn=F（y1，...，yN）就包含至少一个1和至少一个0。

n-输入校正元件1012的工作方式与上文中的列表相同，在下表中再次示出。

n-输入校正元件1012在输入了y1=y2=...=yn=0的情况下输出值y=0，并且在输入了y1=y2=...=yn=1的情况下输出值y=1。而在所有其他情况下，n-输入校正元件则均输出先前的值。

这种存储元件布置容许对在第二半时钟内影响多达k个存储元件的输出的k个临时错误进行校正，其中，按照各个实施例，k至少等于2，最高等于n-1。

如果例如在第一半时钟内y1=y2=...=yN=1，那么，在这半时钟内，（z1，z2，...，zn）=F（1，...，1）=1，...，1，并且进而y=1。现如果在第二半时钟内有多达k个存储元件例如由于辐射错误而被干扰为值0，那么，组合电路1011就将输入值y1，...，yN呈现为输出值z1，...，zn=F（y1，...，yN），因而该值的至少一个分量等于0并且至少一个分量等于1，因此，所有的分量z1，...，zn并非全部相等。在输入这些值时，所述n-输入校正元件1012在其输出端上输出了先前的值1，由此就正确地校正了存储元件Spi10i内最多篡改了n个比特位的错误。因此，尽管观察到有错误，尽管最多有k个存储元件在第二半时钟内取有错误的值，也仍然在第二半时钟内输出了被校正的值y=1。

例如如果N=n，那么就可简单地通过直接将存储元件Spi（i=1，...，N）的N=n个承载着信号yi的输出端与n-输入校正元件1012的相对应的输入端相连，实现组合电路1011，因此，在i=1，...，n并且k=n-1的条件下，zi=yi，这符合图3的实施例。因此，在这种情况下，就能够在第二半时钟内对存储元件输出时的n-1个错误进行校正。

可由如上所述的存储元件布置，构成一个存储装置。在图10中示意性地示出了一种相应的实施例。图10的存储装置包括存储器1110，所述存储器包括多个存储元件布置111至119，这些存储元件布置分别例如可根据上述实施例中任一种实施例设计。这些存储元件布置例如可如图所示地以矩阵形式布置，然而也可采用各种其他的布置，尤其是传统的存储元件在存储器内的布置。可通过存储器控制装置111，例如通过箭头1112所示的那样经过总线来访问存储器1110。

上述实施例仅为示例性说明。例如可简单地通过等效的方式来取代如图所示的逻辑布置，以形成新的实施例，这同样属于本发明的保护范畴。因此，在图7b的电路布置中，就可分别取消存储元件SpM183，SpS186，SpM284和SpS287的输出端或者使用被取消的存储器输出端，通过与非门来取代或门85，而不会改变所述电路布置的功能，尤其是其在校正1比特位错误、2比特位错误和3比特位错误方面的性能。

另外，例如两个在实施例中直接与n-输入校正元件的输入端相连的线路可以不仅通过与门还通过或门进行运算，并且取代这两个线路，甚至将与门的输出端和或门的输出端与n-输入校正元件的相对应的输入端相连接，而不改变校正1比特位错误、2比特位错误和3比特位错误的性能。

这些示例仅构成了一些可能的变型。尤其是能够使用普遍反转的信号和相应被调整的逻辑电路。

Claims

1.一种用于存储数据值的存储元件布置，包括：

N个存储元件（20-22），其中，N≥3，

用于将所述数据值导向所述存储单元（20-22）中的每个存储单元的数据输入端（24），并且

具有一个输出端和至少三个输入端的错误校正装置（23；811；1014），

其中，至少三个所述存储元件中的每个存储元件的输出端均与所述错误校正电路（23）中的一个输出端连接，

其中，如果至少三个所述存储元件（20-22）在至少所有三个所述存储元件的相应的输出端上输出相同的值，则所述错误校正电路（23；811；1014）设置用于在所述错误校正装置（23；811；1014）的输出端上提供所述值，并且用于在至少一种状态下维持先前所输出的所述值，至少三个所述存储元件（20-22）在所述状态下在所述存储元件的输出端上提供了两个不同的值。

2.根据权利要求1所述的存储元件布置，其中，所述错误校正装置（23）包括具有n个输入端和一个输出端的n-输入校正元件，其中，n≥3，并且，所述错误校正电路的所述输入端与所述n-输入校正元件（410；75；88；98）的输入端连接，其中这样设置所述n-输入校正元件（410；75；88；98），即当所有在所述错误校正装置的n个输入端上加载的数据值都一致时，则在所述n-输入校正元件（410；75；88；98）的所述输出端上输出一致的所述数据值，并且当所有在所述n-输入校正元件的所述n个输入端上加载的所述数据值并不都相同时，则维持先前在所述n-输入校正元件的所述输出端上所输出的所述数据值。

3.根据权利要求2所述的存储元件布置，

其中，n=N，并且

其中，至少三个所述存储元件中的每个存储元件的所述输出端与所述n-输入校正元件的分别配属的输入端连接。

4.根据权利要求2所述的存储元件布置，其中，n＜N。

5.根据权利要求4所述的存储元件布置，

其中，所述错误校正装置还包括逻辑门电路（85，89），其中，所述存储元件中的至少两个存储元件的输出端与所述逻辑门电路（85，89）的配属的输入端相连，并且

其中，所述逻辑门电路（85，89）的输出端与所述n-输入校正元件（88）的输入端连接。

6.根据权利要求5所述的存储元件布置，其中，所述逻辑门电路（89，85）执行二位的布尔函数g，其中，g（0，0）≠g（1，1）且g（0，1）=g（1，0），其中1和0表示所述存储元件中的一个存储元件的输出值的两种可能的状态。

7.根据权利要求6所述的存储元件布置，其中，所述布尔函数由与函数、与非函数、或函数和与或函数中选出。

8.根据权利要求4所述的存储元件布置，另外包括具有N个输入端和n个输出端的逻辑电路（1011），其中，所述逻辑电路（1011）中的每个输入端与所述存储元件（101-10N）中的一个存储元件的输出端连接，并且，所述逻辑电路（1011）的每个所述输出端与所述n-输入校正元件（1012）的配属的输入端连接。

9.根据权利要求8所述的存储元件布置，其中，所述逻辑电路（1011）的至少一个输出端通过延时元件与所述n-输入校正元件（1012）的分别配属的所述输入端连接。

10.根据前述权利要求中任一项所述的存储元件布置，其中，N个所述存储元件包括至少一个主存储元件和与所述至少一个主存储元件配属的至少一个从存储元件。

11.根据权利要求2和权利要求9所述的存储元件布置，其中，所述至少一个主存储元件包括主存储元件（72），并且其中所述至少一个从存储元件包括第一从存储元件（73）和第二从存储元件（74），其中所述主存储元件（72）的输出端与所述第一从存储元件（73）的输入端、与所述第二从存储元件（74）的输入端并且与所述n-输入校正元件（75）的第一输入端相连，其中所述第一从存储元件（73）的输出端与所述n-输入校正元件（75）的第二输出端相连，并且其中所述第二从存储元件（74）的输出端与所述n-输入校正元件的第三输入端相连。

12.根据权利要求11所述的存储元件布置，其中，所述主存储器的（72）的输出端通过延时元件（76）与所述n-输入校正元件（75）的所述第一输入端相连。

13.根据权利要求11或12所述的存储器布置，其中，n=3。

14.根据权利要求2和权利要求9所述的存储元件布置，

其中，N≥4，并且其中至少四个所述存储元件构成了第一主从触发器和第二主从触发器，所述第一主从触发器和第二主从触发器分别具有设置为主锁存器的存储元件以及设置为从锁存器的存储元件，

其中，所述第一主从触发器的所述从锁存器的输出端与所述n-输入校正元件的第一输入端相连，

其中，所述第二主从触发器的所述从锁存器的输出端与所述n-输入校正元件的第二输入端相连，

其中，所述第一主从触发器的所述从锁存器的输出端与逻辑门电路（85，89）的第一输入端连接，其中所述逻辑门电路具有至少两个输入端和一个输出端，

其中，所述第二主从触发器的所述主锁存器的输出端与所述逻辑门电路（85，89）的第二输入端相连，并且

其中，所述逻辑门电路（85，89）的所述输出端与所述n-输入校正元件（88）的第三输入端连接。

15.根据权利要求14所述的存储器布置，其中，n=3并且N=4。

16.根据权利要求14或15所述存储元件布置还包括延时元件（810），所述延时元件布置在所述逻辑门电路（89）与所述n-输入校正元件（88）之间。

17.根据上述权利要求中任一项所述的存储元件布置，另外包括至少一个在所述至少一个存储元件之后接通的延时元件，其中，所述延时元件被设置为，用于同步所述存储元件所提供的输出信号。

18.一种存储器装置，包括：

包括多个根据权利要求1至17中任一项所述的存储元件布置（111-119）的存储器（1110），以及

用于将数据写入所述存储器（1110）中并且由所述存储器（1110）中读取数据的存储器控制装置（1111）。

19.一种方法，包括：

将数据值写入至少三个存储元件中，

由所述至少三个存储元件（20-22）中读取数据值，以及

基于所读取的数据值这样输出被校正的数据值，即当所读取的使是数据值一致时，则输出一致的所述数据值，并且在至少一种其中所述数据值不一致的状态下，输出先前所读取的数据值。

20.根据权利要求19所述的方法，其中，在每种在其中数据值并未达到一致的状态下，输出先前所读取的数据值。

21.根据权利要求19或20所述的方法，另外包括至少两个数据值与一个逻辑函数的运算，以便构成所运算的数据值，并且，如果未与所述逻辑函数运算的数据值和所述所运算的数据值并非全都具有相等的值，则输出先前所读取的数据值。

22.根据权利要求19至22中任一项所述的方法，其中，在所述存储元件例如处于等候状态期间，执行对所述被校正的数据值的输出。