CN104333351B

CN104333351B - 一种带复位结构的高速主从型d触发器

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Publication number: CN104333351B
Application number: CN201410539314.9A
Authority: CN
Inventors: 吴金; 许其罗; 姚群; 畅灵库; 郭义龙; 郑丽霞; 孙伟锋
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2014-10-13
Filing date: 2014-10-13
Publication date: 2017-02-15
Anticipated expiration: 2034-10-13
Also published as: CN104333351A

Abstract

本发明公开了一种带复位结构的高速主从型D触发器，包括主锁存器、从锁存器和用于复位上拉PMOS管。本发明对传统带复位结构的主从型DFF理论分析影响建立保持时间的因素，进行结构改进和参数优化，降低DFF的建立保持时间，提高DFF的性能，在保持电路工作稳定性的同时提高了DFF的工作速度，从而提高数字系统电路的工作频率。与传统主从式DFF触发器电路相比，本发明结构的DFF建立保持时间之和降低了近63％，有明显优势。此外，相对于传统DFF，本发明结构版图面积大大降低，因此本发明结构的DFF电路兼顾了速度和面积两个优势。

Description

一种带复位结构的高速主从型D触发器

技术领域

本发明设计一种带有复位结构的高速主从型D触发器，属于数字信号技术领域。

背景技术

随着CMOS集成电路技术的飞速发展，单个芯片上集成规模越来越大，而且时钟频率飞速增加，对各种电路的速度有着较高的要求。计时、计数数字电路作为集成系统中几乎是必不可少的一部分，其速度直接影响系统性能。由于VLSI技术的不断进步，数字系统的运行速度要求不断提高。触发器是数字系统中常用的一种元器件，其性能对整个系统的性能影响很大。目前许多触发器研究和应用中都是以D触发器为基础进行的，对DFF的速度有更高的要求。

时间-数字转换电路(TDC)就是一种重要的计时电路，其组成主要是计数器，计数器通过统计固定周期脉冲信号的周期个数，该数值与周期相乘，实现时间的数字量化，计数器主要由D触发器并配以少量的组合逻辑门电路组成。传统的同步或异步加法计数器加法，受进位链延迟的限制，当计数位数增加，计数器难以工作在高频计数时钟下。目前，高速高精度计数器的应用场合日渐增多，如果将面积因素考虑在内，普通的加减法计数器均不能满足要求。

线性反馈移位计数器(LFSR)是一种重要的计数电路，尤其是在高速集成电路领域备受青睐。LFSR计数器，其只用到了D触发器和异/同或门，所以延时不依赖于计数器的位数，仅与单个DFF与同或门的延时相关。普通的DFF因建立保持时间较长，随之带来的问题就是计数器的速度下降以及误码率的增加。

数字集成电路中，D触发器种类繁多，按照逻辑功能的不同，触发器可分为RS，JK、D和T触发器等多种类型，按照电路结构的不同，又可分为主从型结构、灵敏放大器型结构和维持阻塞结构等。不同类型的D触发器，性能优越性侧重点也各不相同。实际工作中，因TDC工作频率通常较高，且数据锁存时刻的随机性，不可避免的出现时钟信号沿与结点状态的跳变沿过分靠近。在这两种条件因素的共同影响下，结合DFF的建立、保持时间较大这一内因，导致数据锁存的误码率增加，限制了电路可靠性的提高。在DFF的相关参数中，建立、保持时间是最为重要的两个参数，也是影响DFF可靠性的关键参数，低建立、保持时间的设计对DFF进行数据快速存储应用十分重要。

发明内容

发明目的：针对上述存在的不足，本发明提供一种带有复位结构的高速主从型D触发器，降低D触发器的建立保持时间，保证了较小的版图面积。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种带复位结构的高速主从型D触发器，包括结构相同的主锁存器和从锁存器；其中主锁存器包括第一传输门TG1，第一反相器INV3，第一PMOS管MP1，第一反馈INV1；从锁存器包括：第二传输门TG2，第二反相器INV4，第二PMOS管MP2，第二反馈INV2；

所述第一传输门TG1包括一号PMOS管和一号NMOS管；一号POMS管的源极连接一号NMOS管的源极作为第一传输门的输入；一号PMOS管的漏极连接一号NMOS管的漏极作为第一传输门的输出，所述第一传输门的输出端连接到第一反相器INV3的输入端；

所述第一反相器INV3包括二号PMOS管和二号NOMS管，其中二号PMOS管的栅极连接二号NMOS管的栅极形成反相器的输入；二号PMOS管的漏极连接二号NMOS管的漏极形成反相器的输出；所述第一反相器INV3的输出连接到从锁存器中的第二传输门TG2的输入端；二号PMOS管的源极连接电源VDD，二号NMOS管的漏极接地；

所述第一PMOS管MP1，它的源极连接电源，栅极连接复位信号RB，漏极连接第一反相器INV3的输入端；

所述第一反馈INV1采用三态门，其输入端连接第一反相器INV3的输出端，输出端连接第一反相器INV3的输入端；

其中所述第一传输门TG1中的一号PMOS管的栅极连接第二时钟信号CKP，一号NMOS管的栅极连接第一时钟信号CKB；其中第二传输门TG2中的PMOS管的栅极连接第一时钟信号CKB，NMOS管的栅极连接第二时钟信号CKP；所述第一反馈INV1的第一控制信号端连接第一时钟信号CKB，第二控制信号端连接第二时钟信号CKP；所述第二反馈INV2中的第一控制信号端连接第二时钟信号CKP，第二控制信号端连接第一时钟信号CKB；

第一时钟信号CKB是时钟信号CK经过第三反相器INV5的输出信号，第二时钟信号CKP是第一时钟信号CKB经过第四反相器INV6的输出信号；第三反相器INV5由三号PMOS管和三号NMOS管构成，三号PMOS管的栅极连接三号NMOS管的栅极形成第三反相器INV5输入端，三号PMOS管的漏极连接三号NMOS管的漏极形成第三反相器INV5输出端，并且输出端连接到第四反相器INV6的输入端；三号PMOS管的源极连接电源VDD，三号NMOS管的漏极接地；第四反相器INV6的结构与第三反相器INV5结构相同。

进一步的，第二PMOS管MP2的尺寸是二号NMOS管的尺寸4-6倍。

有益效果：

(1)现有的主从型D触发器结构中，由于采用与非门复位方式，而与非门的延迟时间较大，大大增加了DFF的建立保持时间。本发明中复位信号为低电平有效，因此将复位结构直接采用PMOS上拉开关管可以减少建立保持时间；并且不采用NMOS下拉开关管，否则还需增加反相器，就会带来面积的增加。

(2)与现有技术中的反相器加传输门的结构相比，使用三态门作为反馈不仅可节省部分面积，而且源漏共享可以降低版图互连线的寄生电容，从而降低逻辑门电路的传输延迟。

(3)与现有的主从型D触发器相比，本发明提出的一种D触发器，结构更为精简，建立保持时间更低，版图面积更小，复位结构简单，更适用于在高速计数器的使用。

(4)第二PMOS管MP2的尺寸是二号NMOS管的尺寸4-6倍。若小于4倍，则会因为第一反相器INV3的二号NMOS放电太快，使得第二反相器INV4的输入端为低电平；若大于6倍，则会带来相应的寄生电容较大，影响速度。

附图说明

图1为数字单元库中传统带复位结构的D触发器。

图2为结构精简用与非门复位的D触发器。

图3为进一步改进主从型D触发器。

图4为两种形式的三态门电路结构。

图5为建立保持时间仿真方法示意图。

图6为高低电平建立保持时间情况。

图7为D触发器工作时序图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

第一传输门TG1包括一号PMOS管和一号NMOS管；一号POMS管的源极连接一号NMOS管的源极作为第一传输门的输入；一号PMOS管的漏极连接一号NMOS管的漏极作为第一传输门的输出，第一传输门的输出端连接到第一反相器INV3的输入端；

第一反相器INV3包括二号PMOS管和二号NOMS管，其中二号PMOS管的栅极连接二号NMOS管的栅极形成反相器的输入；二号PMOS管的漏极连接二号NMOS管的漏极形成反相器的输出；第一反相器INV3的输出连接到从锁存器中的第二传输门TG2的输入端；二号PMOS管的源极连接电源VDD，二号NMOS管的漏极接地；

第一PMOS管MP1，它的源极连接电源，栅极连接复位信号RB，漏极连接第一反相器INV3的输入端；

第一反馈INV1采用三态门，其输入端连接第一反相器INV3的输出端，输出端连接第一反相器INV3的输入端；

其中第一传输门TG1中的一号PMOS管的栅极连接第二时钟信号CKP，一号NMOS管的栅极连接第一时钟信号CKB；其中第二传输门TG2中的PMOS管的栅极连接第一时钟信号CKB，NMOS管的栅极连接第二时钟信号CKP；第一反馈INV1的第一控制信号端连接第一时钟信号CKB，第二控制信号端连接第二时钟信号CKP；第二反馈INV2中的第一控制信号端连接第二时钟信号CKP，第二控制信号端连接第一时钟信号CKB；

首先需要针对传统的主从型DFF电路结构，分析清楚建立、保持时间形成的机理，以及在特定建立、保持时间下形成误码的机制，找到不发生误码的工作条件，并通过仿真测试获得DFF建立保持时间的仿真结果，与理论分析进行对比。在此基础上，提出降低建立保持时间的DFF结构设计，再进行结构改进和参数优化，以获得满足要求D触发器。

建立时间(setup time)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被写入触发器；保持时间(holdtime)是指在触发器的时钟信号上升沿来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被写入触发器。对于不同的结构，其产生建立、保持时间的机理不同。

如图1所示主从型DFF结构，其建立时间由主锁存器Latch的相关延迟时间决定，即输入信号经过4个门的延迟传输后，以输入信号反相的形式建立在与非门NAND1的输出端。此时，当时钟沿信号达到，使第四传输门TG4导通后，该传输门两端的电压值相等，因此Latch环路可立刻将环路中的结点状态锁存。数据稳定不变的时间在时钟沿到来前的4个门延迟时间以上，就可确保数据锁存无误，由此得到该电路的建立时间为：

T_setup＝t_inv7+t_tg3+t_inv8+t_nand1 (1)

其中T_setup是建立时间，t_inv7信号经过第七反相器INV7的时间，t_tg3信号经过第三传输门TG3的时间，t_inv8信号经过第八反相器INV8的时间，t_nand1信号经过与非门NAND1的时间；

根据电路时序上主、从锁存器配合的工作方式，当DFF满足建立时间的要求后，第一级主锁存Latch构成闭环(保存状态)并与外部输入断开，此时输入端口可以随意变化，无需继续保持原有的状态，因为当第一级的主锁存与外部断开后，外部的输入信号无论如何变化，不会被读入到主锁存器中，因此可以随意变化。同时主锁存断开后，从所存器工作，可将主锁存的数据传输到Q端；保持时间Thold＝0。因此，对于主从式Latch构成的电路结构，其保持时间通常可以减小到0。

根据上述分析，减小D触发器建立、保持时间，可从两方面考虑，一是结构上的精简，减少主回路上反相器和传输门的个数，根据公式(1)可以有效地降低建立保持时间；二是参数上的优化，在结构精简的基础上，优化反相器或传输门中MOS管的宽长比，可以有效的减小节点寄生电容，从而降低传输延迟，达到降低建立、保持时间的目的。

如图2所示，因为电路结构中减少了一个反相器，因此建立时间随之减少一个反相器的延迟(对于TSMC 0.35μm工艺下，一个反相器的的延迟约为60-70ps)，建立保持时间的公式，修改为式(2)：

T_setup＝t_tg3+t_nand1+t_inv7 (2)

图2所示D触发器电路结构中，由于采用与非门复位方式，而与非门的延迟时间较大，大大增加了DFF的建立保持时间。复位信号为低电平有效，本发明将复位结构采用PMOS上拉开关管，而不采用NMOS下拉开关管，否则还需增加反相器，就会带来面积的增加。

如图3所示的D触发器结构：工作原理如下，当复位信号RB为高电平时，第一PMOS管MP1和第二PMOS管MP2关断，主锁存器和从锁存器正常工作，锁存数据，当复位信号RB为低电平时，第一PMOS管MP1和第二PMOS管MP2导通，强制第一反相器INV3和第二反相器INV4的输入端为“1”，使输入端Q为“0”，到达复位目的。带复位结构DFF将建立保持时间又缩小了一个与非门的延迟，建立保持时间变为式(3)。而且MOS管的个数减少2个，面积也得到了缩减。但结构上的更改，可能会带来一些性能上不稳定的，因此在实际使用中，要格外注意，通过合理设计MOS管参数，完全可以将不稳定因素降到最低。

T_setup＝t_tg1+t_inv3 (3)

其中t_inv3信号经过第一反相器INV3的时间，t_tg1信号经过第一传输门TG1的时间；

如图3所示的DFF，当复位信号RB低电平有效时，第一PMOS管MP1和第二PMOS管MP2同时导通，使得第二传输门TG2左端为低电平，右端为高电平，如果此时第二传输门TG2导通，那么第二PMOS管MP2灌入的电流一部分就会通过第二传输门TG2和第一反相器INV3中的二号NMOS管流向地，在本发明中如果第二PMOS管MP2尺寸偏小，而第一反相器INV3中二号NMOS管尺寸偏大，就会造成第二反相器INV4输入节点被拉低，使得无法正常复位，或者复位时间较长。

由于NMOS管的迁移率是PMOS管的2-3倍，电流相等的时候，PMOS管的尺寸应该是NMOS管尺寸的2-3倍，为了避免本发明中第二PMOS管MP2尺寸偏小，第一反相器INV3中二号NMOS管尺寸偏大，造成第二反相器INV4输入节点被拉低，使得无法正常复位，或者复位时间较长问题的发生，因此必须将第二PMOS管MP2的尺寸放大，令其是第一反相器INV3中二号NMOS管的尺寸4-6倍；若放大的尺寸小于4倍，则会因为第一反相器INV3的二号NMOS放电太快，使得第二反相器INV4的输入端为低电平；若放大的尺寸大于6倍，则会带来相应的寄生电容较大，影响速度为了减小DFF的建立保持时间。第一反相器INV3延迟亦较低，所以第一反相器INV3中MOS管尺寸亦较小，以较小输出节点寄生电容。以TSMC 0.35μm工艺为例，所有MOS管取最小栅长0.35μm，第一反相器INV3中二号NMOS管栅宽取1μm，那么第二PMOS管MP2的栅宽取4-6μm，在保证可以成功复位的同时，亦不会增加面积。

图3所示的DFF中，主锁存器和从锁存器中，反馈支路上第一反馈INV1和第二INV2均采用了三态门结构，其MOS管级电路如图4所示。

图4所示的三态门中，两PMOS管共用1次源漏、两NMOS管共用1次源漏，即共用2次源漏，在相同的宽长比(W/L)条件下，与反相器加传输门的结构相比，不仅可节省部分面积，而且源漏共享可以降低版图互连线的寄生电容，从而降低逻辑门电路的传输延迟。

图4中的时钟Clkb信号为时钟信号clk经过反相器后的信号，数据信号D在三态门中使能信号Clk与Clkb有效时，进行数据传输，输出数据Y。

图4中的两种不同结构的三态门，门控开关频率超过数据变化频率时，则选取更快变化的传输门开关更靠近输出端口的结构；相反，则选取变化更快的数据控制的PUN和PDN管更靠近输出端口的结构。在TDC中，通常时钟频率变化更快，选择图4中的第一种结构。在构成线性反馈移位计数器时，需要将DFF进行级联，本级DFF在复位过程中，第一PMOS管MP1会通过第一传输门TG1与上一级的DFF发生上述分析情况，因此第一PMOS管MP1管的尺寸设计需参考MP2管尺寸的设计考虑。

上述分析是对传统型带复位结构的DFF进行结构上的精简和改进，对于具体参数的优化和选择，需要通过软件的仿真。因此下面介如何仿真DFF的建立保持时间。

根据建立时间(setup time)的定义，其仿真方法是在D边沿信号到来后，产生CK沿信号，通过调节D-CK的时间间隔，使其不断接近建立时间，直到CK信号无法正确触发输入状态为止。如图5(e)所示为仿真建立时间时的D、CK输入信号。

根据保持时间(hold time)的定义，其仿真方法是在D边沿信号变化之前，产生CK沿信号，通过调节CK-D的时间间隔，使其不断接近保持时间，直到CK信号无法正确触发输入状态为止。

如图5(f)所示为仿真保持时间时的D、CK输入波形。若D、CK信号不满足建立、保持时间的时序关系，则输出Q端会产生错误。当输入数据频率提高时，建立、保持时间在整个数据周期中所占比重增大，更容易出现误码情况。

DFF的建立保持时间在锁存高电平和低电平时都会存在建立、保持时间的问题，但是其中会有一定的联系。如图6所示，为四种建立保持时间的呈现方式。虽然建立保持时间存在四种呈现方式，但实际上它们是成对出现的。以(a)、(b)情况为例，当高电平的建立时间Trisesetup＞0时，若时钟信号CK与输入信号D不满足Trisesetup，则Q端会输出低电平，导致数据锁存错误，在这种情况下，高电平的保持时间Tfallhold＝0；当Tfallhold＞0时，若CK与D信号不满足Tfallhold，则Q端会输出高电平，导致数据锁存错误，在这种情况下，Trisesetup＝0。可以看出Trisesetup、Tfallhold之间存在一定的关系，两者不会同时存在，其中必有一个为0或两个都为0。(c)、(d)的情况与(a)、(b)相同，也具有上述关系。

根据公式(3)，参数上的优化，主要是降低第一传输门TG1和第一反相器INV3的延迟，首先降低其自身的内部扩散电容、互连线电容和扇出电容，细致的版图设计有助于减少扩散电容和互连线电容；其次是增加晶体管的宽长比，增加充放电电流，但是增加晶体管尺寸也增加了扩散电容，因而增加了负载电容，一旦本征电容(即扩散电容)超过由连线和扇出形成的外部负载，增加门的尺寸就不再有助于减小延迟，参数优化必须参考以上两点，通过软件的仿真，以及合理的版图布局，最终确定带复位结构的低建立、保持时间的高速D触发器。

以TSMC 0.35μm工艺为仿真工艺库文件，对本发明提出的DFF进行仿真验证，其中数据信号频率为250MHz，时钟信号为100MHz，仿真结果如图7所示，当复位信号RB为高电平时，D触发器正常锁存数据，当RB变为低电平时，输出Q端复位，输出“0”。依次对图1主从型DFF，图2主从型DFF1和图3主从型DFF2所示的D触发器结构进行建立、保持时间的仿真对比，以及所用MOS管个数的对比，如表1所示。

表1 触发器建立保持时间比较

从表中数据计算可得，与数字单元库中传统DFF触发器电路相比，主从型DFF1，建立、保持时间之和降低了近66％，最终改进结构的DFF2与之相比，建立、保持时间之和降低了近63％，由此可见，本发明相比于传统的带复位结构的DFF相比，建立、保持时间有明显优势，但DFF1和DFF2的建立、保持时间基本一样，然而，表1中数据也表明本发明最终所提出的DFF2具有更少的晶体管数，大大降低的版图面积，因此本发明最终提出的DFF2兼顾了面积和低建立保持时间两个优势。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种带复位结构的高速主从型D触发器，其特征在于：包括结构相同的主锁存器和从锁存器；其中主锁存器包括第一传输门TG1，第一反相器INV3，第一PMOS管MP1，第一反馈INV1；从锁存器包括：第二传输门TG2，第二反相器INV4，第二PMOS管MP2，第二反馈INV2；

第一时钟信号CKB是时钟信号CK经过第三反相器INV5的输出信号，第二时钟信号CKP是第一时钟信号CKB经过第四反相器INV6的输出信号；第三反相器INV5由三号PMOS管和三号NMOS管构成，三号PMOS管的栅极连接三号NMOS管的栅极形成第三反相器INV5输入端，三号PMOS管的漏极连接三号NMOS管的漏极形成第三反相器INV5输出端，并且输出端连接到第四反相器INV6的输入端；三号PMOS管的源极连接电源VDD，三号NMOS管的漏极接地；第四反相器INV6的结构与第三反相器INV5结构相同；

第二PMOS管MP2的尺寸是二号NMOS管的尺寸4-6倍。