CN112436836B - 一种基于双补码算法的高速低功耗cds计数器 - Google Patents

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Abstract

一种基于双补码算法的高速低功耗CDS计数器，主要由N组计数单元组成，每组计数单元由D触发器和位翻转模块构成，每个计数单元中D触发器的正相输出Q连接至位翻转模块的输入端I，计数单元0的位翻转模块的输出端0连接至次低位计数单元1中D触发器的Clk时钟端，以此方式计数单元进行级联；该结构采用位翻转模块实现对计数器输出值的取补码操作实现数字减法运算，具有速度快、面积小和功耗低的优点；能够提高图像传感器分辨率和成像质量，进而扩大图像传感器的应用场合。

Description

一种基于双补码算法的高速低功耗CDS计数器
技术领域
本发明属于模拟集成电路领域，特别涉及一种基于双补码算法的高速低功耗CDS计数器。
背景技术
CMOS图像传感器因其低成本、低功耗和高集成度成为目前主流成像芯片，相关双采样电路和模拟数字转换器是CMOS图像传感器的关键组成部分。现有技术中相关双采样电路检测像素输出的信号值和复位值之间的电压差，以减少像素复位噪声、像素固定模式噪声和闪烁噪声。虽然单斜式模数转换器结构是列并行CMOS图像传感器中应用最广泛的结构之一，但由于单斜式模数转换器电路中比较器失调电压和响应速度存在列与列之间的非一致性，它仍然存在列固定模式噪声。现有技术采用数字相关双采样技术消除上述列固定模式噪声，该技术中列并行单斜式模数转换器分别对像素输出的复位电压和信号电压进行量化，然后在数字域对量化结果进行减法操作，进而消除了列并行模数转换器的非一致性，也即消除了列固定模式噪声。现有技术中采用如附图1所示的双向计数器实现上述减法操作，由多位D触发器和多路选择器构成，当每一位时钟CK从前一级的反相输出Qb获得时，计数器正向计数；相反，当时钟CK从前一级的正相输出Q获得时，计数器反相计数，进而实现减法操作。现有技术中多路选择器通常采用传输门结构或逻辑门结构实现，但都存在传输延时和面积消耗大的问题。高速高分辨率CMOS图像传感器的最新发展趋势是要求更快、更小的计数器，因此本专利提出了一种基于双补码算法的高速低功耗CDS计数器结构，其采用位翻转模块实现对计数器输出值的取补码操作实现数字减法运算，具有速度快、面积小和功耗低的优点。
发明内容
针对现有技术存在的问题，本发明提出一种基于双补码算法的高速低功耗CDS计数器，其采用位翻转模块实现对计数器输出值的取补码操作实现数字减法运算，具有速度快、面积小和功耗低的优点；能够提高图像传感器分辨率和成像质量，进而扩大图像传感器的应用场合。
一种基于双补码算法的高速低功耗CDS计数器，如图2所示，主要由N组计数单元组成，每组计数单元由D触发器和位翻转模块构成，具体连接关系如下：每个计数单元中D触发器的正相输出Q连接至位翻转模块的输入端I，计数单元0的位翻转模块的输出端I连 接至次低位计数单元1中D触发器的Clk时钟端，以此方式计数单元进行级联；计数单元0～计数单元N中D触发器的输出端连接至D0～DN端，形成N位二进制计数输出；所有计数单元中D触发器的复位端RST全部连接在一起，位翻转模块的控制端分别对应连接至控制时钟信号BWI_CK1和控制时钟信号BWI_CK2上。位翻转模块由三个PMOS晶体管M1～M3和三个NMOS晶体管M4～M6组成，具体连接关系如图3所示：晶体管M1的源级和晶体管M2的源级均连接至电源VDD上，晶体管M1的漏极和晶体管M2的漏极连接在一起，并连接到晶体管M3的源级上，晶体管M1的栅极和晶体管M4的栅极连接至输出入端I上，晶体管M2的栅极连接至控制时钟信号BWI_CK2上，晶体管M3的栅极连接至控制时钟信号BWI_CK1上，晶体管M3的漏极连接至输出端O上，晶体管M4和M5的漏极全部连接至输出端O上，晶体管M5的栅极连接至控制时钟信号BWI_CK1上，晶体管M4的源级连接至晶体管M6的漏极上，晶体管M6和M5的源级均连接至地线GND上，晶体管M6的栅极连接至控制时钟信号BWI_CK2上。当BWI_CK1和BWI_CK2的逻辑值为10、11、00时，输出端O的逻辑值为BWI_CK1和BWI_CK2的或非运算，而与输入端I的逻辑值没有关系；当BWI_CK1和BWI_CK2的逻辑值为01时，输出端0为输入端I的反相。具体输出关系如下表所示。
本发明所提出的的工作过程如下：首先RST为低电平时对全部D触发器进行复位操作，当RST变为高电平后准备计数，此时BWI_CK1=0，BWI_CK2=1，因此位翻转模块的输出端O为输入端I的反相操作，即位翻转模块的输出为D触发器的反相输出，此时整体计数器表现为普通正向计数器，此处可完成对像素输出的复位值的计数量化操作；当控制时钟信号BWI_CK1，BWI_CK2分别出现一个特定宽度的高电平和低电平，即时序图中的BWI阶段，在此之后对BWI阶段之前的最终计数值进行按位取反，即取补码，并以此值作为初始计数值并进行普通正向计数。
一种基于双补码算法的高速低功耗CDS计数器，所提出的CDS计数器在不牺牲面积的情况下，提高了速度和功耗。所提出的CDS计数器可用于采用单斜率ADC与数字CDS相结合的高速、高分辨率CMOS图像传感器。
附图说明
图1是传统可实现减法操作的双向计数器结构图；
图2是本发明所提出的双补码算法的高速低功耗CDS计数器结构示意图；
图3是本发明所提出的计数器位翻转模块具体结构图；
图4是本发明所提出的计数器控制时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施方式的具体描述。一种基于双补码算法的高速低功耗CDS计数器，如图2所示，主要由N组计数单元组成，每组计数单元由D触发器和位翻转模块构成，具体连接关系如下：每个计数单元中D触发器的正相输出Q连接至位翻转模块的输入端I，计数单元0的位翻转模块的 输出端I连接至次低位计数单元1中D触发器的Clk时钟端，以此方式计数单元进行级联；计 数单元0～计数单元N中D触发器的输出端连接至D0～DN端，形成N位二进制计数输出；所有计数单元中D触发器的复位端RST全部连接在一起，位翻转模块的控制端分别对应连接至控制时钟信号BWI_CK1和控制时钟信号BWI_CK2上。位翻转模块由三个PMOS晶体管M1～M3和三个NMOS晶体管M4～M6组成，具体连接关系如图3所示：晶体管M1的源级和晶体管M2的源级均连接至电源VDD上，晶体管M1的漏极和晶体管M2的漏极连接在一起，并连接到晶体管M3的源级上，晶体管M1的栅极和晶体管M4的栅极连接至输出入端I上，晶体管M2的栅极连接至控制时钟信号BWI_CK2上，晶体管M3的栅极连接至控制时钟信号BWI_CK1上，晶体管M3的漏极连接至输出端O上，晶体管M4和M5的漏极全部连接至输出端O上，晶体管M5的栅极连接至控制时钟信号BWI_CK1上，晶体管M4的源级连接至晶体管M6的漏极上，晶体管M6和M5的源级均连接至地线GND上，晶体管M6的栅极连接至控制时钟信号BWI_CK2上。
本发明所提出的的工作过程如下：首先RST为低电平时对全部D触发器进行复位操作，当RST变为高电平后准备计数，此时BWI_CK1=0 ,BWI_CK2=1，因此位翻转模块的输出端O为输入端I的反相操作，即位翻转模块的输出为D触发器的反相输出，此时整体计数器表现为普通正向计数器，此处可完成对像素输出的复位值的计数量化操作；当BWI_CK1 ,BWI_CK2分别出现一个特定宽度的高电平和低电平，即时序图中的BWI阶段，在此之后对BWI阶段之前的最终计数值进行按位取反，即取补码，并以此值作为初始计数值并进行普通正向计数。
本发明采用110nm工艺进行仿真，在该实例中，M1、M2、M3为PMOS管，M4、M5、M6为NMOS管。比较器中各晶体管宽长比的具体关系如下：各MOS管栅长均为110nm；M1、M2、M3栅宽为350um；M4、M5、M6栅宽为280nm。计数器的时钟频率为500MHz。

Claims (1)

1.一种基于双补码算法的高速低功耗CDS计数器，其特征在于：主要由N组计数单元组成，每组计数单元由D触发器和位翻转模块构成；
每个计数单元中D触发器的正相输出Q连接至位翻转模块的输入端I，计数单元0的位翻转模块的输出端O连接至次低位计数单元1中D触发器的Clk时钟端，以此方式计数单元进行级联；计数单元0～计数单元N中D触发器的输出端连接至D0～DN端，形成N位二进制计 数输出；所有计数单元中D触发器的复位端RST全部连接在一起，位翻转模块的控制端分别 对应连接至控制时钟信号BWI_CK1和控制时钟信号BWI_CK2上；
位翻转模块由三个PMOS晶体管M1～M3和三个NMOS晶体管M4～ M6组成，晶体管M1的源级和晶体管 M2的源级均连接至电源VDD上，晶体管M1的漏极和晶体管M2的漏极连接在一起，并连接到晶体管M3的源级上，晶体管M1的栅极和晶体管M4的栅极连接至输入端I上，晶体管M2的栅极连接至控制时钟信号BWI_CK2上，晶体管M3的栅极连接至控制时钟信号BWI_CK1上，晶体管 M3的漏极连接至输出端O上，晶体管M4和M5的漏极全部连接至输出端O上，晶体管M5的栅极连接至控制时钟信号BWI_CK1上，晶体管M4的源级连接至晶体管M6的漏极上，晶体管M6和M5的源级均连接至地线GND上，晶体管M6的栅极连接至控制时钟信号BWI_CK2上。
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