CN102420585A - 双边沿脉冲d触发器 - Google Patents
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Abstract
本发明公开了一种双边沿脉冲D触发器，包括源极与电源连接的预充MOS管、源极接地并且栅极接脉冲控制信号的脉冲控制MOS管、以及连接于所述预充MOS管的漏极和所述脉冲控制MOS管的漏极之间并具有求值输入端或输出端的求值MOS管，所述预充MOS管的栅极接所述脉冲控制信号。本发明在整个触发器求值的过程中，无论输出值是否需要翻转，电路都不会形成电源到地的通路，降低了电路的功耗；同时，由于求值时预充管关断，使得节点电平更快地放电，可以使电路的工作速度加快。
Description
技术领域
本发明涉及集成电路器件技术领域，尤其涉及一种双边沿脉冲D触发器。
背景技术
在数字电路中，通常需要将运算的结果保存起来；另外，在由时钟控制的电路中，也需要在两个时钟脉冲的间隔，保持整个电路的状态不变。为此，需要使用具有记忆功能的逻辑单元。触发器就是这样一种逻辑单元。触发器的基本特性是：具有两个稳定的输出状态，可以在输入信号的作用下改变状态和保持状态。按照逻辑功能的不同，触发器可以分为RS、JK、D和T等多种类型，按照电路结构的不同，触发器又分为主从结构、基于门电路延时的结构、维持阻塞结构等各种结构，不同书本和领域对触发器的划分依据也有所不同。但无论如何划分，触发器都是构成数字集成电路不可缺少的部分，触发器的性能将影响整个集成电路的性能。
双边沿脉冲触发器的优点是可以在时钟的上升沿和下降沿同时触发，在不增加系统时钟频率的前提下将数据的处理速度增加一倍。但是普通的双边沿脉冲触发器的功耗一般较大。
随着数字集成电路的规模越来越大，功耗成为不可忽视的问题。目前研发的CMOS IC中，95％以上都要求进行低功耗设计，尤其是高端的IC产品设计，对低功耗的要求会更高。现有的双边沿脉冲D触发器结构中一般用MOS管作为上拉的预充管，例如：
如图1所示为常用的DCCER(Differential Conditional CapturingEnergy Recovery)触发器电路，当脉冲控制信号为低时，MOS管Mn5截止，电路处于预充状态。通过导通的两个预充管Mp1和Mp2将SET和RESET点预充为高。在此期间内，电路通过两个与非门构成的锁存结构将输出端Q和QB的值锁存并输出。
当脉冲控制信号有效，即脉冲(Pulse)信号为高时，MOS管Mn5开启，电路进行求值。若上个周期的输出Q与输入D的值相同，则左、右两路都处于断开状态，Q与QB的值不变，通过锁存电路进行保持并输出；若上个周期的输出Q与当前输入值D相异，则左、右两路一个导通一个断开，导通的一侧通过放电对输出端进行重新赋值。例如：若上一周期中Qn-1＝0、Dn＝1，则左侧电路导通，右侧电路截止，通过放电SET点电平变为低，则经过与非门的逻辑运算后得到Qn＝1、Qn-1＝0，输出实现翻转。同理，当Qn-1＝1、Dn＝0时，右侧电路导通，左侧电路断开，输出实现翻转。
如图2所示为常用的SCCER(Single-ended Conditional CapturingEnergy Recovery)触发器电路，当脉冲控制信号为低时，MOS管Mn2截止，电路处于预充状态。通过导通的预充管Mp1将X点预充为高。在此期间内，由X控制的Mp2截止，输出处于锁存状态。
当脉冲控制信号有效，即脉冲(Pulse)信号为高时，Mn2管开启，电路进行求值。若D＝1、DBn-1＝1，则左侧电路导通、右侧电路断开，经过放电后X点电平由高变为低，Mp2导通，R点电平为高，输出Q＝1、QB＝0。若DB＝1，左侧电路断开、右侧电路导通，R点放电为0，输出Q＝0、QB＝1。
由上面列举的两种常用触发器结构可见，由于预充管的栅极接地，在整个电路工作状态下处于导通状态。在求值过程中，如果输出数据需要发生翻转，就会形成从电源到地的通路。虽然时间很短，但是会带来一定的不必要的功耗，不符合低功耗的电路设计风格。同时，由于预充管一直处于导通状态，会影响电路的放电速度，对触发器的工作速度产生不利影响。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：提供一种双边沿脉冲D触发器，以降低电路功耗，加快电路放电速度。
(二)技术方案
为解决上述问题，本发明提供了一种双边沿脉冲D触发器，包括源极与电源连接的预充MOS管、源极接地并且栅极接脉冲控制信号的脉冲控制MOS管、以及连接于所述预充MOS管的漏极和所述脉冲控制MOS管的漏极之间并具有求值输入端或输出端的求值MOS管，所述预充MOS管的栅极接所述脉冲控制信号。
优选地，所述D触发器为DCCER触发器，所述预充MOS管包括源极分别与电源连接的第一预充PMOS管和第二预充PMOS管，所述第一预充PMOS管和第二预充PMOS管的栅极分别接所述脉冲控制信号。
优选地，所述求值MOS管包括漏极与所述第一预充PMOS管的漏极连接的第一求值NMOS管、漏极与所述第一求值NMOS管的源极连接的第三求值NMOS管、漏极与所述第二预充PMOS管的漏极连接的第二求值NMOS管以及漏极与所述第二求值NMOS管的源极连接的第四求值NMOS管，所述第三求值NMOS管与第四求值NMOS管的源极与所述脉冲控制MOS管的漏极连接，所述第一求值NMOS管和第二求值NMOS管的栅极分别为求值信号输入端；所述第三求值NMOS管和第四求值NMOS管的栅极分别为求值信号输出端，所述第一求值NMOS管和第二求值NMOS管的漏极分别通过锁存电路结构与所述两个求值信号输出端连接。
优选地，所述D触发器为SCCER触发器，所述预充MOS管包括源极与电源连接的第三预充PMOS管。
优选地，所述求值MOS管包括漏极与所述第三预充PMOS管的漏极连接的第五求值NMOS管、漏极与所述第五求值NMOS管的源极连接的第六求值NMOS管、源极与电源连接并且栅极与所述第三预充PMOS管的漏极连接的第七求值PMOS管、以及漏极与所述第七求值PMOS管的漏极连接的第八求值NMOS管，所述第六求值NMOS管和第八求值NMOS管的源极分别与所述脉冲控制MOS管的漏极连接，所述第五求值NMOS管和第八求值NMOS管的栅极分别为求值输入端，所述第六求值NMOS管的栅极和所述第七求值PMOS管的漏极为求值输出端。
(三)有益效果
本发明在整个触发器求值的过程中，无论输出值是否需要翻转，电路都不会形成电源到地的通路，降低了电路的功耗；同时，由于求值时预充管关断，使得节点电平更快地放电，可以使电路的工作速度加快。
附图说明
图1为现有技术中DCCER触发器的电路结构示意图；
图2为现有技术中SCCER触发器的电路结构示意图；
图3为根据本发明实施例一的DCCER触发器的电路结构示意图；
图4为根据本发明实施例二的SCCER触发器的电路结构示意图。
具体实施方式
下面结合附图及实施例对本发明进行详细说明如下。
一种双边沿脉冲D触发器，包括源极与电源连接的预充MOS管、源极接地并且栅极接脉冲控制信号的脉冲控制MOS管、以及连接于所述预充MOS管的漏极和所述脉冲控制MOS管的漏极之间并具有求值输入端或输出端的求值MOS管，所述预充MOS管的栅极接所述脉冲控制信号。
实施例一：
如图3所示，本实施例所述D触发器为DCCER触发器，所述预充MOS管包括源极分别与电源连接的第一预充PMOS管Mp101和第二预充PMOS管Mp102，所述第一预充PMOS管Mp101和第二预充PMOS管Mp102的栅极分别接所述脉冲控制信号Pulse。
所述求值MOS管包括漏极与所述第一预充PMOS管Mp101的漏极连接的第一求值NMOS管Mn101、漏极与所述第一求值NMOS管Mn101的源极连接的第三求值NMOS管Mn103、漏极与所述第二预充PMOS管Mp102的漏极连接的第二求值NMOS管Mn102以及漏极与所述第二求值NMOS管Mn102的源极连接的第四求值NMOS管Mn104，所述第三求值NMOS管Mn103与第四求值NMOS管Mn104的源极与脉冲控制MOS管Mn105的漏极连接，所述脉冲控制MOS管Mn105的源极接地、栅极接脉冲控制信号Pulse。
所述第一求值NMOS管Mn101和第二求值NMOS管Mn102的栅极分别为求值信号输入端，输入信号D和DB；所述第三求值NMOS管Mn103和第四求值NMOS管Mn104的栅极分别为求值信号输出端，输出信号QB和Q，所述第一求值NMOS管Mn101和第二求值NMOS管Mn102的漏极(即图3中的Set点和Reset点)分别通过由两个与非门组成的锁存电路结构与所述两个求值信号输出端连接。
当脉冲控制信号Pulse为低电平时，脉冲控制MOS管Mn105截止，第一预充PMOS管Mp101和第二预充PMOS管Mp102导通，电路处于预充状态。通过导通的第一预充PMOS管Mp101和第二预充PMOS管Mp102将Set点和Reset点预充为高。在此期间内，电路通过两个与非门构成的锁存电路结构将两个求值信号输出端输出的Q和QB的值锁存并输出。
当脉冲控制信号Pulse为高电平时，脉冲控制MOS管Mn105开启，第一预充PMOS管Mp101和第二预充PMOS管Mp102断开，电路进行求值。
实施例二：
如图4所示，本实施例所述D触发器为SCCER触发器，所述预充MOS管包括源极与电源连接、栅极与脉冲控制信号Pulse连接的第三预充PMOS管Mp201。
所述求值MOS管包括漏极与所述第三预充PMOS管Mp201的漏极连接的第五求值NMOS管Mn201、漏极与所述第五求值NMOS管Mn201的源极连接的第六求值NMOS管Mn203、源极与电源连接并且栅极与所述第三预充PMOS管Mp201的漏极连接的第七求值PMOS管Mp202、以及漏极与所述第七求值PMOS管Mp202的漏极连接的第八求值NMOS管Mn202，所述第六求值NMOS管Mn203和第八求值NMOS管Mn202的源极分别与脉冲控制MOS管Mn204的漏极连接，所述脉冲控制MOS管Mn204的栅极连接脉冲控制信号Pulse、源极接地。
所述第五求值NMOS管Mn201和第八求值NMOS管Mn202的栅极分别为求值输入端，连接输入信号D和DB，所述第六求值NMOS管Mn203的栅极为求值输出端，输出信号QB，所述第七求值PMOS管Mp202的漏极经过两个反向并联的非门和与两个并联的非门串联的非门后输出信号Q。
当脉冲控制信号Pulse为低时，脉冲控制MOS管Mn204截止，第三预充PMOS管Mp201导通，电路处于预充状态。通过导通的第三预充PMOS管Mp201管将X点预充为高。在此期间内，由X点的控制的第七求值PMOS管Mp202截止，输出处于锁存状态。
当脉冲控制信号Pulse为高时，脉冲控制MOS管Mn204导通，第三预充PMOS管Mp201关闭，电路进行求值。
下面分别对实施例一与现有技术的DCCER触发器，以及实施例二与现有技术的SCCER触发器的仿真结果进行对比：
用65nm工艺的模型进行仿真，对触发器的功耗、延迟等性能指标进行了如下的比较：
通过上述仿真数据可以看出，改用脉冲控制信号Pulse控制预充管后，DCCER和SCCER触发器的功耗都有所降低，同时可以使电路的延时降低，从而在降低功耗的同时加快触发器的工作速度。
由上述的仿真结果可以看出，由于传统的DCCER触发器电路无论左侧通路导通还是右侧通路放电时，都会形成一个直接从电源到地的通路；传统的SCCER触发器电路中，只有左侧电路导通，即输入D＝1，QBn-1＝1时，会形成电源到地的通路；所以，本发明方法对于降低传统DCCER触发器电路的功耗更加明显。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (5)
1.一种双边沿脉冲D触发器，包括源极与电源连接的预充MOS管、源极接地并且栅极接脉冲控制信号的脉冲控制MOS管、以及连接于所述预充MOS管的漏极和所述脉冲控制MOS管的漏极之间并具有求值输入端或输出端的求值MOS管，其特征在于，所述预充MOS管的栅极接所述脉冲控制信号。
2.如权利要求1所述的双边沿脉冲D触发器，其特征在于，所述D触发器为DCCER触发器，所述预充MOS管包括源极分别与电源连接的第一预充PMOS管和第二预充PMOS管，所述第一预充PMOS管和第二预充PMOS管的栅极分别接所述脉冲控制信号。
3.如权利要求2所述的双边沿脉冲D触发器，其特征在于，所述求值MOS管包括漏极与所述第一预充PMOS管的漏极连接的第一求值NMOS管、漏极与所述第一求值NMOS管的源极连接的第三求值NMOS管、漏极与所述第二预充PMOS管的漏极连接的第二求值NMOS管以及漏极与所述第二求值NMOS管的源极连接的第四求值NMOS管，所述第三求值NMOS管与第四求值NMOS管的源极与所述脉冲控制MOS管的漏极连接，所述第一求值NMOS管和第二求值NMOS管的栅极分别为求值信号输入端；所述第三求值NMOS管和第四求值NMOS管的栅极分别为求值信号输出端，所述第一求值NMOS管和第二求值NMOS管的漏极分别通过锁存电路结构与所述两个求值信号输出端连接。
4.如权利要求1所述的双边沿D触发器，其特征在于，所述D触发器为SCCER触发器，所述预充MOS管包括源极与电源连接的第三预充PMOS管。
5.如权利要求4所述的双边沿D触发器，其特征在于，所述求值MOS管包括漏极与所述第三预充PMOS管的漏极连接的第五求值NMOS管、漏极与所述第五求值NMOS管的源极连接的第六求值NMOS管、源极与电源连接并且栅极与所述第三预充PMOS管的漏极连接的第七求值PMOS管、以及漏极与所述第七求值PMOS管的漏极连接的第八求值NMOS管，所述第六求值NMOS管和第八求值NMOS管的源极分别与所述脉冲控制MOS管的漏极连接，所述第五求值NMOS管和第八求值NMOS管的栅极分别为求值输入端，所述第六求值NMOS管的栅极和所述第七求值PMOS管的漏极为求值输出端。
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| Country | Link |
|---|---|
| CN (1) | CN102420585A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102723930A (zh) * | 2012-06-29 | 2012-10-10 | 北京大学 | 一种双边沿d触发器 |
| CN106100611A (zh) * | 2016-06-03 | 2016-11-09 | 宁波大学 | 一种cnfet型双边沿脉冲式jkl触发器 |
| CN106169921A (zh) * | 2015-05-21 | 2016-11-30 | 意法半导体国际有限公司 | 用于低功率脉冲触发的触发器的条件式脉冲发生器电路 |
| CN106961259A (zh) * | 2016-01-11 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN107592099A (zh) * | 2016-07-08 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN114388016A (zh) * | 2021-12-08 | 2022-04-22 | 中天弘宇集成电路有限责任公司 | 脉冲信号产生电路及存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020140481A1 (en) * | 2001-03-28 | 2002-10-03 | Tschanz James W. | Dual edge-triggered explicit pulse generator circuit |
| CN101539958A (zh) * | 2008-03-18 | 2009-09-23 | 北京芯慧同用微电子技术有限责任公司 | 一种标准单元库和集成电路的设计方法和装置 |
| CN102082561A (zh) * | 2011-03-03 | 2011-06-01 | 北京大学 | Soi时钟双边沿静态d触发器 |
-
2011
- 2011-11-21 CN CN201110372108XA patent/CN102420585A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020140481A1 (en) * | 2001-03-28 | 2002-10-03 | Tschanz James W. | Dual edge-triggered explicit pulse generator circuit |
| CN101539958A (zh) * | 2008-03-18 | 2009-09-23 | 北京芯慧同用微电子技术有限责任公司 | 一种标准单元库和集成电路的设计方法和装置 |
| CN102082561A (zh) * | 2011-03-03 | 2011-06-01 | 北京大学 | Soi时钟双边沿静态d触发器 |
Non-Patent Citations (2)
| Title |
|---|
| BAI-SUN KONG ET AL.: "Conditional-Capture Flip-Flop for Statistical Power Reduction", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》, vol. 36, no. 8, 31 August 2001 (2001-08-31) * |
| MATTHEW COOKE ET AL.: "Energy Recovery Clocking Scheme and Flip-Flops for Ultra Low-energy Applications", 《PROCEEDINGS OF THE 2003 INTERNATIONAL SYMPOSIUM ON LOW POWER ELECTRONICS AND DESIGN》, 31 December 2003 (2003-12-31), pages 54 - 59 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102723930A (zh) * | 2012-06-29 | 2012-10-10 | 北京大学 | 一种双边沿d触发器 |
| CN102723930B (zh) * | 2012-06-29 | 2014-11-12 | 北京大学 | 一种双边沿d触发器 |
| CN106169921A (zh) * | 2015-05-21 | 2016-11-30 | 意法半导体国际有限公司 | 用于低功率脉冲触发的触发器的条件式脉冲发生器电路 |
| CN106169921B (zh) * | 2015-05-21 | 2021-10-12 | 意法半导体国际有限公司 | 用于低功率脉冲触发的触发器的条件式脉冲发生器电路 |
| CN106961259A (zh) * | 2016-01-11 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN106100611A (zh) * | 2016-06-03 | 2016-11-09 | 宁波大学 | 一种cnfet型双边沿脉冲式jkl触发器 |
| CN106100611B (zh) * | 2016-06-03 | 2018-08-21 | 宁波大学 | 一种cnfet型双边沿脉冲式jkl触发器 |
| CN107592099A (zh) * | 2016-07-08 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN107592099B (zh) * | 2016-07-08 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN114388016A (zh) * | 2021-12-08 | 2022-04-22 | 中天弘宇集成电路有限责任公司 | 脉冲信号产生电路及存储器 |
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