CN102082561A

CN102082561A - Soi时钟双边沿静态d触发器

Info

Publication number: CN102082561A
Application number: CN 201110050897
Authority: CN
Inventors: 贾嵩; 宛星; 杜刚; 王源; 张钢刚
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2011-03-03
Filing date: 2011-03-03
Publication date: 2011-06-01
Anticipated expiration: 2031-03-03
Also published as: CN102082561B

Abstract

本发明公开了一种SOI时钟双边沿静态D触发器，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2。本发明提出了一种基于SOI的时钟双边沿静态D触发器。实验数据显示，和体硅工艺实现的CMOS器件相比，SOI工艺实现的电路可以减小功耗达81.25％。与现有的三种触发器相比，能节省功耗达71.58％。而且相较于单边沿触发器，在同样的时钟频率下能够使得输入处理速率加快一倍。

Description

SOI时钟双边沿静态D触发器

技术领域

本发明涉及一种D触发器，尤其涉及一种SOI时钟双边沿静态D触发器。

背景技术

在当今的超大规模集成电路设计领域，减小功耗是最重要的议题之一。触发器是数字超大规模集成电路系统中最常用的元件之一。在数字系统中，触发器消耗了系统功耗的相当大的部分，大约30％到70％的系统功耗被用于驱动时钟网络和触发器。因此减小触发器消耗的功耗对于芯片整体功耗的减小起着至关重要的作用。

根据触发器的工作状态是静态的或是动态的，可以将触发器分为两类：静态触发器和动态触发器。动态触发器主要是通过存储节点电容来存储电荷以达到存储单元信息的目的，当晶体管处于“关状态”(即时钟停止)时，存储在节点电容上的电荷会发生泄漏，因此可能会导致逻辑电平发生错误。相对于动态触发器，静态触发器即便在时钟停止的时候仍然能维持自己的存储状态，节省功耗。所以，虽然在减小动态触发器功耗方面已经有了很多进展，很多减小动态触发器功耗的方案确实有效地减小了触发器的功耗，但是仍然有必要也有需要更多地进行低功耗静态触发器设计的讨论，以期更有效更快地实现功耗的降低这一目标。

在各种触发器中，D触发器是最普遍使用的元件。D触发器可以分为单边沿触发(在时钟的上升沿或者下降沿触发)和双边沿触发(在时钟的上升沿和下降沿都可以存储数据)。相对于单边沿的D触发器，双边沿D触发器可以将数据处理的速率提高一倍，或者在保持数据处理速度不变的情况下将时钟频率减半，因此具有加快数据处理的速度或者减小功耗的优点。

下面介绍现有的现有的静态单边沿D触发器。

如图1所示，传统的静态单边沿D触发器是由两个主从D锁存器组成的主从D触发器，共由16个晶体管构成(其中反相器INV1～INV6都是由两个晶体管构成的)。当时钟停止(即时钟接地)时，电路仍然能够维持住电路输出端Q和QB的逻辑电平，电路显示出了静态触发器的特性。图1中CLK表示时钟信号，CLKB表示CLK信号的反信号，即时钟的非，TN1～TN3表示N型MOS管，TP1表示P型MOS管。

如图2所示的电路是一种伪静态C²MOS触发器。电路显示出了静态的特性，当时钟停止的时候(即时钟接地)时，输出节点可以维持自己的逻辑电平。但是整个电路由20个晶体管构成，相比于前一设计，这一设计会给电路带来额外的功耗增加。所以图3的电路针对这一缺点进行了改善，将C²MOS锁存器换成了两个CMOS传输门(TG1和TG2)，这样就能够克服图2所示电路的缺点，可以改善电路的性能，降低功耗。所述CMOS传输门结构是一个NMOS和一个PMOS管并联所组成的结构，因此其也包括两个晶体管。

虽然图3的电路相比图1、2的两个电路结构在功耗上有很大的改善，但是从晶体管数量(16)上来讲，并没有很有效的面积改善。

图4所示的静态D触发器可以在功耗和面积上同时改善电路的性能。该电路最主要的优点就是整个电路只由10个晶体管构成，减小了芯片的面积，同时能够带来功耗的降低。主锁存器部分由TN1和反相器INV1组成，从锁存器部分由TN2和一个弱反馈环路(INV2、INV3和TG)构成，反馈环路包含了两个反相器INV2和INV3以及一个CMOS传输门。该电路反映出了静态触发器的特性，即使时钟停止，电路输出节点Q和QB也能够维持自己的逻辑电平。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何进一步提高D触发器的功耗和处理速度。

(二)技术方案

为解决上述技术问题，本发明提供了一种SOI时钟双边沿静态D触发器，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

TN1、INV1、TN2、INV2、INV3依次连接，且TN1的第一端连接INV1的输入端，INV1的输出端连接TN2的第一端，TN2的第二端连接INV2的输入端，INV2的输出端连接INV3的输入端；TN3、INV4、TN4依次连接，且TN3的第一端连接INV4的输入端，INV4的输出端连接TN4的第一端，TN4的第二端连接INV2的输入端；TG1与TG2并联，且连接于INV2的输入端与INV3的输出端之间；TN1的第二端与TN3的第二端连接，连接点作为所述D触发器得到输入端。

其中，TN1、TN4的第三端均接时钟信号CLK，TN2、TN3的第三端均接所述时钟信号的反信号CLKB。

其中，TN1、TN2、TN3、TN4的第三端均为栅极。

其中，TG1中NMOS管的栅极接时钟信号的反信号CLKB，PMOS管的栅极接时钟信号CLK；TG2中NMOS管的栅极接时钟信号CLK，PMOS管的栅极接时钟信号的反信号CLKB。

本发明还提供了另一种SOI时钟双边沿静态D触发器，包括：上通道和下通道两条数据通道，所述上通道包括P型MOS管TP1、TP2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括P型MOS管TP3、TP4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

TP1、INV1、TP2、INV2、INV3依次连接，且TP1的第一端连接INV1的输入端，INV1的输出端连接TP2的第一端，TP2的第二端连接INV2的输入端，INV2的输出端连接INV3的输入端；TP3、INV4、TP4依次连接，且TP3的第一端连接INV4的输入端，INV4的输出端连接TP4的第一端，TP4的第二端连接INV2的输入端；TG1与TG2并联，且连接于INV2的输入端与INV3的输出端之间；TP1的第二端与TP3的第二端连接，连接点作为所述D触发器得到输入端。

其中，TP2、TP3的第三端均接时钟信号CLK，TP1、TP4的第三端均接所述时钟信号的反信号CLKB。

其中，TP1、TP2、TP3、TP4的第三端均为栅极。

(三)有益效果

本发明提出了一种基于SOI的时钟双边沿静态D触发器。实验数据显示，和体硅工艺实现的CMOS器件相比，SOI工艺实现的电路可以减小功耗达81.25％。与现有的三种触发器相比，能节省功耗达71.58％。而且相较于单边沿触发器，在同样的时钟频率下能够使得输入处理速率加快一倍。

附图说明

图1是传统单边沿触发器(SET1)的电路图；

图2是一种静态触发器(SET2)的电路图；

图3是又一种静态触发器(SET3)的电路图；

图4是再一种静态触发器(SET4)的电路图；

图5是本发明的双边沿触发器的电路图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。

绝缘衬底上硅技术即SOI(Silicon-On-Insulator)技术是一种在超大规模集成电路生产领域中非常有吸引力的技术，它以其独特的结构有效地克服了传统体硅材料的不足，充分发挥硅集成电路技术的潜力，正逐渐成为制造高速、低功耗、高集成度和高可靠超大规模集成电路的主流技术。SOI器件相比于体硅器件有低电容、低功耗等一系列优点，这些优点使得SOI技术相比于传统的体硅技术更适合于低功耗设计。如上所述，低功耗设计在数字集成电路设计领域已经发展成为了一个越来越重要的领域，而且SOI技术可以比传统的体硅器件节省更多的功耗，所以基于SOI的低功耗电路设计是非常有意义也是非常具有挑战性的，它可以给现有的数字集成电路设计带来更客观的性能改善，特别是功耗改善。因此，使用SOI器件实现低功耗电路设计是十分具有研究价值的。

本发明就是一种基于SOI技术的D触发器。且本发明所有的电路都实现，而取代了传统的体硅CMOS器件。它是一种基于SOI的低功耗双边沿静态D触发器。这种触发器是在设计低功耗的单边沿D触发器基础上实现的，具体来说，是在图4的结构上进行的改进，所基于的单边沿D触发器仅使用了10个晶体管，比其他的单边沿静态D触发器结构节省了更多的面积和功耗。

本发明的SOI静态双边沿D触发器如图5所示。电路中，在输入节点D和输出节点Q之间有两条数据通道：上通道和下通道。实际上，上通道(即包括N型MOS管TN1、TN2、反相器INV1～INV3以及CMOS传输门TG1的上半边电路)和下通道(即包括N型MOS管TN3、TN4、反相器INV2～INV4以及CMOS传输门TG2的下半边电路)都是单边沿触发的静态触发器，上通道电路在时钟下降沿触发，下通道电路在时钟上升沿触发。所以无论在时钟的哪个触发沿都有一个单边沿触发的触发器来传输数据，从电路整体上来看体现了双边沿触发的特点。两个单边沿触发器在反馈回路中共享两个反相器INV2和INV3，这样提高了晶体管的利用率，而且也将电路中晶体管的数量减少到16，有利于减小面积和功耗。

可以看出，本发明提出的双边沿触发器可以消耗更小的功耗，节省更多的面积。触发器可以在时钟的任一边沿触发传输数据，所以在同等的数据传输速率下，电路的时钟频率可以减小到单边沿触发器时钟频率的一半，这样可以避免为了提高电路的性能而不得不提高时钟频率所带来的一系列问题：时钟不确定性、非理想时钟导致的时钟波形退化以及电源噪声和串扰现象等。反过来说，如果时钟频率保持不变的话，双边沿的触发器可以使得数据处理的速度比单边沿触发器快一倍。而且，如前所述，当时钟停止即接地时，本发明的电路保持了静态触发器的特性，能够一直维持输出节点Q和QB的逻辑电平。

需要说明的是，将图5中的N型MOS管换成P型MOS管，可以得到另一种SOI时钟双边沿静态D触发器的结构(未示出)，但是要完成相同的功能(即在相同的时钟沿触发)，就需要把连接在原来N型MOS管栅极的时钟信号CLK换成CLKB，CLKB换成CLK，但是CMOS传输门(TG1和TG2)上面的时钟信号不换。

下面来看仿真结果(以图5的结构为仿真对象)。

采用HSPICE仿真工具仿真电路，仿真模型采用0.6um全耗尽SOI工艺。为了验证上述结论，还用传统的0.18um的体硅工艺实现了同样的电路结构，将它们和SOI电路的仿真结果进行对比。首先，先实现了前面所述的四种单边沿触发器，测量它们的平均功率进行对比，得到表1；然后在图1、图2、和图3所示电路基础之上实现双边沿触发器(例如在SET1基础上实现的双边沿触发器表示为“DET1(SET1)”)，测量平均功率，并将该平均功率和本发明提出的双边沿触发器进行对比。

由于平均功率的数值与电路内部节点和输入数据的具体内容有关，所以分别给出了两种不同的输入数据，按照上述方法进行测量。测量结果如表1和表2。

表1四种单边沿触发器功耗对比

表2四种双边沿触发器功率对比

表1给出了四种单边沿触发器在两种不同的输入数据串下的功耗的对比结果。仿真结果表明，只包含了10个晶体管的单边沿触发器(图4)比其他三种确实消耗了更少的功耗，减少的比率最高可达69.52％，这是因为拥有更少的晶体管使得电路的总电容减小，由此可以引起电路平均功耗的减小。如表2所示，本发明提出的电路相较于其他三种，节省功耗的范围从8.36％可达71.58％，数量相当可观，它的规律和表1中呈现的规律基本保持一致。

所有SOI的电路和体硅实现的电路进行对比后的结果显示，SOI的触发器比同样结构的体硅电路能节省65.68％到81.25％的功耗(表2)。所以使用SOI来替代体硅工艺进行低功耗电路的设计是具有相当的意义的，也是非常有效的方法。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims

1.一种SOI时钟双边沿静态D触发器，其特征在于，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

2.如权利要求1所述的D触发器，其特征在于，TN1、TN4的第三端均接时钟信号CLK，TN2、TN3的第三端均接所述时钟信号的反信号CLKB。

3.如权利要求2所述的D触发器，其特征在于，TN1、TN2、TN3、TN4的第三端均为栅极。

4.如权利要求1～3任一项所述的D触发器，其特征在于，TG1中NMOS管的栅极接时钟信号的反信号CLKB，PMOS管的栅极接时钟信号CLK；TG2中NMOS管的栅极接时钟信号CLK，PMOS管的栅极接时钟信号的反信号CLKB。

5.一种SOI时钟双边沿静态D触发器，其特征在于，包括：上通道和下通道两条数据通道，所述上通道包括P型MOS管TP1、TP2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括P型MOS管TP3、TP4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

6.如权利要求5所述的D触发器，其特征在于，TP2、TP3的第三端均接时钟信号CLK，TP1、TP4的第三端均接所述时钟信号的反信号CLKB。

7.如权利要求6所述的D触发器，其特征在于，TP1、TP2、TP3、TP4的第三端均为栅极。

8.如权利要求5～7任一项所述的D触发器，其特征在于，TG1中NMOS管的栅极接时钟信号的反信号CLKB，PMOS管的栅极接时钟信号CLK；TG2中NMOS管的栅极接时钟信号CLK，PMOS管的栅极接时钟信号的反信号CLKB。