CN102545839B - 基于set/mos混合结构的d触发器 - Google Patents
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Abstract
本发明涉及集成电路技术领域,特别是一种基于SET/MOS混合结构的D触发器,其由1个电容,2个PMOS管,2个NMOS管和1个SET构成。利用HSPICE对该电路进行了仿真验证。仿真结果表明该电路能够有效地实现D触发器的逻辑功能,整个电路的平均功耗仅为8.67nW。与基于传统的CMOS设计的D触发器相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。该结构有望广泛应用于环形振荡器、分频器、有限状态机等时序逻辑电路中。
Description
技术领域
本发明涉及集成电路技术领域,特别是一种由纳米器件组成的基于SET/MOS混合结构的D触发器。
背景技术
随着CMOS特征尺寸的不断缩小,集成度的不断提高,芯片功耗的不断增加,微电子技术的发展越来越接近其物理极限。CMOS器件的电学特性、功耗、可靠性等面临着很大的挑战。作为数字电路中的典型单元,D触发器在时序电路中有着重要的作用。基于传统CMOS技术设计的D触发器在电路结构、功耗、集成度上,已经不能满足新一代集成电路的要求,极大地限制了电路性能的提高。
发明内容
本发明的目的是提供一种基于SET/MOS混合结构的D触发器,能够有效地实现D触发器的逻辑功能。
本发明采用以下方案实现:一种基于SET/MOS混合结构的D触发器,其特征在于,其包括:一第一NMOS管, 其源极为该D触发器的输入端;一第一PMOS管,其漏极与所述第一NMOS管的漏极连接;一时钟信号输入端,其与所述的第一NMOS管和第一PMOS管的栅极连接;一电容,其一端与所述第一NMOS管的漏极连接,另一端接地;以及一单输入SET/MOS混合电路,其输入、输出端分别于所述第一PMOS管的源极连接。
在本发明一实施例中,所述的SET/MOS混合电路包括:一PMOS管,其源极接电源端Vdd;一NMOS管,其漏极与所述PMOS管的漏极连接;以及一SET管,其与所述NMOS管的源极连接。
在本发明一实施例中,所述PMOS管的参数满足:沟道宽度Wp为22 nm,沟道长度Lp为66 nm,栅极电压Vpg为0.394V;所述NMOS管的参数满足:沟道宽度Wn为22 nm,沟道长度Ln为66 nm,栅极电压Vng为0.450 V;所述SET管的参数满足:隧穿结电容Cs, Cd为0.15 aF,隧穿结电阻Rs, Rd为450 KΩ,背栅电压Vctrl为0.20 V,背栅电容Cctrl为0.10 aF;所述电容为0.30pF。
本发明是基于SET/MOS混合结构实现了D触发器的设计。该D触发器充分利用了SET/MOS混合结构具有的库仑阻塞和库仑振荡效应,整个电路仅由1个电容,2个PMOS管, 2个NMOS管和1个SET构成。 HSPICE的仿真结果表明该电路能够有效地实现D触发器的逻辑功能, 整个电路的平均功耗仅为8.67nW。与传统CMOS技术实现的 D触发器相比, 本发明提出的D触发器的管子数目大大减少, 功耗显著降低, 电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。该结构有望广泛应用于环形振荡器、分频器、有限状态机等时序逻辑电路中。
附图说明
图1为本发明实施例的D触发器原理图。
图2为本发明实施例的D触发器仿真图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
如图1所示,本实施例提供一种基于SET/MOS混合结构的D触发器,其特征在于,其包括:一第一NMOS管, 其源极为该D触发器的输入端;一第一PMOS管,其漏极与所述第一NMOS管的漏极连接;一时钟信号输入端,其与所述的第一NMOS管和第一PMOS管的栅极连接;一电容,其一端与所述第一NMOS管的漏极连接,另一端接地;以及一单输入SET/MOS混合电路,其输入、输出端分别于所述第一PMOS管的源极连接。
单电子晶体管(Single electron transistor, SET)作为新一代纳米电子器件的典型代表,在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势,被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容的特点,使得SET/MOS混合结构成为单电子晶体管的一个重要研究方向。SET/MOS混合电路具备SET和MOS管的优越性能,表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅,在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。本发明采用SET和MOS管相混合具有的优越性能进行D触发器的设计。
请继续参照图1,本发明D触发器由2个PMOS管(M1,M4), 2个NMOS管(M2, M3),1个SET和1个电容(C1)构成。M3, M4均偏置为传输管,由时钟信号clk控制。M1为恒流源给整个电路提供偏置电流。由于SET正常工作的电流很小, 一般为nA数量级, 所以M1应工作在亚阈值区。M2的栅极偏压Vng是固定的, 其值略大于M2的阈值电压Vth, 使SET的漏极电压固定为Vng-Vth。SET的栅极与M1的漏极短接,使得由M1,M2,SET构成的结构具有锁存的功能,能够保持输出的电压值。该D触发器是由主从两级触发器设计而成的。M3和 C1构成了主触发器, M1, M2, M4和SET为从触发器。D触发器的工作原理为:当clk处于上升沿时,M3开启,M4关断,主触发器将输入信号存储在电容C1中,从触发器则能够保持前一个状态的输出;当clk处于下降沿时,M3关断,M4开启,输入信号被截断,此时从触发器将存储在C1中的电平传递给输出端。输出端能够保持电压不变,直到下一个时钟下降沿的来临。因此,本发明提出的D触发器为下降沿触发器。
本发明利用HSPICE对D触发器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型(Compact macromodel)。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22nm的预测技术模型(Predictive technology model)。电路的电源电压Vdd设置为0.80V, PMOS管和NMOS管的宽长比(W/L)均设为1/3, 主要的仿真参数如表一所示。
表一
输入信号Vin为一个方波,0.8V和0V分别设置为输入的高电平和低电平。而时钟信号clk则分别以1.3V和0V为高低电平。仿真得到的特性曲线如图2所示,输出波形Vout以0.09 V和0.72 V为低电平和高电平。从图中可以看出,输出电压只有在时钟信号的下降沿来临时才发生变化,在其他条件下均保持不变。因此,该输出波形满足下降沿D触发器的输出结果,说明该电路能够实现下降沿触发的功能。
以上所述仅为本发明的较佳实施例,凡依本发明申请专利范围所做的均等变化与修饰,皆应属本发明的涵盖范围。
Claims (1)
1.一种基于SET/MOS混合结构的D触发器,其特征在于,其包括:
一第一NMOS管, 其源极为该D触发器的输入端;
一第一PMOS管,其漏极与所述第一NMOS管的漏极连接;
一时钟信号输入端,其与所述的第一NMOS管和第一PMOS管的栅极连接;
一电容,其一端与所述第一NMOS管的漏极连接,另一端接地;以及
一单输入SET/MOS混合电路,其输入、输出端分别与所述第一PMOS管的源极连接;
所述的SET/MOS混合电路包括:
一第二PMOS管,其源极接电源端Vdd;
一第二NMOS管,其漏极与所述第二PMOS管的漏极连接;以及
一SET管,其与所述第二NMOS管的源极连接;
所述第二PMOS管的参数满足:沟道宽度Wp为22 nm,沟道长度Lp为66 nm,栅极电压Vpg为0.394V;所述第二NMOS管的参数满足:沟道宽度Wn为22 nm,沟道长度Ln为66 nm,栅极电压Vng为0.450 V;所述SET管的参数满足:隧穿结电容Cs, Cd为0.15 aF,隧穿结电阻Rs, Rd为450 KΩ,背栅电压Vctrl为0.20 V,背栅电容Cctrl为0.10 aF;所述电容为0.30pF。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210001145.4A CN102545839B (zh) | 2012-01-05 | 2012-01-05 | 基于set/mos混合结构的d触发器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210001145.4A CN102545839B (zh) | 2012-01-05 | 2012-01-05 | 基于set/mos混合结构的d触发器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102545839A CN102545839A (zh) | 2012-07-04 |
CN102545839B true CN102545839B (zh) | 2014-10-15 |
Family
ID=46351922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210001145.4A Active CN102545839B (zh) | 2012-01-05 | 2012-01-05 | 基于set/mos混合结构的d触发器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102545839B (zh) |
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CN202435358U (zh) * | 2012-01-05 | 2012-09-12 | 福州大学 | 基于set/mos混合结构的d触发器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3665633B2 (ja) * | 2002-09-20 | 2005-06-29 | 株式会社東芝 | 半導体集積回路 |
-
2012
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---|---|
CN102545839A (zh) | 2012-07-04 |
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C06 | Publication | ||
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