CN1761153B - 高速低功耗主从型d触发器 - Google Patents

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Abstract

高速低功耗主从型D触发器属于D触发器技术领域，其特征在于：它由驱动和触发两部分电路级联构成，驱动电路包括传输门及受其控制的钟控反相电路和一个反相器，触发电路是一个受控于钟控反相电路的差分结构触发器。传输门由时钟信号控制通断：高时关断，低时打开；高电平输入信号在传输门打开时送入触发器，等到下一个高电平时钟信号时，传输门关断通过导通钟控反相电路来保持电位，同时触发器翻转。本发明第二级采用差分输入，可增强触发器的抗噪声性能。

Description

高速低功耗主从型D触发器
技术领域
“高速低功耗主从型D触发器”直接应用的技术领域是高速低功耗的触发器电路单元设计。所提出电路是一类适用于高速低功耗电路设计的高性能D触发器电路单元。
背景技术
随着集成电路规模和复杂性的日益增大，集成电路的功耗和散热问题越来越得到工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，时钟网络的功耗主要消耗在时钟互连线和时序电路单元(触发器、寄存器等)上，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(LSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成电路的功耗来源由动态功耗、静态功耗、短路电流功耗和泄漏电流功耗组成。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα    (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的基本触发器电路单元FFDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单，但是由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。Jiren Yuan提出了一种速度和功耗得到改进的触发器结构(见文献Jiren Yuan andChrister Svensson，“New Single-Clock CMOS Latches and Flipflops with Improved Speed andPower Savings”，IEEE Journal of Solid-State Circuits，Vol.32，No.1，pp.62-69，Jan 1997)，但是由于电路中存在电位不确定的内部节点会引起内部节点不必要的毛刺，带来不必要的功耗损失，并影响电路的稳定性，使电路单元在使用中存在问题。
发明内容
本发明的目的是提出一种高速低功耗的主从型D触发器，能够达到很好的延时性能和较低的功耗，如图3所示。
本发明的特征之一在于：该D触发器包括第一级驱动电路和第二级触发电路，其中：
第一级驱动电路，含有：传输门、钟控反相电路和反相电路，其中：
传输门，含有第1PMOS管MP1和第1NMOS管MN1，其中，所述第1PMOS管MP1管和第1NMOS管MN1的漏极相连后输出，源极相连后接输入信号D，该第1PMOS管MP1的栅极接时钟信号CLK，而衬底接电源电压Vdd，该第1NMOS管MN1的栅极接经过第1反相器X1反相后的反相时钟信号CLKN，而衬底接地；
钟控反相电路，包括：
第2PMOS管MP2，该第2PMOS管MP2的衬底和源极相连后接电源电压Vdd；
第3PMOS管MP3，该第3PMOS管MP3的衬底接电源电压Vdd，而源极和所述第2PMOS管MP2的漏极相连，该第3PMOS管MP3的栅极接经过第1反相器X1反相后的反相时钟信号CLKN；
第5NMOS管MN5，该第5NMOS管MN5的衬底接地，而源极和所述第3PMOS管MP3的漏极相连，该第5NMOS管MN5的栅极接时钟信号CLK；
第6NMOS管MN6，该第6NMOS管MN6的衬底和漏极都接地，而源极和所述第5NMOS管MN5的漏极相连；
反相电路，由第2反相器X2构成，该第2反相器X2的输入端同时和所述第3PMOS管MP3的漏极以及传输门的输出端相连，构成第1中间节点SALATCH_N；
第二级触发电路，含有：
第3NMOS管MN3，该第3NMOS管MN3的栅极和所述第2PMOS管MP2的栅极、第6PMOS管MP6的栅极以及第2反相器X2的输出端相连后形成节点第2中间节点SALATCH_P，而该第3NMOS管MN3的衬底接地；
两个反相并联的反相器，第4反相器X4和第5反相器X5；
第7反相器X7，该第7反相器X7的输出端同时与所述第4反相器X4的输入端、第5反相器X5的输出端以及第3NMOS管MN3的源极相连，形成第4中间节点QNI，而该第7反相器X7输出第2输出信号QN；
第4NMOS管MN4，该第4NMOS管MN4衬底接地，而栅极和所述的第2中间节点SALATCH_N相连，该第4NMOS管MN4的漏极和所述第3NMOS管MN3的漏极相连；
第6反相器X6，该第6反相器X6的输入端同时和所述第4反相器X4的输出端、第5反相器X5的输入端以及第4NMOS管MN4的源极相连后形成第3中间节点QI，该第6反相器X6输出第1输出信号Q；
第2NMOS管MN2，该第2NMOS管MN2的衬底接地，源极和所述第4NMOS管MN4的漏极相连，该第2NMOS管MN2的栅极接时钟信号CLK。
特征之二在于：该触发器包括第一级驱动电路和第二级触发器，其中：
第一级驱动电路，含有：第一钟控反相电路、第二钟控反相电路以及反相电路，其中：
第一钟控反相电路，其传输门的作用，该电路含有：
第4PMOS管MP4，该第4PMOS管MP4的衬底和源极相连后接电源电压Vdd，而栅极接入输入信号D；
第5PMOS管MP5，该第5PMOS管MP5的衬底接电源电压Vdd，栅极接时钟信号CLK，而源极和所述第4PMOS管MP4的漏极相连；
第7NMOS管MN7，该第7NMOS管MN7的衬底接地，源极和所述第5PMOS管MP5的漏极相连，该第7NMOS管MN7的栅极接经第1反相器X1反相后的反相时钟信号CLKN；
第1NMOS管MN1，该第1NMOS管MN1的衬底和源极接地，而栅极接输入信号D；
第二钟控反相电路，含有：
第2PMOS管MP2，该第2PMOS管MP2的衬底和源极相连后接电源电压Vdd；
第3PMOS管MP3，该第3PMOS管MP3的衬底接电源电压Vdd，源极和所述第2PMOS管MP2的漏极相连，该第3PMOS管MP3的栅极接经第1反相器X1反相后的反相时钟信号CLKN；
第5NMOS管MN5，该第5NMOS管MN5的衬底接地，源极和所述第3PMOS管MP3的漏极相连，该第5NMOS管MN5的栅极接时钟信号CLK；
第6NMOS管MN6，该第6NMOS管MN6的衬底和漏极接地，而源极和所述第5NMOS管MN5的漏极相连；
反相电路，由第2反相器X2构成，该第2反相器X2的输入端同时接所述第5PMOS管MP5的以及第3PMOS管MP3的漏极后形成第1中间节点SALATCH_N，而该第2反相器X2的输出端同时接所述第2PMOS管MP2的和第6NMOS管MN6的栅极后形成第2中间节点SALATCH_P；
第二级触发电路，含有：
第3NMOS管MN3，该第3NMOS管MN3的衬底接地，栅极接所述第1中间节点SALATCH_N；
第4NMOS管MN4，该第4NMOS管MN4的衬底接地，而栅极接所述第2中间节点SALATCH_P；
两个反相并联的反相器，第4反相器X4和第5反相器X5，所述第4反相器X4的输入端和第5反相器X5的输出端相连后和所述第3NMOS管MN3的源极相连，形成第4中间节点QNI；所述第4反相器X4的输出端和第5反相器X5的输入端相连后和所述第4NMOS管MN4的源极相连，形成第3中间节点QI；
第7反相器X7，该第7反相器X7的输入端和所述第4中间节点QNI相连，该第7反相器X7输出第2输出信号QN；
第6反相器X6，该第6反相器X6的输入端和所述第3中间节点QI相连，而该第6反相器X6输出第1输出信号Q；
第2NMOS管MN2，该第2NMOS管MN2的源极同时和所述第3NMOS管MN3和第4NMOS管MN4的漏极相连，其衬底和漏极接地，而栅极接时钟信号CLK。
本发明的有益效果是：与广泛应用的传统的数字标准单元触发器电路FFDHD1X相比较，本发明提出的FFDHD1X_FLMS触发器同时具有如下性能优势：电路所用晶体管数目较少，面积较小，触发器单元本身的功耗和延时都较小，在相同的测试条件下，可以节省将近40％的功耗和20％的延时。电路结构中没有动态节点，数据信号中的毛刺消耗的功耗较少。所提出的电路技术非常适合作为数字电路标准单元并应用在高性能集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.本发明所述的FFDHD1X_FLMS触发器电路结构图，所有反相器的供电电源都是Vdd，MN1的衬底接地，MP1的衬底接Vdd；
图4.本发明所述的FFDHD1X_LMS触发器电路结构图，所有反相器的供电电压都是Vdd。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的高速低功耗主从型D触发器FFDHD1X_FLMS，如图3所示。FFDHD1X_FLMS触发器同时具有低功耗和低延时的特点。相对于FFDHD1X触发器电路，此结构所用管子数目较少，能够减小电路的面积，被时钟控制的晶体管数目也少，内部节点电容较小，具有较低的功耗和较小的延时。同时第二级采用差分结构，具有较好的抗噪声性能，更适合应用于低功耗集成电路的设计。
电路工作原理如下：CLK为低电平时，由MN1和MP1组成的传输门导通，而MP2、MP3和MN5、MN6组成的钟控反相器关闭，使得SALATCH_N和SALATCH_P根据D信号分别置位相应的电平；CLK变为高电平时，MN1和MP1组成的传输门关闭，而钟控反相器打开，使SALATCH_P的电位确定，同时第二级电路的QI和QNI置为相应的电平，从而Q和QN跟随D触发器的翻转。如果D信号为高电平，则SALATCH_N和SALATCH_P分别为低电平和高电平，CLK变为高电平时，MN2和MN4导通，使得QI为低电平，QNI为高电平，从而Q为高电平，实现上升沿触发器的功能。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。通过电路的仿真结果可以发现，本发明提出的触发器FFDHD1X_FLMS有比较优越的亚稳态时间性能。
相似电路结构：相比FFDHD1X_FLMS结构，而根据同样的思路，其中MN1和MP1组成的传输门也可以用钟控反相器实现，如图4所示FFDHD1X_LMS。其工作原理与FFDHD1X_FLMS类似。相比而言，FFDHD1X_FLMS第一级使用钟控传输门来控制对第一级节点的置位，比钟控反相器的功耗和延时都要小，因此其性能比FFDHD1X_LMS要好一些。
本发明的优点是：首先，电路结构简单，所用晶体管数目较少，版图面积小.其次，触发器电路中减少了时钟控制的晶体管数目，内部节点寄生电容较小，与传统触发器相比可降低将近40％的功耗和20％的延时.最后，电路采用主从型结构易于修改成下降沿触发器，第二级采用差分输入，增强了电路的抗噪声性能.
为了比较本发明所提出的FFDHD1X_FLMS和FFDHD1X_LMS触发器相对于传统的触发器电路FFDHD1X的性能特点，我们采用VeriSilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对三种版图设计后的电路结构进行了仿真比较分析。
表1A所示为本发明所述触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。表1B为不同D信号频率下，数据D的毛刺消耗的功耗比较，其中P1表示没有毛刺的一个数据周期的平均功耗，P2表示为在CK＝0期间，一个D信号周期内有一个正的窄脉冲时的周期平均功耗，delta为P2与P1的差值。此时，Q和QN端都接20fF的负载。表中功耗数据单位为微瓦特(uW)。
表1A触发器功耗比较
表1B数据D信号的毛刺消耗的功耗比较
表2A、表2B和表2C所示为三种触发器电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。三种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是皮秒(ps)。
表2A传统触发器延时性能
FFDHD1X  unit:ps
 Edge of D   Tmp   Delay(105)   Total Delay
 RISE   38   313   351
 FALL   79   315   394
表2B本发明所述FFDHD1X_FLMS延时性能
FFDHD1X_FLMS  unit:ps
 Edge of D   Tmp   Delay(105)   Total Delay   Save Ratio
 RISE   75   201   276   21.4％
 FALL   64   256   320   18.8％
表2C本发明所述FFDHD1X_LMS延时性能
FFDHD1X_LMS  unit:ps
  Edge of D   Tmp   Delay(105)   Total Delay   Save Ratio
  RISE   132   180   312   11.1％
  FALL   136   256   392   0.5％
表3所示为三种触发器的晶体管数据，与时钟直接关联的晶体管数目以及功耗延时积、版图面积的比较。功耗延时积为触发器电路双端接相同负载的动态功耗和Total Delay最小值的乘积，测试条件与上述相同，单位是法焦(fJ)。版图面积的电位为平方微米(um2)。
表3触发器管子数目和功耗延时积比较
  管子数据   时钟控制管子   功耗延时积   版图面积
  FFDHD1X   28   8   2.319   9.52×4.32
  FFDHD1X_FLMS   21   5   1.194   8.96×4.32
  FFDHD1X_FLMS   23   8   1.591   8.96×4.32
由上述数据的比较可以看出，本发明所述的触发器结构与传统的数字标准单元的相应结构相比，具有较好的功耗和延时性能，同时结构简单，所用晶体管数目少，版图面积小。具有这些性能的优势使得其适合应用于高速低功耗数字大规模集成电路中。

Claims (2)

1.高速低功耗主从型D触发器，其特征在于，该D触发器包括第一级驱动电路和第二级触发电路，其中：
第一级驱动电路，含有：传输门、钟控反相电路和反相电路，其中：
传输门，含有第1PMOS管(MP1)和第1NMOS管(MN1)，其中，所述第1PMOS管(MP1)管和第1NMOS管(MN1)的漏极相连后输出，源极相连后接输入信号(D)，该第1PMOS管(MP1)的栅极接时钟信号(CLK)，而衬底接电源电压(Vdd)，该第1NMOS管(MN1)的栅极接经过第1反相器(X1)反相后的反相时钟信号(CLKN)，而衬底接地；
钟控反相电路，包括：
第2PMOS管(MP2)，该第2PMOS管(MP2)的衬底和源极相连后接电源电压(Vdd)；
第3PMOS管(MP3)，该第3PMOS管(MP3)的衬底接电源电压(Vdd)，而源极和所述第2PMOS管(MP2)的漏极相连，该第3PMOS管(MP3)的栅极接经过第1反相器(X1)反相后的反相时钟信号(CLKN)；
第5NMOS管(MN5)，该第5NMOS管(MN5)的衬底接地，而源极和所述第3PMOS管(MP3)的漏极相连，该第5NMOS管(MN5)的栅极接时钟信号(CLK)；
第6NMOS管(MN6)，该第6NMOS管(MN6)的衬底和漏极都接地，而源极和所述第5NMOS管(MN5)的漏极相连；
反相电路，由第2反相器(X2)构成，该第2反相器(X2)的输入端同时和所述第3PMOS管(MP3)的漏极以及传输门的输出端相连，构成第1中间节点(SALATCH_N)；
第二级触发电路，含有：
第3NMOS管(MN3)，该第3NMOS管(MN3)的栅极和所述第2PMOS管(MP2)的栅极、第6PMOS管(MP6)的栅极以及第2反相器(X2)的输出端相连后形成节点第2中间节点(SALATCH_P)，而该第3NMOS管(MN3)的衬底接地；
两个反相并联的反相器，第4反相器(X4)和第5反相器(X5)；
第7反相器(X7)，该第7反相器(X7)的输出端同时与所述第4反相器(X4)的输入端、第5反相器(X5)的输出端以及第3NMOS管(MN3)的源极相连，形成第4中间节点(QNI)，而该第7反相器(X7)输出第2输出信号(QN)；
第4NMOS管(MN4)，该第4NMOS管(MN4)衬底接地，而栅极和所述的第2中间节点(SALATCH_N)相连，该第4NMOS管(MN4)的漏极和所述第3NMOS管(MN3)的漏极相连；
第6反相器(X6)，该第6反相器(X6)的输入端同时和所述第4反相器(X4)的输出端、第5反相器(X5)的输入端以及第4NMOS管(MN4)的源极相连后形成第3中间节点(QI)，该第6反相器(X6)输出第1输出信号(Q)；
第2NMOS管(MN2)，该第2NMOS管(MN2)的衬底接地，源极和所述第4NMOS管(MN4)的漏极相连，该第2NMOS管(MN2)的栅极接时钟信号(CLK)。
2.高速低功耗主从型D触发器，其特征在于，该触发器包括第一级驱动电路和第二级触发器，其中：
第一级驱动电路，含有：第一钟控反相电路、第二钟控反相电路以及反相电路，其中：
第一钟控反相电路，其传输门的作用，该电路含有：
第4PMOS管(MP4)，该第4PMOS管(MP4)的衬底和源极相连后接电源电压(Vdd)，而栅极接入输入信号(D)；
第5PMOS管(MP5)，该第5PMOS管(MP5)的衬底接电源电压(Vdd)，栅极接时钟信号(CLK)，而源极和所述第4PMOS管(MP4)的漏极相连；
第7NMOS管(MN7)，该第7NMOS管(MN7)的衬底接地，源极和所述第5PMOS管(MP5)的漏极相连，该第7NMOS管(MN7)的栅极接经第1反相器(X1)反相后的反相时钟信号(CLKN)；
第1NMOS管(MN1)，该第1NMOS管(MN1)的衬底和源极接地，而栅极接输入信号(D)；
第二钟控反相电路，含有：
第2PMOS管(MP2)，该第2PMOS管(MP2)的衬底和源极相连后接电源电压(Vdd)；
第3PMOS管(MP3)，该第3PMOS管(MP3)的衬底接电源电压(Vdd)，源极和所述第2PMOS管(MP2)的漏极相连，该第3PMOS管(MP3)的栅极接经第1反相器(X1)反相后的反相时钟信号(CLKN)；
第5NMOS管(MN5)，该第5NMOS管(MN5)的衬底接地，源极和所述第3PMOS管(MP3)的漏极相连，该第5NMOS管(MN5)的栅极接时钟信号(CLK)；
第6NMOS管(MN6)，该第6NMOS管(MN6)的衬底和漏极接地，而源极和所述第5NMOS管(MN5)的漏极相连；
反相电路，由第2反相器(X2)构成，该第2反相器(X2)的输入端同时接所述第5PMOS管(MP5)的以及第3PMOS管(MP3)的漏极后形成第1中间节点(SALATCH_N)，而该第2反相器(X2)的输出端同时接所述第2PMOS管(MP2)的和第6NMOS管(MN6)的栅极后形成第2中间节点(SALATCH_P)；
第二级触发电路，含有：
第3NMOS管(MN3)，该第3NMOS管(MN3)的衬底接地，栅极接所述第1中间节点(SALATCH_N)；
第4NMOS管(MN4)，该第4NMOS管(MN4)的衬底接地，而栅极接所述第2中间节点(SALATCH_P)；
两个反相并联的反相器，第4反相器(X4)和第5反相器(X5)，所述第4反相器(X4)的输入端和第5反相器(X5)的输出端相连后和所述第3NMOS管(MN3)的源极相连，形成第4中间节点(QNI)；所述第4反相器(X4)的输出端和第5反相器(X5)的输入端相连后和所述第4NMOS管(MN4)的源极相连，形成第3中间节点(QI)；
第7反相器(X7)，该第7反相器(X7)的输入端和所述第4中间节点(QNI)相连，该第7反相器(X7)输出第2输出信号(QN)；
第6反相器(X6)，该第6反相器(X6)的输入端和所述第3中间节点(QI)相连，而该第6反相器(X6)输出第1输出信号(Q)；
第2NMOS管(MN2)，该第2NMOS管(MN2)的源极同时和所述第3NMOS管(MN3)和第4NMOS管(MN4)的漏极相连，其衬底和漏极接地，而栅极接时钟信号(CLK)。
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