CN1758537B

CN1758537B - 低漏电低时钟信号摆幅条件预充cmos触发器

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Publication number: CN1758537B
Application number: CN 200510086916
Authority: CN
Inventors: 杨华中; 乔飞; 汪蕙
Original assignee: CHAOZHOU CHUANGJIA ELECTRONICS Co Ltd; Tsinghua University
Current assignee: CHAOZHOU CHUANGJIA ELECTRONICS Co Ltd; Tsinghua University
Priority date: 2005-11-18
Filing date: 2005-11-18
Publication date: 2010-12-08
Anticipated expiration: 2025-11-18
Also published as: CN1758537A

Abstract

本发明属于CMOS触发器技术领域，其特征在于：第一级锁存器采用由输入数据控制的改进的条件预充控制电路，减小了触发器自身的动态功耗和泄漏电流功耗；第一级锁存器的两个输出节点分别连接到两个独立的并具有相同电路参数的单时钟锁存器上，保证了触发器互补输出端的上升和下降的延时对称；把时钟信号接在控制充电电路的NMOS管上，减少了充电通路的寄生电容，提高了电路的速度；同时，在第一级锁存器中，减去了提供衬底偏置的额外的高电压电源线，简化了结构。

Description

低漏电低时钟信号摆幅条件预充CMOS触发器

技术领域

“低漏电低时钟信号摆幅条件预充CMOS触发器”直接应用的技术领域是采用低摆幅时钟信号驱动的低功耗触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的低功耗CMOS触发器电路单元。

背景技术

随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者所占的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact ofArchitectural and Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。

CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗P_Dynamic是该节点负载电容C_L、电源电压V_DD和该节点的电压摆幅V_Swing的函数，即：

P_Dynamic＝C_LV_DDV_Swingfα (1)

其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、C_L、V_DD和V_Swing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅V_Swing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以Chartered 0.18μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元DFNRB1为例说明(见文献Manual of“Chartered 0.18micron，1.8voltOptimum Silicon SC Library CSM18OS120”，Version 1.2February 2003.)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。如图4所示为交叉耦合NAND2锁存器电路。以V_outa输出端为例，当V_ina为低电平‘0’，同时V_inb为高电平‘1’时，信号经过与非门NAND2a，使得V_outa产生上升沿翻转；当V_ina为高电平‘1’，同时V_inb为低电平‘0’时，V_outa不会立刻产生翻转，而是要等到V_outb首先翻转到高电平‘1’，之后才会在V_outa产生下降沿翻转。由此可见，对于采用交叉耦合NAND2锁存器电路作为输出端的SAFF_CP电路，输出端信号产生下降沿翻转总会比产生上升沿翻转多出一个门的延时，因此造成了电路上升沿延时和下降沿延时不对称的问题。同时，SAFF_CP电路中，由于采用条件预充机制，使得晶体管MP1和MP2可能工作在亚阈值区，导致电路的泄漏电流功耗增大，这个问题尤其在采用低摆幅时钟信号驱动后更加严重。

发明内容

本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上提出一种输出端信号下降沿翻转和上升沿翻转时其延时对称且建立时间很小的低时钟信号摆幅条件预充的CMOS触发器，同时，电路采用新的条件预充机制，减小了电路的泄漏电流功耗，如图5所示。

本发明的特征在于：

低漏电低时钟信号摆幅条件预充CMOS触发器包括第一级锁存器和第二级锁存器，其中：

第一级锁存器含有：

第一或逻辑电路，包括：

第十NMOS管MN10，该管的源极接时钟信号CLK，衬底接地；

第七PMOS管MP7，该管的栅极同时和所述第十NMOS管MN10的栅极以及第二输入数据信号D_b相连，而所述第七PMOS管MP7的源极和衬底相连后接电源V_DD；

第一PMOS管MP1，该管的衬底和源极相连后接上述同一个电源V_DD，该管的栅极同时与所述第七PMOS管MP7的漏极以及第十NMOS管MN10的漏极相连；

第二或逻辑电路，包括：

第十一NMOS管MN11，该管的源极接上述同一个时钟信号CLK，衬底接地；

第八PMOS管MP8，该管的栅极同时和所述第十一NMOS管MN11的栅极以及第一输入数据信号D相连，而所述第八PMOS管MP8的源极和衬底相连后接上述同一个电源V_DD；

第二PMOS管MP2，该管的衬底和源极相连后接上述同一个电源V_DD，该管的栅极同时与所述第八PMOS管MP8的漏极以及第十一NMOS管MN11的漏极相连；

驱动电路，包括：

第五反相器Φ₅，该反相器输入端接所述第一输入数据信号D，该反相器输出端接所述第二输入数据信号D_b；

第三PMOS管MP3，该管的衬底和源极相连后接上述同一个电源V_DD：

第八NMOS管MN8，该管的衬底接地，而源极和所述第一PMOS管MP1的漏极、第三PMOS管MP3的漏极相连后构成第一驱动信号输出端X；所述第八NMOS管MN8的栅极和第三PMOS管MP3的栅极相连后构成与所述第一驱动信号输出端X互补的第二驱动信号输出端Y；

第四PMOS管MP4，该管的衬底和源极相连后接上述同一个电源V_DD；

第九NMOS管MN9，该管的衬底接地，而源极和所述第二PMOS管MP2的漏极、第四PMOS管MP4的漏极相连后接到所述第二驱动信号输出端Y，第九NMOS管MN9管的栅极和所述第四PMOS管MP4的栅极相连后接到所述第一驱动信号输出端X；

第二NMOS管MN2，该管的衬底接地，而栅极接第一输入数据信号D，该管的源极和所述第八NMOS管MN8的漏极相连；

第三NMOS管MN3，该管的衬底接地，而栅极接所述第二输入数据信号D_b，该管的源极和所述第九NMOS管MN9的漏极相连；

第零NMOS管MN0，该管的衬底接地，栅极接上述同一个时钟信号CLK，而该管的源、漏极分别与所述第二NMOS管MN2的源极和第三NMOS管MN3的源极相连；

第一NMOS管MN1，该管的衬底和漏极相连后接地，栅极接上述同一个时钟信号CLK，而该管的源极同时和所述第二NMOS管MN2的漏极和第三NMOS管MN3管的漏极相连；

第二级触发电路，包括两个分别与所述互补的第一驱动信号输出端X和第二驱动信号输出端Y相连的相互独立并具有相同电路参数的单时钟相位锁存器，其中：

第一单时钟相位锁存器，包括：

第五PMOS管MP5，该管的衬底和源极相连后接上述同一个电源V_DD，而栅极接到所述第二驱动信号输出端Y；

第四NMOS管MN4，该管的衬底接地，栅极接上述同一个时钟信号CLK；

第六NMOS管MN6，该管的衬底和漏极相连后接地，而该管的源极和所述第四NMOS管MN4的漏极相连，栅极接所述第二驱动信号输出端Y；

第二单时钟相位锁存器，包括：

第六PMOS管MP6，该管的衬底和源极相连后接上述同一个电源V_DD，而栅极接所述第一驱动信号输出端X；

第五NMOS管MN5，该管的衬底接地，栅极接上述同一个时钟信号CLK；

第七NMOS管MN7，该管的衬底和漏极相连后接地，源极和所述第五NMOS管MN5的漏极相连，而栅极接所述第一驱动信号输出端X；

第一反相器Φ₁和第二反相器Φ₂，这两个反相器反向并接；

第三反相器Φ₃，该反相器的输入端同时和所述第六PMOS管MP6的漏极和第五NMOS管MN5的源极，第一反相器Φ₁的输出端以及第二反相器Φ₂的输入端相连，该第三反相器Φ₃的输出端为所述触发器的第二输出信号端Q_b；

第四反相器Φ₄，该反相器的输入端同时和所述第五PMOS管MP5的漏极和第四NMOS管MN4的源极，第一反相器Φ₁的输入端以及第二反相器Φ₂的输出端相连，该第四反相器Φ₄的输出端为所述触发器的第一输出信号端Q。

本发明的有益效果是：与传统的数字标准单元触发器电路DFNRB1，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明提出的SAFF_CP_RL触发器在相同的测试条件下，可以节省高于30％的功耗。并且电路的结构得到简化，电路面积较小，电路延时特性，建立时间和亚稳态时间特性也具有很明显的优势。最后，SAFF_CP_RL的泄漏电流功耗大大减小，可以达到和DFNRB1相当的结果。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。

附图说明

图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Q_b为互补信号输出端；

图2.Chartered 0.18um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元DFNRB1电路结构图；

图3.SAFF_CP触发器电路结构图；

图4.交叉耦合NAND2锁存器电路结构图；

图5.本发明所述的SAFF_CP_RL触发器电路结构图。

具体实施方式

本发明解决其技术问题的技术方案是：本发明提出的低时钟信号摆幅条件预充触发器SAFF_CP_RL，如图5所示。SAFF_CP_RL触发器同时具有可以采用低摆幅时钟信号驱动和采用条件预充技术减小触发器电路本身功耗的特点，并且由于第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，可以保证SAFF_CP_RL触发器的互补输出端Q和Q_b都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，SAFF_CP_RL触发器电路结构更加简单，减少了一条额外的高电压电源线V_well(给PMOS管MP1，MP2提供衬底偏置，V_well＞V_DD)，更加有利于电路的使用和设计。SAFF_CP_RL触发器电路中MN0管的栅极接时钟信号CLK，使得在电路预充阶段充电通路的寄生电容减小，可以大大提高电路的速度。同时相对于SAFF_CP电路，SAFF_CP_RL电路采用新的条件预充机制(MP7，MN10和MP8，MN11)完成对MP1和MP2的条件预充控制，新的条件预充机制可以保重MP1和MP2管不工作在亚阈值区，可以减小电路的泄漏电流功耗。

SAFF_CP_RL触发器采用低摆幅时钟信号驱动，可以有效的减小互连时钟线网上的功耗。同时，触发器电路采用由输入数据信号D控制的改进的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。区别于RCSFF触发器(见文献H.Kawaguchiand T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，时钟信号CLK和输入数据信号D组成或逻辑(MP7，MN10)并连接到PMOS管MP1的栅极，同时时钟信号CLK和输入数据信号D_b组成或逻辑(MP8，MN11)并连接到PMOS管MP2的栅极。由于采用了改进的条件预充控制机制，可以保证当D为高电平时，MP1管的栅极电压V_g为VDD，这样可以保证MP1管可以不工作在亚阈区，减小了电路的泄漏电流功耗；相同的分析适用于MP2管。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号D为高电平，使得节点X放电，节点Y维持高电平不变。此时第二级锁存器被节点X和Y驱动，并且由于CLK为高电平，NMOS管MN4和MN5导通，使得触发器互补输出端Q为高电平，Q_b为低电平。当CLK为低电平的同时，如果输入信号D仍然保持高电平，MP1保持截止，不会对节点X进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN4和MN5截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号D翻转到低电平，MP1导通，对X节点预充电；并且当下一个时钟上升沿到来时，节点Y放电，节点X保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Q_b为高电平。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法不仅可以保证当CLK为低电平时，触发器的互补输出端可以保持信号电平不变；同时，可以保证SAFF_CP_RL触发器的互补输出端Q和Q_b都可以实现对称的上升沿延时和下降沿延时。对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Q_b的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。电路充电阶段内部寄生电容会对电路的建立时间和亚稳态特性产生很大影响，SAFF_CP_RL触发器中MN0管栅极由时钟信号CLK控制，当电路中Y节点处于预充阶段时，由于CLK信号为低电平，MN0管关断，充电通路只包括MN9管，相对于SAFF_CP同样情况下具有更小的寄生电容，而电路正常工作阶段CLK为高电平使MN0管导通，电路正常工作；相同的情况适用于对X节点的分析。同时通过电路的仿真结果可以发现，本发明提出的触发器SAFF_CP_RL有比较优越的建立时间和亚稳态时间性能。

本发明的必要技术特征是：首先，电路可以采用低摆幅时钟信号驱动，有效的降低了时钟网络系统中消耗在时钟互连线网上的功耗。触发器电路采用由输入数据信号D控制的改进的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的动态功耗和泄漏电流功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对X或者Y节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证SAFF_CP_RL触发器的互补输出端Q和Q_b都可以实现对称的上升沿延时和下降沿延时；本发明电路中MN0管栅极由CLK信号控制，使电路具有比较优越的建立时间和亚稳态时间性能。相对于SAFF_CP触发器电路，SAFF_CP_RL触发器电路结构更加简单，减少了一条额外的电源线(给PMOS管MP1，MP2提供衬底偏置)，更加有利于电路的使用和设计。

为了比较本发明所提出的SAFF_CP_RL触发器相对于传统的触发器电路DFNRB1和触发器SAFF_CP的性能特点，我们采用Chartered 1.8-V 0.18μm工艺，使用电路仿真工具HSPICE对三种电路结构进行了仿真比较分析。表1所示为三种触发器电路动态功耗，泄露电流功耗和归一化电路面积数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号，其中DFNRB1触发器的时钟信号接正常信号摆幅时钟(0V-1.8V)，SAFF_CP和SAFF_CP_RL触发器的时钟信号接低信号摆幅时钟(0V-0.9V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.8V)。触发器电路输出端接32fF电容负载。泄漏电流功耗仿真测试中电路输入信号端CLK和D都接低电平，测试电源电流并取平均值。电路面积以Chartered 0.18um工艺数字标准单元库中NAND2单元面积为标准做归一化处理。动态功耗和泄漏电流功耗数据单位分别为微瓦特(uW)和皮瓦特(pW)。由仿真结果可见，SAFF_CP_RL触发器电路在动态功耗和泄漏电流功耗方面都有最优的效果，同时电路面积也大大减小。

表1触发器动态功耗、泄漏电流功耗、归一化电路面积比较

触发器电路的建立时间和亚稳态时间是影响触发器电路性能的重要指标。在仿真测试中，比较了触发器DFNRB1，SAFF_CP和SAFF_CP_RL，输入信号转换时间为0.1ns，电路负载为0.004pF。电路延时单位为皮秒(ps)，仿真结果见表2，为电路输出端Q的建立时间和亚稳态时间性能。由仿真结果可见，SAFF_CP_RL触发器具有比较优越的性能。

表2触发器输出端Q建立时间和亚稳态时间比较

Claims

1.低漏电低时钟信号摆幅条件预充CMOS触发器，其特点在于，该触发器包括第一级锁存器和第二级锁存器，其中：

第一级锁存器含有：

第一或逻辑电路，包括：

第十NMOS管(MN10)，该管的源极接时钟信号(CLK)，衬底接地；

第七PMOS管(MP7)，该管的栅极同时和所述第十NMOS管(MN10)的栅极以及第二输入数据信号(D_b)相连，而所述第七PMOS管(MP7)的源极和衬底相连后接电源(V_DD)；

第一PMOS管(MP1)，该管的衬底和源极相连后接上述同一个电源(V_DD)，该管的栅极同时与所述第七PMOS管(MP7)的漏极以及第十NMOS管(MN10)的漏极相连；

第二或逻辑电路，包括：

第十一NMOS管(MN11)，该管的源极接上述同一个时钟信号(CLK)，衬底接地；

第八PMOS管(MP8)，该管的栅极同时和所述第十一NMOS管(MN11)的栅极以及第一输入数据信号(D)相连，而所述第八PMOS管(MP8)的源极和衬底相连后接上述同一个电源(V_DD)；

第二PMOS管(MP2)，该管的衬底和源极相连后接上述同一个电源(V_DD)，该管的栅极同时与所述第八PMOS管(MP8)的漏极以及第十一NMOS管(MN11)的漏极相连；

驱动电路，包括：

第五反相器(Φ₅)，该反相器输入端接所述第一输入数据信号(D)，该反相器输出端接所述第二输入数据信号(D_b)；

第三PMOS管(MP3)，该管的衬底和源极相连后接上述同一个电源(V_DD)：

第八NMOS管(MN8)，该管的衬底接地，而源极和所述第一PMOS管(MP1)的漏极、第三PMOS管(MP3)的漏极相连后构成第一驱动信号输出端(X)；所述第八NMOS管(MN8)的栅极和第三PMOS管(MP3)的栅极相连后构成与所述第一驱动信号输出端(X)互补的第二驱动信号输出端(Y)；

第四PMOS管(MP4)，该管的衬底和源极相连后接上述同一个电源(V_DD)；

第九NMOS管(MN9)，该管的衬底接地，而源极和所述第二PMOS管(MP2)的漏极、第四PMOS管(MP4)的漏极相连后接到所述第二驱动信号输出端(Y)，第九NMOS管(MN9)管的栅极和所述第四PMOS管(MP4)的栅极相连后接到所述第一驱动信号输出端(X)；

第二NMOS管(MN2)，该管的衬底接地，而栅极接第一输入数据信号(D)，该管的源极和所述第八NMOS管(MN8)的漏极相连；

第三NMOS管(MN3)，该管的衬底接地，而栅极接所述第二输入数据信号(D_b)，该管的源极和所述第九NMOS管(MN9)的漏极相连；

第零NMOS管(MN0)，该管的衬底接地，栅极接上述同一个时钟信号(CLK)，而该管的源、漏极分别与所述第二NMOS管(MN2)的源极和第三NMOS管(MN3)的源极相连；

第一NMOS管(MN1)，该管的衬底和漏极相连后接地，栅极接上述同一个时钟信号(CLK)，而该管的源极同时和所述第二NMOS管(MN2)的漏极和第三NMOS管(MN3)管的漏极相连；

第二级触发电路，包括两个分别与所述互补的第一驱动信号输出端(X)和第二驱动信号输出端(Y)相连的相互独立并具有相同电路参数的单时钟相位锁存器，其中：

第一单时钟相位锁存器，包括：

第五PMOS管(MP5)，该管的衬底和源极相连后接上述同一个电源(V_DD)，而栅极接到所述第二驱动信号输出端(Y)；

第四NMOS管(MN4)，该管的衬底接地，栅极接上述同一个时钟信号(CLK)；

第六NMOS管(MN6)，该管的衬底和漏极相连后接地，而该管的源极和所述第四NMOS管(MN4)的漏极相连，栅极接所述第二驱动信号输出端(Y)；

第二单时钟相位锁存器，包括：

第六PMOS管(MP6)，该管的衬底和源极相连后接上述同一个电源(V_DD)，而栅极接所述第一驱动信号输出端(X)；

第五NMOS管(MN5)，该管的衬底接地，栅极接上述同一个时钟信号(CLK)；

第七NMOS管(MN7)，该管的衬底和漏极相连后接地，源极和所述第五NMOS管(MN5)的漏极相连，而栅极接所述第一驱动信号输出端(X)；

第一反相器(Φ₁)和第二反相器(Φ₂)，这两个反相器反向并接；

第三反相器(Φ₃)，该反相器的输入端同时和所述第六PMOS管(MP6)的漏极和第五NMOS管(MN5)的源极，第一反相器(Φ₁)的输出端以及第二反相器(Φ₂)的输入端相连，该第三反相器(Φ₃)的输出端为所述触发器的第二输出信号端(Q_b)；

第四反相器(Φ₄)，该反相器的输入端同时和所述第五PMOS管(MP5)的漏极和第四NMOS管(MN4)的源极，第一反相器(Φ₁)的输入端以及第二反相器(Φ₂)的输出端相连，该第四反相器(Φ₄)的输出端为所述触发器的第一输出信号端(Q)。