CN100347957C - 高速低时钟信号摆幅条件预充cmos触发器 - Google Patents
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Abstract
高速低时钟信号摆幅条件预充CMOS触发器，属于CMOS触发器技术领域，其特征在于：它把SAFF_CP条件预充结构的低电压摆幅时钟信号驱动的触发电路中第一级锁存器内全部的PMOS管的衬底直接连接到电源端，再在省去第一级锁存器中唯一的一个栅极接同一个电源端的NMOS管的同时，去除漏极并接的两个NMOS管，使得一个衬底和源极都接地的NMOS管的漏极同时与剩下的两个NMOS管的漏极相连，最后把第一级锁存器的两个互补输出端分别连接到两个相互独立并具有相同电路参数的单时钟相位锁存器。在相同的测试条件下，比SAFF_CP触发器电路节省高达25%的能耗，且电路结构简化、面积小、延时特性等其他性能有明显改进。
Description
技术领域
“高速低时钟信号摆幅条件预充CMOS触发器”直接应用的技术领域是采用低时钟信号摆幅驱动的低功耗触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的低功耗CMOS触发器电路单元。
背景技术
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamin＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以Grace 0.15μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元FFDHD1X为例说明(见文献Manual of“VeriSilicon GSMC 0.15μm High-DensityStandard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。如图4所示为交叉耦合NAND2锁存器电路。以Vouta输出端为例，当Vina为低电平‘0’，同时Vinb为高电平‘1’时，信号经过与非门NAND2_a，使得Vouta产生上升沿翻转；当Vina为高电平‘1’，同时Vinb为低电平‘0’时，Vouta不会立刻产生翻转，而是要等到Voutb首先翻转到高电平‘1’，之后才会在Vouta产生下降沿翻转。由此可见，对于采用交叉耦合NAND2锁存器电路作为输出端的SAFF_CP电路，输出端信号产生下降沿翻转总会比产生上升沿翻转多出一个门的延时，因此造成了电路上升沿延时和下降沿延时不对称的问题。同时，由于SAFF_CP电路采用条件预充结构后，电路中NMOS管MN2，MN3和MN4成为冗余的晶体管，不仅增大了电路功耗，同时也增加了电路内部节点电容，限制了电路的工作速度。
发明内容
本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上提出一种输出端信号下降沿翻转和上升沿翻转时其延时对称且建立时间特性很好，电路总延时很小的低时钟信号摆幅条件预充的CMOS触发器，如图5所示。本发明的特征在于：它含有：
第一级锁存器，它包含：
第一或逻辑电路，它由第八NMOS管MN8的漏极和第九NMOS管MN9的漏极并联后作为所述第一或逻辑电路的输出端；其中，第八NMOS管MN8的源极接时钟信号CLK，栅极接第二数据信号Db；第九NMOS管MN9的源极和栅极同时接第一数据信号D；第八NMOS管MN8和第九NMOS管MN9的衬底都接地；
第二或逻辑电路，它由第十NMOS管MN10的漏极和第十一NMOS管MN11的漏极并联后作为所述第二或逻辑电路的输出端；其中，第十NMOS管MN10的源极接上述同一个时钟信号CLK，栅极接上述第一数据信号D；第十一NMOS管MN11的源极和栅极都同时接上述第二数据信号Db，第十一NMOS管MN11的栅极反向经过第一反相器Φ1和第一或逻辑电路的第一数据信号D端相连；第十NMOS管MN10和第十一NMOS管MN11的衬底都接地；
第一PMOS管并联电路，它由第一PMOS管MP1的源极和第三PMOS管MP3的源极并联后接电源端VDD，并且第一PMOS管MP1的漏极和第三PMOS管MP3的漏极并联后作为所述第一级锁存器的第一输出端X；其中，第一PMOS管MP1的栅极接上述第一或逻辑电路的输出端；第一PMOS管MP1和第三PMOS管MP3的衬底都接上述同一个电源端VDD；
第二NMOS管MN2，它的衬底接地，而栅极与上述第一PMOS管并联电路中的第三PMOS管MP3的栅极相连后作为所述第一级锁存器的第二输出端Y，所述第二NMOS管MN2的源极与上述第一级锁存器的第一输出端X相连；
第二PMOS管并联电路，它由第二PMOS管MP2的源极和第四PMOS管MP4的源极并联后接上述同一个电源端VDD，并且第二PMOS管MP2的漏极和第四PMOS管MP4的漏极并联后连接到上述第一级锁存器的第二输出端Y；其中，第二PMOS管MP2的栅极接上述第二或逻辑电路的输出端，第二PMOS管MP2和第四PMOS管MP4的衬底都接上述同一个电源端VDD；
第三NMOS管MN3，它的衬底接地，而栅极与上述第二PMOS管并联电路中的第四PMOS管MP4的栅极相连后再与上述第一级锁存器的第一输出端X相连；所述第三NMOS管MN3的源极与上述第一级锁存器的第二输出端Y相连；
第一NMOS管MN1的源极和衬底都接地，它的栅极接上述同一个时钟信号CLK，它的漏极同时与上述第二NMOS管MN2的漏极和第三NMOS管MN3的漏极相连；
第二级锁存器，它包含：
第一单时钟相位锁存器，它由第五PMOS管MP5、第四NMOS管MN4和第六NMOS管MN6依次串联构成；其中第五PMOS管MP5的源极接上述同一个电源端VDD，漏极接第四NMOS管MN4的源极；第四NMOS管MN4漏极接第六NMOS管MN6的漏极，第六NMOS管MN6的源极接地；第五PMOS管MP5的栅极和第六NMOS管MN6的栅极相连后接上述第一级锁存器的第二输出端Y，第四NMOS管MN4的源极接第四反相器Φ4的输入端，第四反相器Φ4的输出端是上述触发器的第一输出端Q；
第二个单时钟相位锁存器，它由第六PMOS管MP6、第五NMOS管MN5和第七NMOS管MN7依次串联构成；其中第六PMOS管MP6的源极接上述同一个电源端VDD，漏极接第五NMOS管MN5的源极；第五NMOS管MN5的漏极接第七NMOS管MN7的漏极，第七NMOS管MN7的源极接地；第六PMOS管MP6的栅极第七NMOS管MN7的栅极相连后接上述第一级锁存器的第一输出端X，第五NMOS管MN5的源极接第五反相器Φ5的输入端，第五反相器Φ5的输出端即为上述触发器的第二输出端Qb；
第五PMOS管MP5和第六PMOS管MP6的衬底直接连接上述同一个电源端VDD；第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的衬底都接地；第四NMOS管MN4的栅极和第五NMOS管MN5的栅极都接上述同一个时钟信号CLK。
在所述的第二级锁存器中，上述第四反相器Φ4的输入端和第五反相器Φ5的输入端分别连接到一个保持电路的第一端口A和第二端口B，这个保持电路由第二反相器Φ2和第三反相器Φ3反向并联而成。
本发明的有益效果是：与传统的数字标准单元触发器电路FFDHD1X，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明专利提出的SAFF_CP_SFL触发器在相同的测试条件下，可以节省高于25％的功耗。并且电路的结构得到很大简化，电路面积较小，电路延时特性，建立时间和亚稳态时间特性也具有很明显的优势。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；
图2.Grace 0.15μm工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.交叉耦合NAND2锁存器电路结构图；
图5.本发明所述的SAFF_CP_SFL触发器电路结构图。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的高速低时钟信号摆幅条件预充触发器SAFF_CP_SFL，如图5所示。SAFF_CP_SFL触发器同时具有可以采用低摆幅时钟信号驱动和采用条件预充技术减小触发器电路本身功耗的特点，并且由于第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，可以保证SAFF_CP_SFL触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，SAFF_CP_SFL触发器电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计；同时，由于采用条件预充控制结构，可以去除原来SAFF_CP电路中冗余的NMOS管MN2，MN3和MN4，减小了电路内部节点电容，从而减小了功耗，提高了电路的工作速度。
SAFF_CP_SFL触发器采用低摆幅时钟信号驱动，可以有效的减小互连时钟线网上的功耗。同时，触发器电路采用由输入数据信号D控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。区别于RCSFF触发器(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”’，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，时钟信号CLK和输入数据信号D组成或逻辑并连接到PMOS管MP1的栅极，同时时钟信号CLK和输入数据信号Db组成或逻辑并连接到PMOS管MP2的栅极。相对于SAFF_CP触发器电路，两个或逻辑电路不仅完成对条件预充电的控制作用，同时还作为数据信号D的输入控制电路。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号D为高电平，由于节点Y的驱动能力高于节点X，使得节点X放电，正反馈使节点Y维持高电平不变。此时第二级锁存器被节点X和Y驱动，并且由于CLK为高电平，NMOS管MN2和MN3导通，使得触发器互补输出端Q为高电平，Qb为低电平。当CLK为低电平的同时，如果输入信号D仍然保持高电平，MP1保持截止，不会对节点X进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN2和MN3截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号D翻转到低电平，MP1导通，对X节点预充电；并且当下一个时钟上升沿到来时，由于节点X的驱动能力高于节点Y，节点Y放电，正反馈使节点X保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Qb为高电平。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法不仅可以保证当CLK为低电平时，触发器的互补输出端可以保持信号电平不变；同时，可以保证SAFF_CP_SFL触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。通过电路的仿真结果可以发现，本发明提出的触发器SAFF_CP_SFL，可以去除原来SAFF_CP电路中(如图3所示)冗余的NMOS管MN2，MN3和MN4，减小了电路内部节点电容，从而减小了功耗，提高了电路的工作速度，有比较优越的建立时间和亚稳态时间性能。
本发明的必要技术特征是：首先，电路可以采用低摆幅时钟信号驱动，有效的降低了时钟网络系统中消耗在时钟互连线网上的功耗。触发器电路采用由输入数据信号D控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对X或者Y节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证SAFF_CP_SFL触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时，并且具有比较优越的建立时间和亚稳态时间性能。相对于SAFF_CP触发器电路，SAFF_CP_SFL触发器电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计；同时，由于采用条件预充控制结构，可以去除原来SAFF_CP电路中冗余的NMOS管MN2，MN3和MN4，减小了电路内部节点电容，从而减小了功耗，提高了电路的工作速度。
为了比较本发明所提出的SAFF_CP_SFL触发器相对于传统的触发器电路FFDHD1X和触发器SAFF_CP的性能特点，我们采用Grace 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对三种电路结构进行了仿真比较分析。表1所示为三种触发器电路动态功耗，泄露电流功耗和归一化电路面积数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号，其中FFDHD1X触发器的时钟信号接正常信号摆幅时钟(0V-1.5V)，SAFF_CP和SAFF_CP_SFL触发器的时钟信号接低信号摆幅时钟(0V-0.75V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。触发器电路输出端接20fF电容负载。泄漏电流功耗仿真测试中电路输入信号端CLK和D都接低电平，测试电源电流并取平均值。电路面积以Grace 0.15um工艺数字标准单元库中FFDHD1X单元面积为标准做归一化处理。动态功耗和泄漏电流功耗数据单位分别为微瓦特(uW)和皮瓦特(pW)。
表1触发器动态功耗、泄漏电流功耗、归一化电路面积比较
| 动态功耗(uW) | 泄露电流功耗(pW) | 归一化电路面积 | |
| FFDHD1X | 4.996 | 584 | 1.0 |
| SAFF_CP | 3.610 | 1180 | 0.8 |
| SAFF_CP_SFL | 3.601 | 838 | 0.75 |
表2A、表2B和表2C所示为三种触发器电路延时随电路负载变化的关系。三种触发器电路采用相同的电路配置，输入信号转换时间为0.104ns，电路负载为0.0001pF～0.3pF。SAFF_CP_SFL触发器电路相对于传统的FFDHD1X触发器具有基本相当的电路延时并且上升沿延时与下降沿延时基本相同，这里不考虑亚稳态效应。tQ和tQb分别表示同相输出端、反相输出端的延时；RISE和FALL分别表示输出信号上升沿和输出信号下降沿；延时数据单位是纳秒(ns)。
表2A FFDHD1X触发器电路延时与负载关系
输入信号转换时间＝0.104ns
| 扇出负载(pF) | 0.0001 | 0.02 | 0.1 | 0.2 | 0.3 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.23 | 0.23 | 0.334 | 0.335 | 0.694 | 0.595 | 1.14 | 0.898 | 1.59 | 1.2 |
| tQb(ns) | 0.293 | 0.295 | 0.383 | 0.366 | 0.74 | 0.609 | 1.19 | 0.911 | 1.64 | 1.21 |
表2B SAFF_CP触发器电路延时与负载关系
| 扇出负载(pF) | 0.0001 | 0.02 | 0.1 | 0.2 | 0.3 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.073 | 0.123 | 0.174 | 0.175 | 0.560 | 0.373 | 0.992 | 0.583 | 1.434 | 0.817 |
| tQb(ns) | 0.073 | 0.125 | 0.174 | 0.178 | 0.541 | 0.360 | 0.994 | 0.604 | 1.440 | 1.033 |
表2C SAFF_CP_SFL触发器电路延时与负载关系
| 扇出负载(pF) | 0.0001 | 0.02 | 0.1 | 0.2 | 0.3 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.067 | 0.114 | 0.166 | 0.175 | 0.559 | 0.357 | 0.989 | 0.602 | 1.429 | 0.808 |
| tQb(ns) | 0.067 | 0.114 | 0.165 | 0.174 | 0.556 | 0.355 | 0.986 | 0.601 | 1.426 | 0.807 |
表3A、表3B和表3C所示为三种触发器电路延时与输入信号转换时间的关系。三种触发器电路采用相同的电路配置，电路负载为0.02pF。SAFF_CP_SFL触发器电路相对于传统的FFDHD1X触发器具有较小的电路延时并且上升沿延时与下降沿延时基本相同，这里不考虑亚稳态效应。tQ和tQb分别表示同相输出端、反相输出端的延时；RISE和FALL分别表示输出信号上升沿和输出信号下降沿；延时数据单位是纳秒(ns)。
表3A FFDHD1X触发器电路延时与转换时间关系
电路负载＝0.02pF
| 输入转换时间(ns) | 0.0228 | 0.104 | 0.507 | 1 | 1.5 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.309 | 0.311 | 0.334 | 0.335 | 0.39 | 0.394 | 0.433 | 0.438 | 0.461 | 0.471 |
| tQb(ns) | 0.359 | 0.341 | 0.383 | 0.366 | 0.443 | 0.422 | 0.486 | 0.465 | 0.518 | 0.493 |
表3B SAFF_CP触发器电路延时与转换时间关系
| 输入转换时间(ns) | 0.0228 | 0.104 | 0.507 | 1 | 1.5 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.163 | 0.166 | 0.174 | 0.175 | 0.187 | 0.176 | 0.163 | 0.152 | 0.124 | 0.100 |
| tQb(ns) | 0.163 | 0.168 | 0.174 | 0.178 | 0.188 | 0.179 | 0.167 | 0.155 | 0.119 | 0.115 |
表3C SAFF_CP_SFL触发器电路延时与转换时间关系
| 输入转换时间(ns) | 0.0228 | 0.104 | 0.507 | 1 | 1.5 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.156 | 0.165 | 0.166 | 0.175 | 0.168 | 0.170 | 0.122 | 0.139 | 0.027 | 0.114 |
| tQb(ns) | 0.156 | 0.165 | 0.165 | 0.174 | 0.172 | 0.167 | 0.137 | 0.149 | 0.104 | 0.100 |
触发器电路的建立时间和亚稳态时间是影响触发器电路性能的重要指标。在仿真测试中，比较了触发器SAFF_CP和SAFF_CP_SFL，输入信号转换时间为0.05ns，电路负载为0.02pF。仿真结果见表4，为电路输出端Q的建立时间和亚稳态时间性能。由仿真结果可见，SAFF_CP_SFL触发器具有比较优越的性能。
表4触发器输出端Q建立时间和亚稳态时间比较
| 建立时间(ps) | 亚稳态时间(ps) | 总延时(ps) | ||
| SAFF_CP | D上升沿 | 236 | 280 | 447 |
| D下降沿 | 265 | 350 | 523 | |
| SAFF_CP_SFL | D上升沿 | 80 | 100 | 259.73 |
| D下降沿 | 108 | 173 | 350.13 |
Claims (2)
1.高速低时钟信号摆幅条件预充CMOS触发器，其特征在于，它含有：
第一级锁存器，它包含：
第一或逻辑电路，它由第八NMOS管(MN8)的漏极和第九NMOS管(MN9)的漏极并联后作为所述第一或逻辑电路的输出端；其中，第八NMOS管(MN8)的源极接时钟信号(CLK)，栅极接第二数据信号(Db)；第九NMOS管(MN9)的源极和栅极同时接第一数据信号(D)；第八NMOS管(MN8)和第九NMOS管(MN9)的衬底都接地；
第二或逻辑电路，它由第十NMOS管(MN10)的漏极和第十一NMOS管(MN11)的漏极并联后作为所述第二或逻辑电路的输出端；其中，第十NMOS管(MN10)的源极接上述同一个时钟信号(CLK)，栅极接上述第一数据信号(D)；第十一NMOS管(MN11)的源极和栅极都同时接上述第二数据信号(Db)，第十一NMOS管(MN11)的栅极反向经过第一反相器(Φ1)和第一或逻辑电路的第一数据信号(D)端相连；第十NMOS管(MN10)和第十一NMOS管(MN11)的衬底都接地；
第一PMOS管并联电路，它由第一PMOS管(MP1)的源极和第三PMOS管(MP3)的源极并联后接电源端(VDD)，并且第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的漏极并联后作为所述第一级锁存器的第一输出端(X)；其中，第一PMOS管(MP1)的栅极接上述第一或逻辑电路的输出端；第一PMOS管(MP1)和第三PMOS管(MP3)的衬底都接上述同一个电源端(VDD)；
第二NMOS管(MN2)，它的衬底接地，而栅极与上述第一PMOS管并联电路中的第三PMOS管(MP3)的栅极相连后作为所述第一级锁存器的第二输出端(Y)，所述第二NMOS管(MN2)的源极与上述第一级锁存器的第一输出端(X)相连；
第二PMOS管并联电路，它由第二PMOS管(MP2)的源极和第四PMOS管(MP4)的源极并联后接上述同一个电源端(VDD)，并且第二PMOS管(MP2)的漏极和第四PMOS管(MP4)的漏极并联后连接到上述第一级锁存器的第二输出端(Y)；其中，第二PMOS管(MP2)的栅极接上述第二或逻辑电路的输出端，第二PMOS管(MP2)和第四PMOS管(MP4)的衬底都接上述同一个电源端(VDD)；
第三NMOS管(MN3)，它的衬底接地，而栅极与上述第二PMOS管并联电路中的第四PMOS管(MP4)的栅极相连后再与上述第一级锁存器的第一输出端(X)相连；所述第三NMOS管(MN3)的源极与上述第一级锁存器的第二输出端(Y)相连；
第一NMOS管(MN1)的源极和衬底都接地，它的栅极接上述同一个时钟信号(CLK)，它的漏极同时与上述第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的漏极相连；
第二级锁存器，它包含：
第一单时钟相位锁存器，它由第五PMOS管(MP5)、第四NMOS管(MN4)和第六NMOS管(MN6)依次串联构成；其中第五PMOS管(MP5)的源极接上述同一个电源端(VDD)，漏极接第四NMOS管(MN4)的源极；第四NMOS管(MN4)漏极接第六NMOS管(MN6)的漏极，第六NMOS管(MN6)的源极接地；第五PMOS管(MP5)的栅极和第六NMOS管(MN6)的栅极相连后接上述第一级锁存器的第二输出端(Y)，第四NMOS管(MN4)的源极接第四反相器(Φ4)的输入端，第四反相器(Φ4)的输出端是上述触发器的第一输出端(Q)；
第二个单时钟相位锁存器，它由第六PMOS管(MP6)、第五NMOS管(MN5)和第七NMOS管(MN7)依次串联构成；其中第六PMOS管(MP6)的源极接上述同一个电源端(VDD)，漏极接第五NMOS管(MN5)的源极；第五NMOS管(MN5)的漏极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接地；第六PMOS管(MP6)的栅极第七NMOS管(MN7)的栅极相连后接上述第一级锁存器的第一输出端(X)，第五NMOS管(MN5)的源极接第五反相器(Φ5)的输入端，第五反相器(Φ5)的输出端即为上述触发器的第二输出端(Qb)；
第五PMOS管(MP5)和第六PMOS管(MP6)的衬底直接连接上述同一个电源端(VDD)；第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的衬底都接地；第四NMOS管(MN4)的栅极和第五NMOS管(MN5)的栅极都接上述同一个时钟信号(CLK)。
2.根据权利要求1所述的高速低时钟信号摆幅条件预充CMOS触发器，其特征在于：
在所述的第二级锁存器中，上述第四反相器(Φ4)的输入端和第五反相器(Φ5)的输入端分别连接到一个保持电路的第一端口(A)和第二端口(B)，这个保持电路由第二反相器(Φ2)和第三反相器(Φ3)反向并联而成。
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