CN1337781A - 触发器设计的改进 - Google Patents

Abstract

具有锁存电路27和30的可扫描异步置位和/或清零触发器。锁存电路27包括反相器28和与非门29。锁存电路30包括反相器31和三态或非门32。当CLK(时钟输入信号)和CLRZ(清零输入信号的反相)都为低时,三态或非门32的输出被强迫为低。由此,反相器31的输出为低,从而输出信号Q被强迫为低和反相输出信号QZ被强迫为高。当CLK为高和CLRZ为低时,与非门29的输出被强迫为高,从而反相器28的输入为高而反相器31的输入为低,借此迫使Q为低和QZ为高。由此,当CLRZ为低时,所述输入Q和QZ被分别强迫为低和高,而不用考虑所述CLK的输入状态。

Description

触发器设计的改进

本发明一般涉及到触发器的设计，特别是涉及到高性能触发器的设计。

图1到图4涉及到一种公知的可扫描触发器。在图1中给出了用于所述设备的电路符号1。所述触发器具有数据输入端D和SD、控制输入ScanZ和CLK以及输出端Q、QZ和SQ。(在本说明书中，字母Z表示反相信号，所以，输出QZ是输出Q的反相信号。)在与测试目的相关的实践中，这种触发器在移位寄存器中被利用连接到下一个SD输入端上的每一个SQ输出端链接到一起。

图2给出了用于上述已知可扫描触发器的电路方案。所述SD和D输入端被耦合到包括两个三态反相器3和4的多路转接器2的输入端。当ScanZ输入端处于高电平时(即当Scan处于低电平时)，三态反相器3将D输入反相，而当ScanZ处于低电平时，三态反相器3呈现高阻抗。相反，当ScanZ处于低电平时，三态反相器4反相所述SD输入，而当ScanZ处于高电平时，三态反相器4呈现高阻抗。因此，多路转接器2的输出根据所述Scan的输入不同或是DZ(经过反相的D)或是SDZ(经过反相的SD)。

多路转接器2的输出被耦合到传输门5的输入端，当CLK处于低电平(CLKZ为高)时，传输门5将所述输入传送到输出，而当CLK处于高电平时(CLKZ为低)时，传输门5呈现高阻抗。传输门5的输出被耦合到锁存器6的输入端，该锁存器6包括反相器7和三态反相器8。当CLK为高时，反相器7反相传输门5的输出和三态反相器8反相反相器7的输出。三态反相器8的输出被耦合到反相器7的输入端，借此当CLK为高时建立一个反馈回路。当CLK为低时，所述三态反相器的输出呈现高阻抗，从而使当CLK从高变低时所述反馈回路被阻断。

锁存器6的输出端被耦合到第二传输门9的输入端，当CLK为高时该传输门9传送锁存器6的输出，而当CLK为低时该传输门9阻断那个输出信号。传输门9的输出端被耦合到包括反相器11和三态反相器12的第二锁存器10。传输门9的输出端被耦合到反相器11的输入端，反相器11的输出端被耦合到三态反相器12的输入端。当CLK为低时三态反相器12用做一个反相器，而当CLK为高时该三态反相器12呈现高阻抗。三态反相器12的输出端被耦合到反相器11的输入端。由此，除了用于三态反相器8和12的控制信号被连接从而当在锁存器6中所述反馈回路被连接而在锁存器10中被去连接或相反以外，第二锁存器12的功能相当于第一锁存器6。

锁存器10的输出端(即反相器11的输出端)被耦合到反相器13和14以分别提供SQ和Q输出。锁存器10的输入端(即传输门9的输出端)被耦合到反相器15以提供QZ输出。

下面结合图2所示的方案和图3所示的定时图描述图1和2所示可扫描触发器的操作。在图2所示的电路中已经标记了节点的标号并在图3中示出了这些节点处的电压。节点U是多路转接器2的输出端，节点V是传输门5的输出端，节点W是锁存器6的输出端，节点X是传输门9的输出端和节点Y是锁存器10的输出端。

图3所示的定时图假设ScanZ输入为高，因此，多路转接器2的输出是D输入的反相。

图3所示定时图所示的D输入最初为高，当CLK信号为低时下降并当CLK信号为高时再次上升。这示出了当所述D信号与所述CLK信号异步时通常的运行情况。节点U是一个简单的D输入端反相。节点V处的电压取决于传输门5和三态反相器8。当CLK为低时，V处的电压跟随U处的电压。当CLK为高时，V处的电压跟随三态反相器8的输出。当CLK为高时，三态反相器8的输出是信号W的反相信号。

在图3所示的例子中，由于CLK和U都为低，所以，V最初为低；W为高。当CLK变高时，V是W的反相一个保持为低。当U上升时，V在相同的时间处上升(承受经过传输门5的传送延时)。因此，W在相同的时间处下降。当CLK为高时，如同跟随W的反相一样，V保持为高。当U的值下降时，CLK为高，从而所述传输门不导通，因此V保持为高(W的反相)直到CLK变低为止。V的下降沿因此被延迟，从而使它与CLK的下降沿异步。但是，D的上升沿与所述CLK信号不同步。

当CLK为高时，X处的电压跟随W处的电压。当CLK为低时，X处的电压是信号Y的反相。由于W为高，所以X最初为高(所述电路被假设为在定时图开始时处于稳定状态)。当CLK和W两者都为低时，X是Y的反相并因此保持为高。由于当CLK为高时在CLK再次上升之前X保持为高，X跟随W，所述W此时已经变低并因此下拉X。W在和CLK下降相同的时间处再次上升。因此，W与和所述传输门9变成不导通的相同时间处上升。由此，X不跟随该点处的W而是处于低(是Y的反相)。除了CLK上升，否则不变化，因此，X一旦再次跟随W，则X上升。因此，X的上升和下降沿与CLK信号的上升沿同步。

所述的了的区域部分执行简单的反相，因此，在CLK的每个上升沿处，所述Q取D输入的值和QZ输出取那个D输入的反相值。

图4示出了利用晶体管实施图1和2所示可扫描触发器的情况。所述电路包括多个NMOS晶体管(N1到N5)和多个PMOS晶体管(P1到P5)。每个晶体管包括栅极输入端、源极输入端和漏极输入端。

晶体管N1的栅极输入端被耦合到P1的栅极输入端和D输入端。晶体管P2的栅极被耦合到Scan输入端和晶体管N2的栅极被耦合到ScanZ输入端。P2的源极被耦合到电源VDD，P2的漏极被耦合到P1的源极，P1的漏极被耦合到N1的漏极，N1的源极被耦合到N2的漏极和N2的源极被耦合到电源VSS。P1的漏极和N1的漏极也被耦合到P3的漏极和N3的漏极。P3的源极被耦合到P4的漏极和P4的源极被耦合到电源VDD。N3的源极被耦合到N4的漏极和N4的源极被耦合到电源VSS。P3和P4的栅极被分别耦合到ScanZ和SD以及N3和N4的栅极被分别耦合到Scan和SD。晶体管N1到N4和P1到P4共同构成了图2所示的多路转接器2。

P3的漏极和N3的漏极也被耦合到P5的漏极和N5的漏极。N5的源极被耦合到P5的源极。N5和P5的栅极被分别耦合到CLKZ和CLK。晶体管N5和P5构成了图21所示的传输门5。N5的源极和P5的源极也被耦合到N6的栅极和P6的栅极。P6的源极被耦合到源VDD，P6的漏极被耦合到N6的漏极和N6的源极被耦合到电源VSS。N6的漏极和P6的漏极被耦合到N8的栅极和P8的栅极。N7和P7的栅极被分别耦合到CLK和CLKZ。P8的漏极被耦合到P7的源极，P7的漏极被耦合到N7的漏极，N7的源极被耦合到N8的漏极和N8的源极被耦合到电源VSS。P7的漏极和N7的漏极还被耦合到P5的源极、N5的源极、P6的栅极和N6的栅极。晶体管N6到N8和P6到P8构成了图2所述锁存器6。

P6的漏极、N6的漏极、P8的栅极和N8的栅极还被耦合到P9的漏极和N9的漏极。N9的源极被耦合到P9的源极。N9和P9的栅极被分别耦合到CLK和CLKZ。晶体管N9和P9构成了图2所示的传输门9。

N9的源极和P9的源极还被耦合到N10的栅极和P10的栅极。P10的源极被耦合到电源CDD，P10的漏极被耦合到N10的漏极和N10的源极被耦合到电源VSS。N1-的漏极和P10的漏极还被耦合到N12的栅极和P12的栅极。N11和P11的栅极被分别耦合到CLKZ和CLK。P12的源极被耦合到电源VDD，P12的漏极被耦合到P11的源极，P11的漏极被耦合到N11的漏极，N11的源极被耦合到N12的漏极和N12的源极被耦合到电源VSS。P11的漏极和N11的漏极还被耦合到P9的源极、N9的源极、P10的栅极和N10的栅极。晶体管N10到N12和P10到P12构成了图2所示的锁存器10。

P10的漏极、N10的漏极、P12的栅极和N12的栅极被耦合到晶体管N13、N14、P13和P14的栅极。P13的源极被耦合到电源VDD，P13的漏极被耦合到N13的漏极和N13的源极被耦合到电源VSS。P14的源极被耦合到电源VDD，P14漏极被耦合到N14的漏极，N14的源极被耦合到电源VSS，P13的漏极和N13的漏极还被耦合到SQ输出端。P14和N14的漏极还被耦合到Q输出端。

P9的源极、N9的源极、P10的栅极和N10的栅极还被耦合到P15的栅极和N15的栅极。P15的源极被耦合到电源VDD，P15的漏极被耦合到N15的漏极，N15的源极被耦合到电源VSS。P15的漏极和N15的漏极还被耦合到QZ输出端。

图1、2和3的变化是一个具有异步清除输入端的可扫描触发器；图5示出了用于该可扫描触发器的电路符号。图5所示的触发器具有清零输入端(CLRZ)，它驱动该可扫描触发器变低，从而当CLRZ为低时，Q被强迫变低和QZ被强迫变高。所述异步的意思是清零信号是立即被作用的而不是等待所述CLK的一个沿。

图6示出了实施图5所示触发器的已知电路。所述电路是从图2所示电路变化而来的。实际上，多路转接器2以及传输门5和9并没有改变。变化发生在锁存电路17和21以及反相器24到26的连接。

锁存器17包括反相器18、与非门19和传输门20。反相器18将传输门5的输出反相并且那个输出被耦合到与非门19的第一输入端。与非门19的第二输入端被耦合到CLRZ输入端。与非门19的输出端被耦合到传输门20的输入端。当CLK为高时，传输门20将与非门19的输出端耦合到反相器18的输入端，而当CLK为低时，传输门20处于第三态。与非门19的输出端也被耦合到传输门9的输入端。

传输门9的输出端被耦合到锁存器21的输入端。锁存器21包括反相器22和三态与非门23。到锁存器21的输入被耦合到反相器22的输入端，反相器22的输出端被耦合到三态与非门23的第一输入端。到三态与非门23的第二输入被耦合到CLRZ输入端。当CLK为低时，三态与非门23将其输入的逻辑与非耦合到反相器22的输入端，而当CLK为高时处于第三态。反相器25和26的输入端被连接到锁存器21的输入端，反相器24的输入端被连接到锁存器21的输出端。反相器24、25和26的输出端分别输出信号QZ、Q和SO。

当CLRZ为低时，与非门19的输出被强迫为高。假如CLK为高，则与非门19的输出经过传输门9传送，从而使在这种情况下的反相器22的输入为高。如果到反相器22的输入为高，那么，Q输出被强迫为低和QZ输出被强迫为高。当CLK为低时，由于传输门9处于非导通状态，所以与非门19的输出不经过反相器22的输入端。而是与非门21的输出(当CLRZ为低时，该输出被强迫为高)将所述输入提供给反相器22。由此，当CLRZ为低时，输出Q和QZ分别被强迫为低和高，而根本不必考虑CLK输入端的状态。

图6所示电路的问题在于向所述电路输入和输出之间的关键路径添加与非门19增加了到所述电路的附加延迟。在高性能触发器中，这种延迟是不能容忍的。

本发明的一个目的是提供一种以图2所示可扫描触发器为基础的触发器电路，它可以包括异步清零输入端，但不会插入额外的延迟。

根据本发明的第一方面，所提供的触发器包括：

数据输入端；数据输出端；置位信号输入端；时钟信号输入端；和

至少一级，该级包括：

被连接来用于从所述数据输入端接收数据信号的输入节点；输出节点；内部节点；

响应所述时钟信号在导通状态和高阻抗状态之间交替转换的第一选通装置，其中，在导通状态下，在所述级的输入节点处的逻辑信号经过所述内部节点；

耦合到所述内部节点以在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的逻辑电平的缓存装置；和

被耦合来用于对所述级输出节点处的逻辑电平和所述置位信号进行逻辑组合并向所述内部节点提供所述逻辑组合结果的第二选通装置，所述的逻辑组合是当所述置位信号被激活时，所述第二选通装置的输出被设置为高和低逻辑电平中特定的一个，

其中，所述触发器还包括一个用于响应在所述第二选通装置响应所述置位信号将所述内部节点设置为所述特定逻辑电平之前一个时间处的所述置位信号在所述内部节点处提供所述特定逻辑电平的装置。

利用所述装置在所述内部节点处提供所述特定逻辑电平可以抑制可能由所述第二选通装置占用时间将所述内部节点驱动到所述特定逻辑电平而导致的在所述触发器输出中的毛刺；由于已经提供了那个电平，因此不需要等待由所述第二选通装置提供该点平；但是，如果用于提供所述特定电平的所述装置不再做这项工作，例如如果它是经过所述第一选通装置做这项工作和它没有导通，那么，所述第二选通装置可以被用于在所述内部节点处保持所述特定电平。

用于在所述内部节点处提供所述特定逻辑电平的装置可以被安排在所述第一选通装置处于其导通状态时做这项工作。

所述第二选通装置最好能够如此响应所述时钟信号以便使它能够在它向所述内部节点提供高阻抗的状态和它向所述内部节点提供所述逻辑组合结果的状态之间进行转换。另外，用于在所述内部节点处提供所述特定逻辑电平的装置可以被安排得在所述第二选通装置处于其高阻抗状态时做这项工作。所述第二选通装置处于其高阻抗状态的时间周期最好与所述第一选通装置处于其导通状态的时间周期相同；但是，所述时钟信号可以包括分别应用到所述第一和第二选通装置的非重叠时钟信号。

用于提供所述特定电平的装置可以经过所述第一选通装置向所述内部节点提供那个逻辑电平。

用于提供所述特定逻辑电平的装置可以包括被连接用于接收一个数据信号和当所述置位信号被激活时向所述级的输入节点提供所述特定逻辑电平和当所述置位信号被去激活时向所述级的输入节点提供所述数据信号的第三选通装置。所述第三选通装置可以包括一个与非门或一个或非门。另外，所述触发器可以包括一个数据选择输入端和包括所述数据输入端的多个数据输入端以及一个多路转接器；所述第三选通装置可以包括在所述多路转接器中，和那个多路转接器可以被连接以接收这些数据输入并响应所述数据选择信号向所述触发器或该触发器第一级的输入节点提供这些数据输入中特定的一个。所述第三选通装置可以具有三态输出和所述多路转接器可以包括一个控制电路，用于组合所述数据选择信号和所述置位信号以便当由所述数据选择信号指出被第三选通装置选通的所述数据信号时和当所述置位信号被激活时提供使能所述第三选通装置输出并避免所述多路转接器输出多个其他数据信号、反之则使所述第三选通装置呈现高阻抗的一个或多个控制信号。

所述触发器可以包括第二所述级和所述第二级的输入节点可以被耦合到第一所述级的输出节点，所述触发器电路可以响应所述置位信号将所述第二级的输出设置为一个特定的逻辑电平。

根据本发明的第二方面，提供了一种触发器，包括一个数据输入端；一个数据输出端；一个置位信号输入端；一个时钟信号输入端以及第一和第二级，其中的每一级包括：

一个输入节点；和一个输出节点；

所述第二级的所述输入节点被耦合到所述第一级的输出节点和所述触发器电路响应所述置位信号将所述第二级的输出置位成一个特定的逻辑电平，

每一级还包括：

第一选通装置，响应所述时钟信号在其中所述级输入节点处的一个逻辑信号被传送给一个内部节点的导通状态和高阻抗状态之间交替转换；

缓存装置，它被耦合到所述内部节点以便在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述电平；和

第二选通装置，被耦合用来逻辑组合所述级输出节点处的逻辑电平和所述置位信号并向所述内部节点提供所述逻辑组合的结果。

所述第二选通装置可以如此响应所述时钟信号以便能够在其中它向所述内部节点提供高阻抗的状态和其中它向所述内部节点提供所述逻辑组合结果的状态之间转换。所述电路可以被安排得使每一级的所述第一和第二选通装置处于高阻抗状态的时间相互交替和第二级的第一选通装置和第一级的第二选通装置处于其高阻抗状态的时间相互交替。

所述第二选通装置可以提供比在同一级中的所述第一选通装置高的输出电流。

所述触发器可以上述本发明的第一和第二方面为基础。

在上述本发明的无论哪个方面中，所述触发器都可以包括一个数据选择输入端，包括所述数据输入端的多个数据输入端，还可以包括一个被连接来接收这些数据输入并响应所述数据选择信号将这些输入数据中特定的一个提供给所述触发器或所述触发器第一级的所述输入节点的多路转接器。

在本发明的无论哪个方面中，所述置位信号都可以被驱动为低或激活为高；它可以是为该触发器所响应以便在其数据输出端提供逻辑低的一个清零信号，它也可以是为该触发器所响应以便在其数据输出端提供逻辑高的一个予置信号。另外，所述触发器可以响应一个清零信号以便在其数据输出端提供一个逻辑低，和可以响应一个予置信号以便在其数据输出端提供一个逻辑高。所述置位信号可以是包括未经反相和经过反相信号的补码形式和响应所述置位信号的所述触发器的构件可以被连接以接收这些补码信号的一个或另一个或两个。

在本发明的无论哪个方面中，所述级或所述多个级的所述或每个缓存器都可以是一个反相装置和可以被连接以提供在所述级输出节点处被反相的所述内部节点处的逻辑电平。

在本发明的无论哪个方面中，所述或每个第二选通装置都可以提供一个逻辑组合，当所述置位信号被去激活时，该逻辑组合将所述级输出节点处的逻辑电平反相。

在本发明的无论哪个方面中，所述或每个第二选通装置最好都是一个与非门或一个或非门。另外，所述或每个第一选通装置最好都是一个传输门。

下面结合附图描述本发明的实施例。

图1示出了与一个可扫描触发器相关的电路符号；

图2示出了与图1所示可扫描触发器相关的电路方案；

图3的时序图示出了图1和2所示电路的部分功能；

图4示出了图1和2所示可扫描触发器一种可能的晶体管级实施方案；

图5示出了从图1所示可扫描触发器变化、并具有异步清零输入端的电路符号；

图6示出了图5所示触发器的电路方案；

图7的电路方案示出了根据本发明的图6所示触发器的一个变化；

图8的时序图示出了图7所示触发器的部分功能；

图9的电路方案示出了根据本发明第二实施例具有异步清零输入端的可扫描触发器；

图10的时序图示出了图9所示触发器的部分功能；

图11的电路方案示出了根据本发明第三实施例的可扫描触发器；

图12的电路方案示出了根据本发明第四实施例的具有异步清零输入端的可扫描触发器。

注意，在图6的电路中，由于那个电路元件位于锁存器21的反馈路径中而不是位于所述触发器的所述关键路径中，所以，三态与非门23没有将额外的延迟引入到所述触发器中。因此，本发明人针对所述问题提出的第一个解决方案是将锁存器17的所述附加电路元件(即与非门19)从所述关键路径移到那个锁存器的反馈路径中，图7示出了用于该第一解决方案的电路方案。

图9所示电路是从图2和6所示电路变化而来。多路转接器2、传输门5和9以及反相器13到15与图2所示相同。变化之处在锁存电路27、30之中。

参看图7，锁存器27包括反相器28和三态与非门29。反相器28的输入端被耦合到传输门5的输出端和三态与非门29的输出端。反相器28的输出端被耦合到三态与非门29的第一输入端和传输门9的输入端。三态与非门29的第二输入端被耦合到异步清零端CLRZ。当CLK为高时，三态与非门29将其输入端的逻辑与非耦合到反相器28的输入端，而当CLK为低时，三态与非门29呈现高阻抗状态。

传输门29的输出端被耦合到锁存器30的输入端。锁存器30包括反相器31和三态或非门32。到反相器31的输入端被耦合到传输门9的输出端和三态或非门32的输出端。反相器31的输出端被耦合到三态或非门32的第一输入端并耦合到反相器13和14的输入端，三态或非门32的第二输入端被耦合到CLK输入端。三态或非门32的输出端还被耦合到反相器15的输入端。当CLK为低时，三态或非门32将其输入端的逻辑或非耦合到反相器31的输入端，而当CLK为高时，三态或非门32呈现高阻抗状态。

当CLK和CLRZ都为低(CLR为高)时，三态或非门32的输出被强追为低。由此，反相器31的输出变低，从而使Q输出被迫为低和QZ输出被迫为高。当CLK为高和CLRZ为低时，三态与非门29的输出被迫为高，所以到反相器28的输入为高和到反相器31的输入为低，借此，迫使Q为低和QZ为高。由此，当CLRZ为低时，不必考虑CLK的输入状态，输出Q和QZ分别被迫使为低和高。与图2所示触发器相比，这是在没有向所述触发器的关键路径添加额外延迟的情况下实现的。

图7所示电路解决了在没有向所述触发器的关键路径添加另外电路元件的情况小添加一个异步清零输入端的问题。但是，还存在运行所述电路困难的问题。

图8的时序图示出了当图7所示的CLRZ、CLK和D输入端最初分别为低和高时的情况。由于QZ输出取决于CLK所述在前上升沿上D的值，所以最初并不知道它。在这种状态下，传输门5被导通，传输门9呈现高阻抗，三态或非门32被导通和三态与非门29呈现高阻抗。所述D输入因此被经过传输门5传送给三态与非门29的第一输入端。当CLRZ从高降到低时，或非门32的输出被迫使为低。由此，如响应所述CLRZ输入所请求的，到反相器15的输入为低，和输出QZ为高(和当然Q为低)。

在图10所示的定时图中，CLRZ保持为低(激活)，所述D输入端保持为高和所述CLK上升。当CLK上升时，传输门5和9分别变成非导通和导通。类似的，三态与非门29和三态或非门32分别变成导通和非导通。到反相器15的输入经过传输门9被耦合到反相器28的输出端。如上所述，在所述CLK输入的上升沿之前，反相器15的输入为低。但是，反相器29的输出端(现在经过传输门9被耦合到反相器15的输入端)在前已经是高(D的值)。反相器28的输入必须被三态与非门29上拉到高(现在响应所述CLRZ三态与非门29已经变成导通)。但是，三态与非门29最好是一个很小的设备和它要占用那个与非门的时间上拉到反相器28的所述输入到一个高电压。结果是存在一个到反相器15的输入为高的周期，和因此存在一个输出QZ为低的周期。这是作为图8所示定时图中的毛刺100出现的。(注意，由于到反相器15的输入端(提供所述QZ输出的输出端)被经过反相器31和14耦合到所述Q输出端上，所以所述毛刺也出现在Q输出端(标号100’)上，从而所述Q输出是所述QZ的简单反相)。

在所述QZ输出端上出现毛刺的问题是通过增加与非门29的尺寸解决的，所述尺寸的含义包括所述触发器电路的尺寸和它的运行速度。另外，所需与非门的尺寸与工艺规程和环境相关，因此，保证在所有状态下不出现所述毛刺是非常困难的。因此对于所述毛刺的问题，增加所述与非门的尺寸并不是最佳的解决办法。

图9所示的电路示出了本发明的第二实施例，除了用多路转接器33代替图7所示多路转接器2以外，图9所示电路与图7所示电路相同。多路转接器33包括与非门34、三态与非门35、三态反相器3和反相器36。与非门34的第一和第二输入端被分别耦合到ScanZ和CLRZ输入端。三态与非门35的第一和第二输入端被分别耦合到SD和CLRZ输入端。到三态反相器3的输入被耦合到D输入端。到反相器36的输入被耦合到与非门34的输出端。三态反相器36的控制输入端被耦合到与非门34的输出端和反相器36的输出端，从而当与非门34的输出为低(和反相器36的输出为高)时，三态反相器3被导通，而当与非门34的输出为高(和反相器36的输出为低)时，三态与非门35被导通。三态反相器36和三态与非门35的输出被耦合在一起并耦合到传输门5的输入端。

当CLRZ为高(去激活)时，与非门34的输出是ScanZ的反相(即Scan)和反相器36的输出是ScanZ。因此，三态与非门35的输出或为高阻抗或为SD的反相。由此，当CLRZ为高时，图9所示的电路以和图7所示电路非常相同的方式运行。

当CLRZ为低(激活)时，与非门34的输出被迫使为高，从而使三态与非门35被导通和三态反相器3呈现高阻抗。另外，三态与非门35的输出被迫使为高(由于到它的CLRZ输入为低)，因此，传输门5的输入也为高。

当CLK为低时，到传输门5的输入被传送给锁存器27的输入端。当CLK输入为高和CLRZ输入为低时，锁存器27的输入以和图7所示电路相同的方式被三态与非门29上拉为高。

与图7所示电路相关的毛刺问题是由向锁存器27的输出端传送D或SD输入引起的。这个问题在本实施例中是通过当CLRZ为低时将所述D或SD输入锁存在所述多路转接器级中克服的。

下面结合图10所示的时序图描述图9所示电路的操作。在图9中已经标记了各节点的标号并在图10中示出了与各种输入状态相关的在各节点处的电压。节点M是与非门34的输出。节点N是三态与非门35和三态反相器36的输出。节点P是传输门5的输出。节点R是反相器28的输出。节点S是传输门9的输出。节点T是反相器31的输出。

图10的时序图假设ScanZ为高。在这种情况下，与非门34的输出(节点M)是所述CLRZ输入的反相。节点M也是三态反相器36多个控制输入端中的一个，其他的控制输入端是由反相器36提供的在节点M处的值的反相。由于M节点为低(即由于ScanZ为高和CLRZ为高)，所以三态反相器36将所述D输入反相，而当节点M为高时呈现高阻抗状态。因此，当CLRZ为高时，节点N是D的反相，而当CLRZ为低时，用于驱动它的反相器3的输出呈现高阻抗状态。在图10的时序图中示出了这种情况。

当CLK为低时，节点P跟随节点N处的电压。当CLK为高时，节点P跟随三态与非门29的输出，即，节点R和CLRZ的逻辑与非。节点R是节点P的反相。类似的，当CLK为高时，节点S处的电压跟随节点R处的电压，而当CLK为低时，则跟随三态或非门32的输出，即，节点T和CLR输入的逻辑或非。节点T和所述输出QZ是节点S的反相和输出Q是节点T的反相。

在图10的例子中，节点D、P和S最初分别稳定地处于高、低和高，和CLK是低。因此所述Q和QZ输出分别处于高和低逻辑电平。由于CLK为低，节点P跟随节点N和节点S是CLR输入和节点T的逻辑或非。当CLK上升时，节点P是所述CLRZ输入和节点R的逻辑与非和节点S跟随节点R。由于所述稳定的，节点P和节点S都不会随着CLK的变化而变化。类似的，当CLK下降时，这些节点也不会改变状态。

在图10的例子中，由于CLK为低和所述内部节点处于上述状态，CLRZ输入从高下降到低逻辑电平。作为响应，节点M上升，从而禁止三态反相器3和使能三态与非门35。节点N被迫使为高(由于CLRZ为低)。节点P跟随节点N(即上升)和节点R下降。在基本相同的时间处，由于CLR为高(CLRZ的反相)，所以节点S(它是节点T和CLR输入的逻辑或非)下降。当节点S下降时，节点T和输出QZ上升，输出Q下降。

当CLK上升时，CLRZ输入下降。节点P没有变化(由于CLRZ与节点R的逻辑与非与节点N处的逻辑电平相同)和节点S没有变化(由于节点R处于与CLR和节点T的逻辑或非相同的逻辑电平)。当CLRZ随着CLK变高而上升时，节点N变成输入D的反相(即下降)。但是由于节点P是CLRZ和节点R的逻辑与非且两者都没有变化，所以，节点P没有变化。由于节点P没有变化节点R和S也没有变化。响应上升的CLRZ输入在节点N处的变化因此没有被传送给输出Q和QZ。所述电路再次处于稳定状态，并且当CLK输入由于上述原因而下降时所述内部节点和输出不变化。

当节点D处的电压随着CLK输入变低而下降时，由于节点N是所述D输入的反相，所以它上升，而由于传输门5被导通，所以节点P和R分别上升和下降。(这是由为表示目的而插入在D的波形中的脉冲101示出的。)由于传输门9处于非导通状态，所以，节点R处的低逻辑电平不被传送给节点S。在101处，D输入在CLK输入已经变化和节点N、P和R分别下降、下降和上升之前上升。当CLK输入上升时，节点R处的高逻辑电平被传送给节点S(已经为高)和输出Q因此而不变化。由于在上升CLK沿上没有保持D输入端处的脉冲101，所以它不被传送给所述输出端。

由于CLK处于高逻辑电平，所以当CLRZ被下拉为低(激活)时，节点M响应它上升三态反相器3变成高阻抗。由于CLK为高，节点P是节点R和CLRZ输入的逻辑与非。由于CLRZ为低，节点P被上拉为高，接着将节点R下拉为低。由于传输门9处于导通状态和输出Q因此下降，所以，节点S响应节点R的下降而下降。输出Q102的下降不与CLK信号同步。CLRZ输入因此是一个异步输入。

当CLRZ输入再次上升时，CLK为低。由于当CLRZ上升时节点M下降，所以三态反相器3被再次激活。由此，节点N为高(D的反相)。由于传输门5处于导通状态，所以，节点P和R分别为高和低。节点S处的电压由节点T和CLR输入的逻辑或非确定。当CLR下降时(当CLRZ上升时)，由于节点T已经是高，所以，三态或非门32的输出并因此节点S没有变化(低)。因此输出Q保持为低和所述电路处于稳定状态。

在响应节点N变低而导致所述D输入上升之前，所述电路保持稳定状态。这是伴随着CLK为高发生的，因此，在CLK下降之前没有其他节点变化。由于传输门5变成导通，所以，在CLK下降沿上，节点P和R分别下降和上升。

在所述CLK输入端下降沿之后的很短时间内，CLRZ输入下降。如上所述，响应下降的CLRZ输入，节点M上升，所以，三态反相器3的输出变成高阻抗。节点N代之以由于CLRZ为低而提供高电平的三态与非门35驱动。因此，节点P为高，节点R为低，节点S为低，节点T为高和输出Q为低。由于输出Q已经是低，所以所述CLRZ信号不再改变输出Q。

当CLRZ上升时，节点P和R分别变成低和高。这是由于所述D输入等染为高和传输门5仍旧被导通。如上所述，D输入端处的高电平在CLK信号的下一个上升沿处被传送给节点S(和因此传输给输出Q)。Q输出然后被下降的CLRZ输入103迫使再次变低。

图10的时序因此示出了随着CLRZ变低，在CLK输入的每个上升沿上，节点D处的值被传送给输出Q，和只要CLRZ输入下降，输出Q便被迫使为低，而不考虑所述CLK输入。

如图8时序图所示在图7所示输出处发生的毛刺在图9的电路中不会发生。图7所示电路输出端处的毛刺伴随着所述CLRZ、CLK和D输入最初分别为低、低和高而发生，从而通过激活CLRZ输入迫使Q输出为低。在这种状态下，当CLK输入上升时，由于上述的原因在所述输出端处发生毛刺100、100’。在图9的电路中，由于CLRZ、CLK和D输入的变低使三态反相器3的输出为高阳抗和节点N被三态与非门35驱动为高，所以这种情况不会发生。由于节点N为高(由于CLRZ为低)，到锁存器27的输入被迫使为高。因此，当CLK上升时，由于节点P已经为高，所以三态与非门29不需要迫使节点P变高，因此在所述输出端处不发生毛刺。

图11示出了本发明的第三实施例，与上述第二实施例类似，该实施例也不存在所述毛刺的问题。在图11中，利用异步置位输入(PREZ)代替了图9所示实施例的异步清零输入(CLRZ)。无论什麽时候只要该PREZ被激活(低)，所述Q输出即被迫使为高。除了到与非门34的输入是ScanZ和PREZ、三态与非门35被具有利用PRE输入(RPEZ的反相)替换了所述CLRZ输入的三态或非门38代替、三态与非门29被具有利用输入PRE替换了所述输入CLRZ的三态或非门40代替、和三态或非门32被具有利用PREZ替换了输入所述CLR的三态与非门42代替以外，所述电路与图9所示电路类似。与非门34、三态反相器3、反相器36和三态或非门38构成了多路转接器37，反相器28和三态或非门40构成了锁存器39，反相器31和三态与非门42构成了锁存器41。

当PREZ为高(去激活)时，由于与非门34反相所述ScanZ输入，三态或非门38实际上是一个三态反相器，三态或非门40实际上是一个三态反相器和与非门42实际上是一个三态反相器，所以，图11的电路减少到图9所示电路。

当输入PREZ为低(激活)时，与非门34的输出是高，所以三态反相器36呈现高阻抗，借此封锁所述D输入。由于PREZ为低，输出Q被三态或非门40的输出迫使为高，当所述CLK为高时，三态或非门40的输出为低，而当所述CLK为低时，所述三态与非门42的输出为高。

通过响应PREZ为低(PRE为高)输出低电平的三态或非门38抑制了图7所示电路中发生的毛刺。

图12示出了本发明的第四实施例，包括一个异步清零输入端(CLRZ)和一个异步置位输入端(PREZ)。图12的电路类似于图9所示的电路。与非门34已经被三态与非门46替代，其输入是ScanZ、CLRZ和PREZ。三态与非门35被或门47和三态与非门48取代。或门47的第一就第二输入端被分别耦合到SD和PRE输入端，或门47的输出端被耦合到三态与非门48的第一输入端和三态与非门48的第二输入端被耦合到CLRZ输入端。三态与非门29被三态与门50和三态或非门51取代。三态与门50的第一输入端、第二输入端和输出端被分别耦合到反相器28的输出端、CLRZ输入端和或非门51的第一输入端。三态或非门51的第二输入端被耦合到所述输入PRE。三态或非门51的输出端被耦合到反相器28的输入端。三态或非门32被三态或非门53和三态与门54取代。三态或非门53的第一输入端、第二输入端和输出端被分别耦合到反相器3 1的输出端、所述PREZ输入端和三态与门54的第一输入端。三态与门54的第二输入端和输出端被分别耦合到所述CLRZ输入端和反相器31的输入端。

在图12的电路中，三态反相器3、反相器36、与非门46、或非门47和三态与非门48一起构成了多路转接器44；反相器28、三态与非门50和三态或非门51一起构成了锁存器49；三态与非门53和三态与门54一起构成了锁存器52。

当PREZ和CLRZ都为高(去激活)时，由于与非门46被用做一个反相器和电路元件47和48、50和51以及53和54被用做三态反相器，所以，图12所示的电路被减少到图9所示的电路。

当CLRZ或PREZ其中之一为低时，与非门46的输出为高，所以三态反相器3的输出处于第三态。如果CLRZ为低(和PREZ为高)，那么三态与非门48然后产生一个逻辑高，如果PREZ为低(和CLRZ为高)，则三态与非门48产生一个逻辑低，借此以分别与第二和第三实施例中相同的抑制方式抑制所述毛刺。  (在触发器正常运行期间不允许PREZ和CLRZ两者都为低。)

当PREZ为低、CLRZ为高和CLK为高时，三态或非门51的输出为低，因此锁存器49的输出为高。锁存器49的输出经过传输门9传送给输出端Q，从而迫使输出端Q为高。当PREZ为低、CLRZ为高和CLK为低时，三态与门54的输出为高，借此迫使所述Q输出为高。由此，当PREZ为低和CLRZ为高时，所述Q输出被强迫为高而不考虑所述CLK的状态。

当PREZ为高、CLRZ为低和CLK为高时，三态或非门51的输出为高，因此，锁存器49的输出为低，借此迫使所述Q输出为低。当PREZ为高、CLRZ为低和CLK为低时，三态与非门54的输出为低，借此迫使锁存器52的输出为高和Q输出为低。由此，当CLRZ为低和PREZ为高时，所述Q输出即被强迫为低，不用考虑CLK的状态。

在图2和7所示的电路中，如果ScanZ为低，除了所述SD输入是经过所述电路传送而不是经过所述D输入端传送以外，所述电路以和当ScazZ为高时完全相同的方式运行。图9、11和12所示的电路更加复杂。

图9所示电路的优点之一是当CLRZ被激活时，它避免了将所述D输入传送给节点R。这是通过将节点上拉为高从而禁止三态反相器3实现的。但是，当ScanZ为低时，节点M即为高而不用考虑CLRZ输入的状态。由此，三态与非门35将被导通。为了避免当CLRZ输入被激活时将所述SD输入传送给节点R，三态与非门35的第二输入端被耦合到所述CLRZ。由此，当CLRZ为低(激活)时三态与非门35的输出即为高而不用考虑所述SD输入。如果CLK为低，三态与非门35的高电平输出被传送给节点P和节点R因此为低。结果是，当所述CLK输入上升时，节点P的值已经为高，从而三态与非门29不再需要将那个节点上拉到高。因此，从图7所示电路中看到的毛刺将不再发生。

当PREZ为低和ScanZ为低时，图11所示三态或非门38通过迫使节点N’为低以类似的方式工作，从而三态或非门40不需要将节点P’上拉为高。

在图12中，当CLRZ和ScanZ为低和PREZ为高时，三态与非门48的输出为高，从而三态或非门51不需要将节点P’’上拉为高。当PREZ和ScanZ为低和CLRZ为高时，三态与非门48的输出为低，从而三态或非门51不需要将节点P’’下拉为低。

因此，多路转接器33、37和44中的每一个都适用于保证当ScanZ为低时所述多路转接器的输出处于使图7所示电路的毛刺不再出现的状态。

已经描述了本发明的多个实施例。本技术领域内的普通技术人员应当理解，存在很多能够执行相同功能的图7、9、11和12所示逻辑电路的替换结构和变化。这种替换结构落入本发明的范围之内。

图7所示的电路还提供了具有异步清零输入端的触发器，虽然它存在在所有环境中可能都不是问题的上述毛刺的缺陷，但是，所述毛刺可以利用例如上述较大的三态与非门29的其他装置再次解决。

上述实施例中的每一个都包括一个scan输入端和一个用于控制所述多路转接器电路是选择数据输入端(D)还是选择scan输入端(SD)的scan控制端。本发明也可以应用到没有scan输入端的触发器上。为了根据本发明实施例如具有异步清零(CLRZ)输入端但是没有scan输入端的没有毛刺的触发器，可以对图9所示的电路进行修改，即利用一个单一的具有D输入端和CLRZ输入端的与非门替换所述多路转接器33。当CLRZ为高(去激活)时，那个与非门将所述D输入反相，而当CLRZ为低(激活)时该与非门的输出即为高而不用考虑所述D输入。类似的，对图11中多路转接器37和图12中多路转接器44的改变是分别将图11和图12所示电路分别转换成具有异步PREZ和异步CLRZ和PREZ输入端的非扫描触发器。在图7所示的电路中，利用一个反相器取代多路转接器2以提供一个具有异步清零输入端的快速触发器。另外，可以利用异步PREZ或异步PREZ和CLRZ输入端提供类似的电路。

在利用是时钟控制的三态锁存器的每个锁存器反馈部分中的逻辑门29、32、39、42、51和54表示图7、9、11和12所示每个实施例的同时，它们可以是没有高阻抗状态和时钟输入的普通逻辑门。如果这些逻辑门的输出很弱从而使其输出可以克服经过各传输门接收的信号，这种电路将用做所示的电路。

Claims (27)

1.一种触发器，包括：

一个数据输入端；一个数据输出端；一个置位信号输入端；一个时钟信号输入端；和

至少一个级，该级包括：

一个被连接用于从所述数据输入端接收数据信号的输入节点；一个输出节点；一个内部节点；

第一选通装置，用于响应所述时钟信号在其中所述级输入节点处的逻辑信号被传送给所述内部节点的导通状态和高阻抗状态之间交替转换；

耦合到所述内部节点的缓存器装置，用于在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述逻辑电平；和

第二选通装置，该装置被耦合以利用所述置位信号逻辑组合在所述级输出节点处的逻辑信号并将所述逻辑组合的结果提供给所述内部节点，所述逻辑组合是当所述置位信号被激活时，所述第二选通装置的输出被置位为高或低逻辑电平中特定的一个，

其中，所述触发器还包括一个用于响应在所述第二选通装置响应所述置位信号将所述内部节点置位成所述特定逻辑电平之前的一个时间点处的所述置位信号在所述内部节点处提供所述特定逻辑电平的装置。

2.根据权利要求1所述的触发器，其特征是用于在所述内部节点处提供所述特定逻辑电平的装置被安排在所述第一选通门处于它的导通状态时提供所述特定逻辑电平。

3.根据权利要求2所述的触发器，其特征是所述第二选通装置响应所述时钟信号在其中它向所述内部节点提供高阻抗的状态和其中它向所述内部节点提供所述逻辑组合结果的状态之间转换。

4.根据权利要求4所述的触发器，其特征是用于在所述内部节点处提供所述特定逻辑电平的装置被安排在所述第二选通装置处于它的高阻抗状态时提供所述特定逻辑电平。

5.根据在前权利要求中任何一个所述的触发器，其特征是用于提供所述特定逻辑电平的装置经过所述第一选通装置向所述内部节点提供那个逻辑电平。

6.根据权利要求5所述的触发器，其特征是用于提供所述特定逻辑电平的装置包括被连接的第三选通装置，用于接收数据信号并在所述置位信号被激活时向所述级的所述内部节点提供所述特定逻辑电平和当所述置位信号被去激活时提供所述数据信号。

7.根据权利要求6所述的触发器，其特征是所述第三选通装置包括一个与非门或一个或非门。

8.根据权利要求6或7所述的触发器，包括一个数据选择输入端和包括所述数据输入端的多个数据输入端以及一个多路转接器，其中，所述第三选通装置包括在所述多路转接器中和那个多路转接器被连接以便响应所述数据选择信号接收这些数据输入并向所述触发器的所述或第一级的输入节点提供这些数据输入中特定的一个。

9.根据权利要求6所述的触发器，其特征是所述第三选通装置具有三态输出和所述多路转接器包括一个控制电路，用于对所述数据选择信号和所述置位信号进行组合以便提供使能所述第三选通装置输出的一个或多个控制信号、和每当所述数据选择信号指出由第三选通装置选通的所述数据信号和每当所述置位信号被激活时避免所述多路转接器输出多个其他数据信号、反之则使所述第三选通装置输出呈现高阻抗状态。

10.根据在前权利要求中任何一个所述的触发器，包括第二在权利要求1中定义的所述级，所述第二级的输入节点被耦合到第一所述级的输出节点和所述触发器电路响应所述置位信号将所述第二级的输出设置为一个特定逻辑电平。

11.一种包括数据输入端、数据输出端、置位信号输入端、时钟信号输入端以及第一和第二级的触发器，所述第一和第二级中的每一个都包括：

一个输入节点；一个输出节点；

所述第二级的所述输入节点被耦合到所述第一级的输出节点和所述触发器电路响应所述置位信号将所述第二级的输出设置为一个特定逻辑电平，

每个级还包括：

第一选通装置，响应所述时钟信号在其中所述级所述输入节点处的逻辑电平被传送给一个内部节点的导通状态和高阻抗状态之间转换；

耦合到所述内部节点的缓存器装置，用于在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述电平；和

第二选通装置，被耦合用于对在所述级输出节点处的逻辑电平和所述置位信号进行逻辑组合以向所述内部节点提供所述逻辑组合的结果。

12.根据权利要求11所述的触发器，其特征是所述第二选通装置响应所述时钟信号在其中它向所述内部节点提供高阻抗的状态和其中它向所述内部节点提供所述逻辑组合结果的状态之间转换。

13.根据权利要求12所述的触发器，其特征是所述电路被安排得每一级的第一和第二选通装置处于其高阻抗状态的时间相互交替和因此所述第二级的第一选通装置和所述第一级的第二选通装置交替地处于它们的高阻抗状态。

14.根据权利要求13所述的触发器，其特征是所述第二选通装置比同级中的所述第一选通装置提供更高的输出电流。

15.根据权利要求1到10中任一个和权利要求11到14中任一个所述的触发器。

16.根据在前权利要求中任一个所述的触发器，包括数据选择输入端、包括所述数据输入端的多个数据输入端和一个被连接用于响应所述数据选择信号接收这些数据输入并向所述触发器的所述或第一级的输入节点提供这些数据输入中特定一个的多路转接器。

17.根据在前权利要求中任一个所述的触发器，所述置位信号被激活为低。

18.根据权利要求1到16中任一个所述的触发器，所述置位信号被激活为高。

19.根据在前权利要求中任一个所述的触发器，所述置位信号是清零信号和所述触发器响应该清零信号在其数据输出端处提供逻辑低。

20.根据权利要求1到18中任一个所述的触发器，所述置位信号是一个予置信号和所述触发器响应该予置信号在其数据输出端处提供逻辑高。

21.根据在前权利要求中任一个所述的触发器，响应清零信号在其数据输出端处提供逻辑低和响应一个予置信号在其数据输出端处提供逻辑高。

22.根据在前权利要求中任一个所述的触发器，其特征是所述置位信号是一个包括未经过反相和经过反相的信号补码形式和响应所述置位信号的触发器构件被连接以接收这些补码信号中的一个或另一个或两个。

23.根据在前权利要求中任一个所述的触发器，其特征是所述一个级或多个级的所述或每个缓存器是一个被连接的反相装置，用于在所述级的输出节点处提供经过反相的在所述内部节点处的逻辑电平。

24.根据在前权利要求中任一个所述的触发器，其特征是所述或每个第二选通装置提供一个逻辑组合，当所述置位信号被去激活时，所述逻辑组合将所述级输出节点处的逻辑电平反相。

25.根据权利要求24所述的触发器，其特征是所述或每个第二选通装置是一个与非门或一个或非门。

26.根据在前权利要求中任一个所述的触发器，其特征是所述或每个第一选通装置是一个传输门。

27.基本上如并参考图7、9、11和12所描述的触发器。

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