CN100397783C - 触发器电路 - Google Patents

Abstract

本发明提供一种触发器电路，为了使触发器电路的输入输出端子的输入电容和驱动能力保持恒定，触发器电路具有主锁存器单元、从锁存器单元和数据输出选择单元。主锁存器单元包含三态反相器，数据输入端子连接在上述三态反相器上。数据输出选择单元由2个选通门和反相器构成，上述反相器连接在数据输出选择单元上。触发器电路的输入电容由连接在上述数据输入端子上的三态反相器的晶体管的栅极电容决定，驱动能力由连接在输出端子上的反相器的驱动能力决定，因此，它们都不随时钟信号等定时信号的状态发生变化。

Description

触发器电路

技术领域

本发明主要涉及一种由晶体管构成的触发器电路，其形成为半导体集成电路(LSI)。

背景技术

近年来，LSI要求的性能不断趋于高性能化，LSI制造商竞相来实现LSI的高性能化、高速动作化。并且，在用于例如同步式数字信号处理的LSI中，将触发器电路用做不可缺少的结构要素来进行电路设计。因此，为了实现LSI的高速化，触发器电路的高速化成为各制造商的共同课题。

因此，到目前为止，提出了以高速动作为目的的各种触发器电路的电路结构。例如，已知有除了主锁存器(master latch)和从锁存器(slave latch)之外，还具有使输入信号直接输出的旁路电路的电路结构(参照例如美国专利第5,656,962号说明书(图5))。

更详细地讲，如该美国专利公报的图5所示，上述触发器电路构成为具有包含主锁存器的主单元205、包含从锁存器的从单元206和旁路单元207。

上述主单元205具有选通门(pass gate)310、反相器311和反相器312，与从时钟信号输入端子所输入的时钟信号同步，在时钟信号为H(高)电平期间保存从数据输入端子209所输入的数据。

从单元206在时钟信号为L(低)电平期间，保存从主单元205所输出的数据，经由反相器315和选通门519输出。

旁路单元207具有反相器316和选通门317，在时钟信号为H(高)电平期间，输出主单元205所保存的数据。

即，在从时钟信号上升到下降之前的期间，旁路单元207的选通门317使数据通过，另一方面，在从时钟信号下降到上升之前的期间，从单元206的选通门519使数据通过，并从数据端子208输出数据。这样，在时钟信号的上升沿的定时，主单元205的数据经由比从单元206更高速地动作的旁路单元207而输出，因此，能短时间地从数据输出端子208输出。

但是，上述现有的触发器电路，输入输出端子208、209的物理特性(数据输入端子209的输入电容和/或数据输出端子208的输出驱动能力)根据时钟信号的状态产生变动，因此，存在这样的问题，即：难以短时间地进行包含触发器电路的电路的设计、开发。

具体地讲，数据输入端子的输入电容如下：时钟信号为“1”(例如H电平)时，主单元205的输入部的选通门310变为关闭状态。因此，数据输入端子209的输入电容等于选通门310的源极电容。相反，在时钟信号为“0”(例如L电平)时，选通门310变为打开状态。因此，数据输入端子209的输入电容变成选通门310的源极电容、漏极电容、反相器311的栅极电容、反相器316的栅极电容、以及反相器312的漏极电容的总和，即，变为与时钟信号为“1”时不同的电容。

另外，数据输出端子208的驱动能力如下：在时钟信号为“0”时，从单元206的反相器315，(经由选通门519)驱动连接在数据输出端子208上的后续电路。相反，在时钟信号为“1”时，旁路单元207的反相器316，(经由选通门317)以与时钟信号为“0”时不同的驱动能力驱动后续电路。

另一方面，在近年来的LSI市场上，比以前更强烈地要求使用可短时间地进行开发的开发方法来迅速地对LSI进行开发并投入市场。并且，一般来讲，为了实现短时间的LSI开发，使用逻辑门级(触发器等的电路单位)的物理特性抽取数据的电路设计方法，比使用晶体管级的物理特性抽取数据的电路设计方法有优势。具体地讲，将触发器、与非门、反相器、与门等逻辑门所对应的标准单元登录在库(library)中。并且，能够通过应用对这些标准单元进行组合的单元库(cell base)设计来设计LSI，使得可以短时间地设计出LSI电路。

但是，在输入输出的物理特性如上述那样随时钟信号的状态发生变化的情况下，难以抽取作为标准单元登录在库中的物理特性。另外，当按照时钟信号的每个状态抽取物理特性并登录到库中后，在进行使用了这样的单元的电路的定时验证时，需要进行随时钟信号不同而不同的运算，处理变得非常的繁杂。因此，基于上述那样的单元库设计的电路设计，实际上难以进行。因此，未能实现短时间地进行包含触发器电路的电路的设计、开发。

发明内容

鉴于上述问题，本发明的目的在于使触发器电路的输入输出端子的物理特性保持恒定，而与时钟信号等定时信号的状态无关。

为了解决上述问题，本发明实施方式的触发器电路，包括：对输入信号进行输入的输入端子；主锁存器单元，在定时信号为第2状态期间，保存在上述定时信号即将从第1状态变化为第2状态时从上述输入端子输入的信号；从锁存器单元，在上述定时信号为第1状态期间，保存在上述定时信号即将从第2状态变化为第1状态时从上述主锁存器单元输入的信号；以及输出端子，在上述定时信号为第2状态时，输出依照在上述主锁存器中所保存的信号的信号，在上述定时信号为第1状态时，输出依照在上述从锁存器中所保存的信号的信号，该触发器电路的特征在于，上述输入端子的输入电容在上述定时信号为第1状态时和为第2状态时相等，上述输出端子的驱动能力在上述定时信号为第1状态时和为第2状态时相等。

由此，在定时信号即将从第1状态变化到第2状态时输入的信号以短的延迟时间输出，并且，输入电容和驱动能力恒定，而与定时信号的状态无关。因此，能容易地抽取上述输入电容和驱动能力并标准单元化，从而短时间地进行电路设计。

在此，上述触发器电路也可以具有选择单元，该选择单元选择并输出依照主锁存器单元或者从锁存器单元所保存的信号的信号。上述选择单元，在激活(active)状态(输出不是高阻抗的状态)下的驱动能力彼此相等，开且，能用排它地变为激活状态的三态(tri-state)元件来构成。另外，也可以用彼此排它地变为激活状态的选通门和共同地输入它们的输出的1个驱动器电路来构成。

另外，也可以是将输入信号输入到三态元件等，该三态元件不是电连接关系如选通门那样变化的元件。即，不是输入到例如构成元件的晶体管的源极或漏极，而只是输入到栅极。

另外，作为上述三态元件或驱动电路，若使用三态反相器或反相器，则能容易地保存、输出所要电平的信号，而不用另外设置反相器。

附图说明

图1是表示实施方式1的触发器电路的结构的电路图。

图2是表示实施方式2的触发器电路的结构的电路图。

图3是表示实施方式3的触发器电路的结构的电路图。

图4是表示实施方式3的变形例的触发器电路的结构的电路图。

图5是表示实施方式4的触发器电路的结构的电路图。

图6是表示实施方式5的触发器电路的结构的电路图。

图7是表示实施方式6的触发器电路的结构的电路图。

具体实施方式

以下，根据附图详细地说明本发明的实施方式。

在以下的各实施方式中，对于具有与其它实施方式相同的功能的结构要素赋予同一符号并省略说明。

《实施方式1》

图1是表示实施方式1的触发器电路的结构的电路图。

主锁存器单元101由三态反相器111、反相器112和反相器113构成，进行如下的锁存动作，即：在从定时信号输入端子104输入的定时信号为“0”(例如，L电平)时进行数据写入动作，在从定时信号输入端子104输入的定时信号为“1”时进行数据保存动作。上述反相器112的驱动能力设定得比三态反相器111的驱动能力小。

从锁存器单元102由选通门114、反相器115和反相器116构成，在定时信号为“0”时进行数据保存动作，为“1”时进行数据写入动作。上述反相器116的驱动能力设定得比经由选通门114连接的反相器113的驱动能力小。

旁路单元103是不经由从锁存器单元102而输出写入并保存在主锁存器单元101内的数据的信号布线，这样，与经由从锁存器单元102进行输出相比，能缩短延迟时间。

数据输出选择单元107由选通门117、选通门118和反相器119构成，根据从定时信号输入端子104输入的定时信号选择从锁存器单元102的输出或者旁路单元103的输出中的任何一者，并从数据输出端子106输出。更详细地讲，在定时信号为“0”时，选择从锁存器单元102的输出，在定时信号为“1”时，选择旁路单元103的输出。

反相器120生成从定时信号输入端子104输入的定时信号的反相信号。

通过上述这样构成，从数据输入端子105输入的数据(信号)，经由三态反相器111输入给由反相器112和反相器113构成的锁存器。即，与数据输入端子105进行电连接的只是构成三态反相器111的晶体管的栅极端子，而与定时信号的状态无关，因此，输入电容保持恒定。

来自选通门117、118的输出信号，不管哪个变为导通状态，都经由反相器119输出到数据输出端子106。即，触发器电路的驱动能力由反相器119的驱动能力决定，因此能保持恒定，而与定时信号的状态无关。

因此，这样的触发器电路能容易地抽取电路特性，并作为标准单元用于单元库设计，由于使用包含这样的标准单元化了的触发器电路的单元库，因此能短时间地进行电路设计。

在此，上述触发器电路中数据的保存动作本身与现有的触发器电路一样，如下这样进行。

在定时信号为“0”时，主锁存器单元101进行数据写入动作，从数据输入端子105输入的信号被写入主锁存器单元101。由于从锁存器单元102进行数据保存动作，因此从锁存器单元102的输出保存时钟信号即将为“0”时的状态不变。旁路单元103将写入主锁存器单元101的信号传送给数据输出选择单元107，但是数据输出选择单元107选择从从锁存器单元102输出的数据，并从数据输出端子106输出。即，从数据输出端子106连续输出从锁存器单元102所保存的数据，而与输入到数据输入端子105的值无关。

另一方面，定时信号从“0”变为“1”时，主锁存器单元101从数据写入动作转换到数据保存动作，变成保存定时信号即将从“0”向“1”变化时的数据输入端子105的值的状态。另外，从锁存器单元102，从数据保存动作转换到数据写入动作，在定时信号从“0”变化到“1”后，变成对主锁存器单元101的输出进行写入的状态。旁路单元103将主锁存器单元101所保存的信号传送给数据输出选择单元107，数据输出选择单元107从选择从锁存器单元102的输出的状态转换到选择由旁路单元103传送的信号的状态。即，变为定时信号即将从“0”向“1”变化时输入到数据输入端子105的值经由主锁存器单元101和旁路单元103(不经由从锁存器单元102)而输出的状态。

这样，经由旁路单元103来传送信号，从而从定时信号的上升沿的定时开始到从数据输出端子106输出该时刻输入到数据输入端子105的值为止的延迟时间，能被抑制得比经由从锁存器单元102的时间短。

在定时信号为“1”时，主锁存器单元101进行数据保存动作，因此主锁存器单元101的输出不变。虽然从锁存器单元102进行数据写入动作，但是，由于作为输入的主锁存器单元101的输出不变，因此从锁存器单元102的输出也不变。旁路单元103将主锁存器单元101所保存的信号连续传送到数据输出选择单元107，数据输出选择单元107选择旁路单元103的输出，将主锁存器单元101所保存的数据输出到数据输出端子106。即，连续输出主锁存器单元101所保存的数据，而与数据输入端子105的值无关。

在时钟信号从“1”变化到“0”时，主锁存器单元101从数据保存动作转换到数据写入动作，在时钟信号从“1”变化到“0”后，变为写入输入到数据输入端子105的值的状态。从锁存器单元102从数据写入动作转换到数据保存动作，对时钟信号即将从“1”向“0”变化时的主锁存器单元101的输出进行写入，变成保存其值的状态。旁路单元103传送被写入主锁存器单元101中的信号，但是，数据输出选择单元107从选择由旁路单元103传送的信号的状态转换到选择从锁存器单元102的输出的状态。即，时钟信号为“1”时由主锁存器单元101保存的值变成由从锁存器单元102保存，数据输出选择单元107选择该值。因此，来自数据输出端子106的输出保持定时信号为“1”时的状态不变。

如上所述，进行如下的触发器动作，即，以定时信号的上升沿的定时写入数据输入端子105的值，并从数据输出端子106输出。并且，以上述上升沿的定时进行高速的输出。

另外，如上所述，由于输入电容和驱动能力保持恒定，因此能抽取物理特性并标准单元化，从而能短时间地完成电路设计。

《实施方式2》

如图2所示，也可以使用具有三态反相器212、216的主锁存器单元201和从锁存器单元202来替代实施方式1所示的具有反相器112、116的主锁存器单元101和从锁存器单元102。

上述三态反相器212、216分别在与三态反相器111或选通门114相反的定时信号的状态下动作，从而各元件的输出不会产生冲突。

在这样构成的情况下，所输入的数据的保存动作本身如在实施方式1中所说明的那样，与现有的触发器电路相同。

另外，由于与数据输入端子105进行电连接的只是构成三态反相器111的晶体管的栅极端子，并且，触发器电路的驱动能力由反相器119的驱动能力决定，而与定时信号的状态无关，因此在恒定地保持输入电容和驱动能力方面与实施方式1相同。因此，能容易地抽取物理特性并标准单元化，通过使用包含这样的标准单元化了的触发器电路的单元库，能短时间地进行电路设计。

《实施方式3》

如图3所示，也可以设置使用了三态反相器317、318的数据输出选择单元307来替代实施方式1的数据输出选择单元107。上述三态反相器317、318在定时信号的值为“0”时，选择从锁存器单元102的输出(三态反相器317变成激活状态，三态反相器318变成高阻抗状态)，另一方面，在为“1”时，选择旁路单元103的输出(三态反相器317变成高阻抗状态，三态反相器318变成激活状态)。

在此，上述三态反相器317、318设定为驱动能力(物理特性)彼此相等。具体来讲，设计成例如构成它们的元件(晶体管)的尺寸和形状等一致。即，三态反相器317的驱动能力不影响定时信号上升时的响应性，因此可以设定得较小，但是通过有意地设定成与三态反相器318相同的驱动能力，在三态反相器317、318中的任意一个变成激活状态时，作为触发器电路的驱动能力都不会产生变化。这样，能容易地抽取物理特性并标准单元化，通过使用包含这样的标准单元化了的触发器电路的单元库，能短时间地进行电路设计。

另外，即使在如上述那样使用三态反相器317、318的情况下，也可以与实施方式1、2一样，如图4所示那样在与数据输出端子106之间设置反相器119或缓冲器等输出驱动器。此时，即使在三态反相器317、318的驱动能力彼此不相等的情况下，也能将触发器电路的驱动能力保持恒定。但是，使三态反相器317、318的驱动能力相等且不设置这样的反相器119等，由于不产生由反相器119等引起的延迟，因此能使触发器电路高速动作。

《实施方式4》

以下，说明能用于半导体集成电路的扫描测试等的触发器电路的例子。该触发器电路，如图5所示，具备具有三态选择器430的主锁存器401，其替代了实施方式2(图2)的具有三态反相器111的主锁存器单元101。另外，经由串联连接在从锁存器单元202上的反相器431、432连接有反相数据输出端410，输出数据输出端子106的反相信号。

上述三态选择器430具有PMOS420～424(P型MOS晶体管)和NMOS425～429(N型MOS晶体管)，在定时信号为“1”时，与实施方式1、2的三态反相器111一样，输出变为高阻抗状态。另一方面，在定时信号为“0”时，根据从扫描控制端子409输入的扫描控制信号，输入从数据输入端子105输入的数据信号或者从扫描输入端子408输入的扫描测试信号任意一方的反相信号(进行带有选择功能的三态反相器的动作)。更详细地讲，在扫描控制信号为“0”时，进行与图2的三态反相器111相同的动作，另外，在扫描控制信号为“1”时，对从扫描输入端子408输入的信号进行同样的动作。

在上述这样构成的情况下，与数据输入端子105或扫描输入端子408进行电连接的只是构成三态选择器430的晶体管的栅极端子，而与定时信号的状态无关，因此输入电容保持恒定。并且，由于触发器电路的驱动能力由反相器119的驱动能力决定，因此也保持恒定，而与定时信号的状态无关。

在此，使从反相数据输出端子410输出的反相信号基于选通门117或反相器119的输出来生成，也可以缩短延迟，使得与从数据输出端子106输出的输出信号相同。但是，在如半导体集成电路的扫描测试时那样使从反相数据输出端子410输出的信号高速化的需要性低的情况下，能如上述那样基于从锁存器单元202的输出来生成。这样，能容易地抑制选通门118等的负载，使之较小，并能容易地确保从数据输出端子106输出的信号的高速性，而不增大驱动能力。

另外，也可以使反相器431的输出直接连接到输出端子(不经由反相器432)，从数据输出端子106和反相数据输出端子410输出相同的逻辑信号。此时，能够使得：利用从反相数据输出端子410所输出的信号来驱动不特别需要高速性的电路，另一方面，从数据输出端子106输出的信号只驱动需要高速性的电路。

《实施方式5》

也可以如图6所示，设置具有三态反相器512或者515的主锁存器单元501和从锁存器单元502来替代实施方式4的主锁存器单元401和从锁存器单元202，使之具有复位功能。这样，与现有的具有复位功能的触发器电路一样，从复位端子531输入的复位信号变成“0”时，进行从数据输出端子106输出“0”的复位动作。

在上述这样构成的情况下，数据输入端子105或扫描输入端子408连接在三态选择器430上，数据输出端子106连接在反相器119上，这与实施方式4相同，输入电容和驱动能力将保持恒定，而与定时信号的状态无关。

《实施方式6》

如图7所示，也可以设置具有与非门613或三态与非门616的主锁存器单元601和从锁存部602来替代实施方式4的主锁存部401和从锁存部202，使之具有设定功能。这样，与现有的具有设定功能的触发器电路一样，从设定端子631输入的设定信号变为“0”后，进行从数据输出端子106输出“1”的复位动作。

在上述这样构成的情况下，输入电容或驱动能力将保持恒定，而与定时信号的状态无关，这与实施方式5等相同。

在上述各实施方式中，示出了在定时信号的上升沿动作的触发器电路的例子，但是也可以构成在下降沿动作的触发器电路。具体地讲，例如，也可以将从定时信号输入端子104输入的信号，与由反相器120对该从定时信号输入端子104输入的信号进行反相后的信号互换。

另外，示出了为了控制三态反相器111等，使用从定时信号输入端子104输入的定时信号和由反相器120将从定时信号输入端子104输入的定时信号反相后的信号的例子。但是并不限于此，即，例如，也可以使用利用反相器120而将从定时信号输入端子104输入的定时信号反相后的信号和将该反相后的信号再进一步反相后的信号。

另外，示出了从数据输出端子106输出逻辑与定时信号上升时从数据输入端子105输入的信号相同的信号的例子，但是也可以输出反相逻辑的信号。具体地讲，例如，也可以使用三态缓冲器、缓冲器、非反相输出的三态选择器来替代三态反相器111、反相器119、反相输出的三态选择器430，或者使奇数个反相器介入其间。

在此，作为连接在数据输入端子105上的元件，不管是具有反相器的功能，还是具有缓冲器的功能，只要是数据输入端子105只连接在构成它们的晶体管的栅极上，就能使输入电容恒定，而与定时信号的状态无关。

另外，在实施方式5和实施方式6中，也可以如在实施方式4的变形例中所说明的那样，基于选通门117或反相器119的输出，输出延迟时间短的反相信号，也可以基于从锁相器单元102的输出，输出逻辑与数据输出端子106相同的信号。进而，对于实施方式1～3也一样，也可以以与数据输出端子106相同的逻辑输出延迟时间短的信号，或者以相同的逻辑或反相逻辑输出延迟时间相对较长的信号。

另外，在实施方式5和实施方式6中，示出了复位端子531或设定端子631为“0”时，变成复位状态或设定状态的结构的例子，但是并不限于此，即使在为“1”时变成复位状态或设定状态的结构也可以。

另外，除了上述之外，在逻辑可能的范围内可以对各实施方式或变形例的结构要素进行各种组合。具体地讲，例如，也可以将如实施方式3(图3)所示那样具有三态反相器317、318的数据输出选择单元307应用于如实施方式2(图2)所示那样使用具有三态反相器212、216的主锁存器单元201和从锁存器单元202的结构。另外，也可以组合实施方式5、6(图6、图7)的结构，构成可同时复位和设定的触发器电路，并且，还可以将这些可复位或设定的结构应用于实施方式1～3的结构。

另外，对于不具有上述那样的旁路单元的触发器电路，也可以在主锁存器单元的输入部中使用三态元件等，从而使输入电容不依赖于定时信号。

如上所述，本发明涉及的触发器电路与时钟信号等定时信号的状态无关，具有保持触发器电路的输入输出端子的物理特性恒定的效果，主要是用做形成为半导体集成电路的、由晶体管构成的触发器电路等。

Claims (19)

1.一种触发器电路，包括：

输入端子，对输入信号进行输入；

主锁存器单元，在定时信号为第2状态期间，保存上述定时信号即将从第1状态变化为第2状态时从上述输入端子输入的信号；

从锁存器单元，在上述定时信号为第1状态期间，保存上述定时信号即将从第2状态变化为第1状态时从上述主锁存器单元输入的信号；以及

输出端子，在上述定时信号为第2状态时，输出依照在上述主锁存器单元中所保存的信号的信号，在上述定时信号为第1状态时，输出依照在上述从锁存器单元中所保存的信号的信号，

其中，上述输入端子的输入电容在上述定时信号为第1状态时和为第2状态时相等，上述输出端子的驱动能力在上述定时信号为第1状态时和为第2状态时相等。

2.如权利要求1所述的触发器电路，其中：

抽取电路的特性作为在单元库设计时使用的标准单元。

3.如权利要求2所述的触发器电路，其中：

还包括选择单元，在上述定时信号为第2状态时，选择依照在上述主锁存器单元中所保存的信号的信号，在上述定时信号为第1状态时，选择依照在上述从锁存器单元中所保存的信号的信号，并从上述输出端子输出。

4.如权利要求3所述的触发器电路，其中：

上述选择单元包括：第1三态元件，在上述定时信号为第2状态时，输出依照在上述主锁存器单元中所保存的信号的信号，在上述定时信号为第1状态时，输出变为高阻抗状态；以及第2三态元件，在上述定时信号为第1状态时，输出依照在上述从锁存器单元中所保存的信号的信号，在上述定时信号为第2状态时，输出变为高阻抗状态，

上述第1三态元件和上述第2三态元件的输出都连接到上述输出端子，并且

上述定时信号为第2状态时的上述第1三态元件的驱动能力和上述定时信号为第1状态时的上述第2三态元件的驱动能力设定为彼此相等。

5.如权利要求4所述的触发器电路，其中：

上述第1三态元件和上述第2三态元件是三态反相器。

6.如权利要求3所述的触发器电路，其中，

上述选择单元包括：

第1三态元件，在上述定时信号为第2状态时，输出依照在上述主锁存器单元中所保存的信号的信号，在上述定时信号为第1状态时，输出变为高阻抗状态；

第2三态元件，在上述定时信号为第1状态时，输出依照在上述从锁存器单元中所保存的信号的信号，在上述定时信号为第2状态时，输出变为高阻抗状态；以及

驱动器电路，共同输入上述第1三态元件和第2三态元件的输出信号，并将输出信号输出到上述输出端子。

7.如权利要求6所述的触发器电路，其中：

上述第1三态元件和第2三态元件是三态反相器。

8.如权利要求6所述的触发器电路，其中：

上述驱动器电路是反相器。

9.如权利要求3所述的触发器电路，其中，

上述选择单元包括：

第1选通门，在上述定时信号为第2状态时变成导通状态，输出依照在上述主锁存器单元中所保存的信号的信号，在上述定时信号为第1状态时，输出变为高阻抗状态；

第2选通门，在上述定时信号为第1状态时变成导通状态，输出依照在上述从锁存器单元中所保存的信号的信号，在上述定时信号为第2状态时，输出变为高阻抗状态；以及

驱动器电路，共同输入上述第1选通门和第2选通门的输出信号，并将输出信号输出到上述输出端子。

10.如权利要求9所述的触发器电路，其中：

上述驱动器电路是反相器。

11.如权利要求1所述的触发器电路，其中：

在上述定时信号为第1状态时和上述定时信号为第2状态时，同一晶体管的栅极被电连接在上述输入端子上。

12.如权利要求1所述的触发器电路，其中：

上述主锁存器单元具有由上述定时信号控制的三态元件，

上述输入端子连接在上述三态元件上。

13.如权利要求12所述的触发器电路，其中：

上述三态元件是三态反相器。

14.如权利要求1所述的触发器电路，其中：

基于复位信号或设定信号的至少任意一者，对信号的保存状态进行复位或者设定。

15.如权利要求1所述的触发器电路，其中：

具有与上述输入端子不同的其它输入端子，根据切换控制信号，进行基于输入到上述输入端子或者其它输入端子的信号的信号的保存动作。

16.一种触发器电路，包括数据输入端子、数据输出端子、主锁存器单元、从锁存器单元、旁路单元、以及数据输出选择单元，其中：

上述主锁存器单元具有第1三态反相器、第1反相器和第2三态反相器，

上述第1三态反相器，在预定的定时信号为第1状态时变成高阻抗状态，在上述预定的定时信号为第2状态时输出从上述数据端子输入的信号的反相信号，

上述第1反相器输出上述第1三态反相器的输出的反相信号，

上述第2三态反相器，在上述定时信号为第2状态时变成高阻抗状态，在上述定时信号为第1状态时输出上述第1反相器的输出的反相信号，并将该反相信号输入到上述第1反相器，

上述从锁相器单元具有第1选通门、第2反相器和第3三态反相器，

上述第1选通门，在上述定时信号为第2状态时变成高阻抗状态，在第1状态时使上述第1反相器的输出通过，

上述第2反相器输出上述第1选通门的输出的反相信号，

上述第3三态反相器，在上述定时信号为第1状态时变成高阻抗状态，在上述定时信号为第2状态时，输出上述第2反相器的输出的反相信号，并将该反相信号输入到上述第2反相器，

上述旁路单元直接传送上述第1三态反相器的输出，

上述数据输出选择单元具有第2选通门、第3选通门和第3反相器，

上述第2选通门，在上述定时信号为第1状态时变成高阻抗状态，在上述定时信号为第2状态时使上述第2反相器的输出通过，

上述第3选通门，在上述定时信号为第2状态时变成高阻抗状态，在上述定时信号为第1状态时使上述第1三态反相器的输出通过，

上述第3反相器，共同输入上述第2选通门和第3选通门的输出，并将其反相信号输出到上述数据输出端子。

17.如权利要求16所述的触发器电路，其中：

上述第1三态反相器是三态选择器，该三态选择器，在上述定时信号为第1状态时变成高阻抗状态；在上述定时信号为第2状态时，根据预定的选择信号输出从上述数据输入端子或者其它数据输入端子输入的信号的反相信号。

18.如权利要求17所述的触发器电路，其中：

上述第2三态反相器是三态逻辑门元件，该三态逻辑门元件，在上述定时信号为第2状态时变成高阻抗状态；在上述定时信号为第1状态时，根据预定的复位信号，输出上述第1反相器的输出的反相信号，或者输出使上述主锁存器单元变成复位状态的电平的信号，并输入到上述第1反相器，

上述第2反相器是逻辑门元件，该逻辑门元件根据上述复位信号输出上述第1选通门的输出的反相信号，或者输出使上述从锁存器单元变成复位状态的电平的信号。

19.如权利要求17所述的触发器电路，其中：

上述第1反相器为逻辑门电路，该逻辑门电路根据预定的设定信号输出上述三态选择器的输出的反相信号，或者输出使上述主锁存器单元变成设定状态的电平的信号，

上述第3三态反相器为三态逻辑门元件，该三态逻辑门元件，在上述定时信号为第1状态时变成高阻抗状态；在上述定时信号为第2状态时，根据设定信号，输出上述第2反相器的输出的反相信号，或者输出使上述从锁存器单元变成设定状态的电平的信号，并将其输入到上述第2反相器。

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