JP3204690B2 - マルチモード入力回路 - Google Patents

マルチモード入力回路

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JP3204690B2 JP22288691A JP22288691A JP3204690B2 JP 3204690 B2 JP3204690 B2 JP 3204690B2 JP 22288691 A JP22288691 A JP 22288691A JP 22288691 A JP22288691 A JP 22288691A JP 3204690 B2 JP3204690 B2 JP 3204690B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えばLCD(液晶)
駆動用集積回路などに設けられるマルチモード入力回路
に係り、特に第1の基準電位からの振幅変化を有する第
1の入力信号を検出するための第1の入力回路の出力と
第2の基準電位からの振幅変化を有する第2の入力信号
を検出するための第2の入力回路の出力とを選択して集
積回路内部回路へ出力するマルチモード入力回路に関す
る。
【0002】
【従来の技術】LCD用表示データ入力をシリアルに取
り込み、パラレルに変換すると共にLCD駆動電圧に変
換して出力するLCDデータ駆動用IC(集積回路)
は、LCDパネルの水平走査方向に沿って複数個に分割
されて配置される場合がある。このような配置の都合
上、複数個のデータ駆動用ICをカスケードに接続し、
LCD用表示データ入力をシリアルに転送する場合、初
段のデータ駆動用ICの表示データ入力と次段以降のデ
ータ駆動用ICの表示データ入力とは信号レベルが異な
る。即ち、これらのデータ駆動用ICの入力信号とし
て、第1の基準電位から第1の電源電位までの振幅変化
を有する第1の入力信号が供給されるものと、第2の基
準電位から第2の電源電位までの振幅変化を有する第2
の入力信号が供給されるものとがある。
【0003】そこで、これらのデータ駆動用ICの標準
化を図るため、データ駆動用ICの入力段として、第1
の基準電位から第1の電源電位までの振幅変化を有する
第1の入力信号を検出するための第1の入力回路の出力
と第2の基準電位から第2の電源電位までの振幅変化を
有する第2の入力信号を検出するための第2の入力回路
の出力とを選択してIC内部回路へ出力するマルチモー
ド入力回路が設けられる。図3は、LCDデータ駆動用
ICのマルチモード入力回路の基本構成を示すブロック
図である。
【0004】図4は、図3の回路の入力端子(パッド)
30に入力する第1の入力信号IN1 および第2の入力
信号IN2 を示す波形図である。第1の入力信号IN1
は、第1の基準電位(接地電位Vss)から第1の電源電
位Vddまでの振幅変化を有する。第2の入力信号IN2
は、第1の基準電位Vssからオフセットを有する第2の
基準電位(例えば第1の電源電位Vdd)から第2の電源
電位Vccまでの振幅変化を有する。第1の入力回路31
は、入力端子30に入力した第1の入力信号IN1 を検
出するものであり、通常のCMOS論理回路により構成
されている。
【0005】第2の入力回路32は、入力端子30に入
力した第2の入力信号IN2 を検出し、第1の基準電位
Vssから第1の電源電位Vddまでの振幅変化を有する信
号にレベル変換を行って出力するものである。この第2
の入力回路32は、入力振幅に自由度を持たせるために
レシオ回路により構成されており、選択信号Sがローレ
ベル“L”の時に動作状態になる。マルチプレクサ回路
33は、上記第1の入力回路31の出力信号または第2
の入力回路32の出力信号を切換え選択し、IC内部回
路34へ出力する。図5は、図3のマルチモード入力回
路の従来例を示す回路図である。第1の入力回路31
は、第1の電源電位Vddが与えられる二段接続されたC
MOSインバータ回路51、52からなる。
【0006】第2の入力回路32は、第2の電源電位V
ccが与えられる第2の電源パッド53と接地電位Vssと
の間に、ソース・基板相互が接続された負荷用のPチャ
ネルトランジスタ54およびCMOSトランスミッショ
ンゲート55および基板・ソース相互が接続されたNチ
ャネルトランジスタ56が直列に接続された回路と、上
記CMOSトランスミッションゲート55およびNチャ
ネルトランジスタ56の直列接続点と接地電位Vssとの
間に接続され、選択信号Sによりスイッチ制御される出
力プルダウン用のNチャネルトランジスタ57と、上記
直列接続点に入力端が接続されたCMOSインバータ回
路58とからなる。
【0007】マルチプレクサ回路33は、第1の入力回
路31の出力信号および選択信号Sが入力する二入力の
ナンド回路61と、第2の入力回路32の出力信号およ
び選択信号/Sが入力する二入力のナンド回路62と、
上記ナンド回路61の出力信号がCMOSインバータ回
路63を介して入力すると共に前記ナンド回路62の出
力信号がCMOSインバータ回路64を介して入力する
二入力のノア回路65とからなる。次に、図5のマルチ
モード入力回路の動作を説明する。
【0008】いま、入力端子30に第1の入力信号IN
1 が入力する場合には、選択信号Sを“H”レベルにし
てマルチプレクサ回路33により第1の入力回路31の
出力を選択する。この時、第2の入力回路32において
は、CMOSトランスミッションゲート55がオフ状態
に制御されるので貫通電流が流れることが防止され、出
力プルダウン用Nチャネルトランジスタ57がオン状態
に制御されるので出力がハイインピーダンス状態になる
ことが防止される。
【0009】これに対して、入力端子30に第2の入力
信号IN2 が入力する場合には、選択信号Sを“L”レ
ベルにしてマルチプレクサ回路33により第2の入力回
路32の出力を選択する。この時、第2の入力回路32
は、CMOSトランスミッションゲート55がオン状態
に制御され、出力プルダウン用Nチャネルトランジスタ
57がオフ状態に制御され、第2の入力信号IN2 を検
出し、第1の基準電位Vssから第1の電源電位Vddまで
の振幅変化を有する信号にレベル変換を行って出力す
る。
【0010】ところで、上記したようなマルチモード入
力回路において、第2の入力回路32は、電源電圧Vcc
および入力信号のレベルが高いので、高耐圧構造のトラ
ンジスタを用いる必要がある。
【0011】しかるに、従来の第2の入力回路32は、
貫通電流防止用のCMOSトランスミッションゲート5
5および出力のハイインピーダンス状態を防止するため
の出力プルダウン用Nチャネルトランジスタ57が設け
られている。従って、第2の入力回路32のパターン面
積が大きくなり、回路全体のパターン面積が大きくな
り、集積回路上のパターン占有面積が大きくなる。
【0012】また、前記したような第2の入力回路32
は、MOSトランジスタのドレイン・ソース間電圧/ゲ
ート・ソース間電圧(VDS/VGS)特性を組み合わせた
レシオ回路を用いているので、図6に示すように、動作
マージンが狭い。
【0013】
【発明が解決しようとする課題】上記したように従来の
マルチモード入力回路は、回路全体のパターン面積が大
きくなってしまうという問題があった。
【0014】本発明は上記の問題点を解決すべくなされ
たもので、回路全体のパターン面積、ひいては集積回路
上のパターン占有面積を縮小化し得るマルチモード入力
回路を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明は、第1の基準電
位から第1の電源電位までの振幅変化を有する第1の入
力信号を検出する第1の入力回路と、第2の基準電位か
ら第2の電源電位までの振幅変化を有する第2の入力信
号を検出する第2の入力回路と、上記第1の入力回路の
出力または第2の入力回路の出力を選択信号に応じて切
換え選択し、集積回路内部回路へ出力するマルチプレク
サ回路とを具備するマルチモード入力回路において、前
記第2の入力回路は、第2の電源電位・接地電位間に直
列に接続され、互いに相補的な導電型を有する負荷用の
MOSトランジスタおよび入力用のMOSトランジスタ
を有し、上記負荷用のMOSトランジスタのゲートに選
択信号が与えられることを特徴とする。
【0016】
【作用】第2の入力回路は、負荷用のトランジスタのゲ
ートに選択信号が印加されることによってそのオン/オ
フ状態が制御されるので、少ない素子数で従来例のマル
チモード入力回路と同一機能を実現することが可能にな
る。
【0017】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の一実施例に係るLCDデ
ータ駆動用ICに設けられたマルチモード入力回路を示
している。
【0018】10は入力端子、11は入力端子10に入
力する第1の基準電位(接地電位Vss)から第1の電源
電位Vddまでの振幅変化を有する第1の入力信号IN1
を検出する第1の入力回路、12は入力端子10に入力
する第2の基準電位(例えば第1の電源電位Vdd)から
第2の電源電位Vccまでの振幅変化を有する第2の入力
信号IN2 を検出する第2の入力回路、13は上記第1
の入力回路11の出力信号または第2の入力回路12の
出力信号を切換え選択し、IC内部回路14へ出力する
マルチプレクサ回路である。第1の入力回路11は、第
1の電源電位Vddが動作電源として供給されるCMOS
インバータ回路21からなる。
【0019】第2の入力回路12は、第2の電源電位V
cc・接地電位Vss間に直列に接続され、互いに相補的な
導電型を有する負荷用のMOSトランジスタ22および
入力用のMOSトランジスタ23を有し、上記負荷用の
MOSトランジスタ22のゲートに選択信号Sが与えら
れる。即ち、第2の電源電位Vccが与えられる第2の電
源パッド20と接地電位Vssとの間に、ソース・基板相
互が接続された負荷用のPチャネルトランジスタ22お
よび基板・ソース相互が接続された入力用のNチャネル
トランジスタ23が直列に接続されている。
【0020】マルチプレクサ回路13は、第1の入力回
路11の出力信号が入力し、選択信号Sにより活性化制
御される第1のクロックド・ゲート回路(例えばクロッ
クド・インバータ回路)24と、第2の入力回路12の
出力信号が入力し、上記選択信号Sとは逆相の選択信号
/Sにより活性化制御される第2のクロックド・ゲート
回路(例えばクロックド・インバータ回路)25とから
なり、この2個のクロックド・ゲート回路24および2
5の各出力ノードが共通に接続されている。
【0021】図2は、図1のマルチモード入力回路の動
作例を示す特性図である。VDSはMOSトランジスタの
ドレイン・ソース間電圧、IDSはMOSトランジスタの
電流である。次に、図1のマルチモード入力回路の動作
を説明する。
【0022】いま、入力端子10に第1の入力信号IN
1 が入力する場合には、選択信号Sを“H”レベルにし
てマルチプレクサ回路13の第1のクロックドゲート回
路24を活性化させることにより第1の入力回路11の
出力を選択する。この時、第2の入力回路12は、負荷
用のPチャネルトランジスタ22が選択信号Sによりオ
フ状態に制御されており、貫通電流は生じない。また、
この時、第2の入力回路12の出力がハイインピーダン
ス状態になるが、マルチプレクサ回路13の第2のクロ
ックドゲート回路25はオフ状態であり、その貫通電流
は生じない。
【0023】これに対して、入力端子10に第2の入力
信号IN2 が入力する場合には、選択信号Sを“L”レ
ベルにしてマルチプレクサ回路13の第2のクロックド
ゲート回路25を活性化させることにより第2の入力回
路12の出力を選択する。この時、第2の入力回路12
は、負荷用のPチャネルトランジスタ22が選択信号S
によりオン状態に制御されており、入力用のNチャネル
トランジスタ23がオンの時に電流が流れる。そこで、
この時の電流消費を極力少なくするように、上記負荷用
のPチャネルトランジスタ22のチャネル幅W/チャネ
ル長Lを設定しておくことが望ましい。また、第2の入
力回路12は、第2の入力信号IN2 を検出した時に、
第1の基準電位Vssから第1の電源電位Vddまでの振幅
変化を有する信号にレベル変換を行って出力するよう
に、負荷用のPチャネルトランジスタ22および入力用
のNチャネルトランジスタ23のサイズ比が設定されて
いる。
【0024】上述したような本実施例のマルチモード入
力回路によれば、第2の入力回路12は、負荷用のPチ
ャネルトランジスタ22のゲートに選択信号Sが印加さ
れることによってそのオン/オフ状態が制御されるの
で、貫通電流防止用の素子数を削減しつつ、従来例のマ
ルチモード入力回路と同一機能を実現することが可能に
なる。この場合、第2の入力回路12で必要とされる高
耐圧構造の素子の数を削減できることは、そのパターン
面積の削減、ひいては、回路全体のパターン面積の削
減、集積回路のチップサイズの小型化が可能になる。
【0025】また、第2の入力回路12の負荷用のPチ
ャネルトランジスタ22および入力用のNチャネルトラ
ンジスタ23を対応して選択信号Sおよび入力信号IN
2 により制御しているので、従来例のマルチモード入力
回路と比べて、微小入力信号の変化に対しても出力電圧
変化量を大きくとることが可能になるので、図2に示す
ように、動作マージンを拡げることが可能になる。
【0026】
【発明の効果】上述したように本発明によれば、回路全
体のパターン面積、ひいては集積回路上のパターン占有
面積を縮小化し得るマルチモード入力回路を実現でき
る。
【図面の簡単な説明】
【図1】本発明のマルチモード入力回路の一実施例を示
す回路図。
【図2】図1の回路の動作を示す特性図。
【図3】LCDデータ駆動用ICのマルチモード入力回
路の基本構成を示すブロック図。
【図4】図3の回路の入力端子に入力する第1の入力信
号および第2の入力信号を示す波形図。
【図5】図3のマルチモード入力回路の従来例を示す回
路図。
【図6】図5の回路の動作を示す特性図。
【符号の説明】
10…入力端子、11…第1の入力回路、12…第2の
入力回路、13…マルチプレクサ回路、14…IC内部
回路、20…第2の電源パッド、21…CMOSインバ
ータ回路、22…負荷用のMOSトランジスタ、23…
入力用のMOSトランジスタ、24…第1のクロックド
ゲート回路、25…第2のクロックドゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安倍 功 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平4−3618(JP,A) 特開 平3−230617(JP,A) 特開 平1−238217(JP,A) 特開 昭62−188421(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 19/20 101 H03K 19/00 101

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 集積回路に設けられ、第1の基準電位か
    ら第1の電源電位までの振幅変化を有する第1の入力信
    号または第2の基準電位から第2の電源電位までの振幅
    変化を有する第2の入力信号が入力する入力端子と、 前記第1の電源電位が動作電源として供給され、前記入
    力端子の第1の入力信号を検出する第1の入力回路と、 前記第2の電源電位が動作電源として供給され、前記入
    力端子の第2の入力信号を検出する第2の入力回路と、 前記第1の電源電位が動作電源として供給され、上記第
    1の入力回路の出力または第2の入力回路の出力を選択
    信号に応じて切換え選択し、集積回路内部回路へ出力す
    るマルチプレクサ回路とを具備するマルチモード入力回
    路において、 前記第2の入力回路は、第2の電源電位・接地電位間に
    直列に接続され、互いに相補的な導電型を有する負荷用
    のMOSトランジスタおよび入力用のMOSトランジス
    タを有し、上記負荷用のMOSトランジスタのゲートに
    選択信号が与えられることを特徴とするマルチモード入
    力回路。
  2. 【請求項2】 請求項1記載のマルチモード入力回路に
    おいて、前記第2の入力回路は、第2の入力信号を検出
    して第1の基準電位から第1の電源電位までの振幅変化
    を有する信号にレベル変換を行って出力することを特徴
    とするマルチモード入力回路。
  3. 【請求項3】 請求項1または2記載のマルチモード入
    力回路において、前記マルチプレクサ回路は、前記第1
    の入力回路の出力および第2の入力回路の出力をそれぞ
    れクロックド・ゲート回路により切換え選択することを
    特徴とするマルチモード入力回路。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    マルチモード入力回路は、液晶データ駆動用集積回路の
    入力段に設けられていることを特徴とするマルチモード
    入力回路。
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