JP3204690B2 - マルチモード入力回路 - Google Patents

マルチモード入力回路

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JP3204690B2 JP22288691A JP22288691A JP3204690B2 JP 3204690 B2 JP3204690 B2 JP 3204690B2 JP 22288691 A JP22288691 A JP 22288691A JP 22288691 A JP22288691 A JP 22288691A JP 3204690 B2 JP3204690 B2 JP 3204690B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばＬＣＤ（液晶）
駆動用集積回路などに設けられるマルチモード入力回路
に係り、特に第１の基準電位からの振幅変化を有する第
１の入力信号を検出するための第１の入力回路の出力と
第２の基準電位からの振幅変化を有する第２の入力信号
を検出するための第２の入力回路の出力とを選択して集
積回路内部回路へ出力するマルチモード入力回路に関す
る。
【０００２】
【従来の技術】ＬＣＤ用表示データ入力をシリアルに取
り込み、パラレルに変換すると共にＬＣＤ駆動電圧に変
換して出力するＬＣＤデータ駆動用ＩＣ（集積回路）
は、ＬＣＤパネルの水平走査方向に沿って複数個に分割
されて配置される場合がある。このような配置の都合
上、複数個のデータ駆動用ＩＣをカスケードに接続し、
ＬＣＤ用表示データ入力をシリアルに転送する場合、初
段のデータ駆動用ＩＣの表示データ入力と次段以降のデ
ータ駆動用ＩＣの表示データ入力とは信号レベルが異な
る。即ち、これらのデータ駆動用ＩＣの入力信号とし
て、第１の基準電位から第１の電源電位までの振幅変化
を有する第１の入力信号が供給されるものと、第２の基
準電位から第２の電源電位までの振幅変化を有する第２
の入力信号が供給されるものとがある。
【０００３】そこで、これらのデータ駆動用ＩＣの標準
化を図るため、データ駆動用ＩＣの入力段として、第１
の基準電位から第１の電源電位までの振幅変化を有する
第１の入力信号を検出するための第１の入力回路の出力
と第２の基準電位から第２の電源電位までの振幅変化を
有する第２の入力信号を検出するための第２の入力回路
の出力とを選択してＩＣ内部回路へ出力するマルチモー
ド入力回路が設けられる。図３は、ＬＣＤデータ駆動用
ＩＣのマルチモード入力回路の基本構成を示すブロック
図である。
【０００４】図４は、図３の回路の入力端子（パッド）
３０に入力する第１の入力信号ＩＮ1 および第２の入力
信号ＩＮ2 を示す波形図である。第１の入力信号ＩＮ1
は、第１の基準電位（接地電位Ｖss）から第１の電源電
位Ｖddまでの振幅変化を有する。第２の入力信号ＩＮ2
は、第１の基準電位Ｖssからオフセットを有する第２の
基準電位（例えば第１の電源電位Ｖdd）から第２の電源
電位Ｖccまでの振幅変化を有する。第１の入力回路３１
は、入力端子３０に入力した第１の入力信号ＩＮ1 を検
出するものであり、通常のＣＭＯＳ論理回路により構成
されている。
【０００５】第２の入力回路３２は、入力端子３０に入
力した第２の入力信号ＩＮ2 を検出し、第１の基準電位
Ｖssから第１の電源電位Ｖddまでの振幅変化を有する信
号にレベル変換を行って出力するものである。この第２
の入力回路３２は、入力振幅に自由度を持たせるために
レシオ回路により構成されており、選択信号Ｓがローレ
ベル“Ｌ”の時に動作状態になる。マルチプレクサ回路
３３は、上記第１の入力回路３１の出力信号または第２
の入力回路３２の出力信号を切換え選択し、ＩＣ内部回
路３４へ出力する。図５は、図３のマルチモード入力回
路の従来例を示す回路図である。第１の入力回路３１
は、第１の電源電位Ｖddが与えられる二段接続されたＣ
ＭＯＳインバータ回路５１、５２からなる。
【０００６】第２の入力回路３２は、第２の電源電位Ｖ
ccが与えられる第２の電源パッド５３と接地電位Ｖssと
の間に、ソース・基板相互が接続された負荷用のＰチャ
ネルトランジスタ５４およびＣＭＯＳトランスミッショ
ンゲート５５および基板・ソース相互が接続されたＮチ
ャネルトランジスタ５６が直列に接続された回路と、上
記ＣＭＯＳトランスミッションゲート５５およびＮチャ
ネルトランジスタ５６の直列接続点と接地電位Ｖssとの
間に接続され、選択信号Ｓによりスイッチ制御される出
力プルダウン用のＮチャネルトランジスタ５７と、上記
直列接続点に入力端が接続されたＣＭＯＳインバータ回
路５８とからなる。
【０００７】マルチプレクサ回路３３は、第１の入力回
路３１の出力信号および選択信号Ｓが入力する二入力の
ナンド回路６１と、第２の入力回路３２の出力信号およ
び選択信号／Ｓが入力する二入力のナンド回路６２と、
上記ナンド回路６１の出力信号がＣＭＯＳインバータ回
路６３を介して入力すると共に前記ナンド回路６２の出
力信号がＣＭＯＳインバータ回路６４を介して入力する
二入力のノア回路６５とからなる。次に、図５のマルチ
モード入力回路の動作を説明する。
【０００８】いま、入力端子３０に第１の入力信号ＩＮ
1 が入力する場合には、選択信号Ｓを“Ｈ”レベルにし
てマルチプレクサ回路３３により第１の入力回路３１の
出力を選択する。この時、第２の入力回路３２において
は、ＣＭＯＳトランスミッションゲート５５がオフ状態
に制御されるので貫通電流が流れることが防止され、出
力プルダウン用Ｎチャネルトランジスタ５７がオン状態
に制御されるので出力がハイインピーダンス状態になる
ことが防止される。
【０００９】これに対して、入力端子３０に第２の入力
信号ＩＮ2 が入力する場合には、選択信号Ｓを“Ｌ”レ
ベルにしてマルチプレクサ回路３３により第２の入力回
路３２の出力を選択する。この時、第２の入力回路３２
は、ＣＭＯＳトランスミッションゲート５５がオン状態
に制御され、出力プルダウン用Ｎチャネルトランジスタ
５７がオフ状態に制御され、第２の入力信号ＩＮ2 を検
出し、第１の基準電位Ｖssから第１の電源電位Ｖddまで
の振幅変化を有する信号にレベル変換を行って出力す
る。
【００１０】ところで、上記したようなマルチモード入
力回路において、第２の入力回路３２は、電源電圧Ｖcc
および入力信号のレベルが高いので、高耐圧構造のトラ
ンジスタを用いる必要がある。
【００１１】しかるに、従来の第２の入力回路３２は、
貫通電流防止用のＣＭＯＳトランスミッションゲート５
５および出力のハイインピーダンス状態を防止するため
の出力プルダウン用Ｎチャネルトランジスタ５７が設け
られている。従って、第２の入力回路３２のパターン面
積が大きくなり、回路全体のパターン面積が大きくな
り、集積回路上のパターン占有面積が大きくなる。
【００１２】また、前記したような第２の入力回路３２
は、ＭＯＳトランジスタのドレイン・ソース間電圧／ゲ
ート・ソース間電圧（ＶDS／ＶGS）特性を組み合わせた
レシオ回路を用いているので、図６に示すように、動作
マージンが狭い。
【００１３】
【発明が解決しようとする課題】上記したように従来の
マルチモード入力回路は、回路全体のパターン面積が大
きくなってしまうという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、回路全体のパターン面積、ひいては集積回路
上のパターン占有面積を縮小化し得るマルチモード入力
回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、第１の基準電
位から第１の電源電位までの振幅変化を有する第１の入
力信号を検出する第１の入力回路と、第２の基準電位か
ら第２の電源電位までの振幅変化を有する第２の入力信
号を検出する第２の入力回路と、上記第１の入力回路の
出力または第２の入力回路の出力を選択信号に応じて切
換え選択し、集積回路内部回路へ出力するマルチプレク
サ回路とを具備するマルチモード入力回路において、前
記第２の入力回路は、第２の電源電位・接地電位間に直
列に接続され、互いに相補的な導電型を有する負荷用の
ＭＯＳトランジスタおよび入力用のＭＯＳトランジスタ
を有し、上記負荷用のＭＯＳトランジスタのゲートに選
択信号が与えられることを特徴とする。
【００１６】
【作用】第２の入力回路は、負荷用のトランジスタのゲ
ートに選択信号が印加されることによってそのオン／オ
フ状態が制御されるので、少ない素子数で従来例のマル
チモード入力回路と同一機能を実現することが可能にな
る。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＬＣＤデ
ータ駆動用ＩＣに設けられたマルチモード入力回路を示
している。
【００１８】１０は入力端子、１１は入力端子１０に入
力する第１の基準電位（接地電位Ｖss）から第１の電源
電位Ｖddまでの振幅変化を有する第１の入力信号ＩＮ1
を検出する第１の入力回路、１２は入力端子１０に入力
する第２の基準電位（例えば第１の電源電位Ｖdd）から
第２の電源電位Ｖccまでの振幅変化を有する第２の入力
信号ＩＮ2 を検出する第２の入力回路、１３は上記第１
の入力回路１１の出力信号または第２の入力回路１２の
出力信号を切換え選択し、ＩＣ内部回路１４へ出力する
マルチプレクサ回路である。第１の入力回路１１は、第
１の電源電位Ｖddが動作電源として供給されるＣＭＯＳ
インバータ回路２１からなる。
【００１９】第２の入力回路１２は、第２の電源電位Ｖ
cc・接地電位Ｖss間に直列に接続され、互いに相補的な
導電型を有する負荷用のＭＯＳトランジスタ２２および
入力用のＭＯＳトランジスタ２３を有し、上記負荷用の
ＭＯＳトランジスタ２２のゲートに選択信号Ｓが与えら
れる。即ち、第２の電源電位Ｖccが与えられる第２の電
源パッド２０と接地電位Ｖssとの間に、ソース・基板相
互が接続された負荷用のＰチャネルトランジスタ２２お
よび基板・ソース相互が接続された入力用のＮチャネル
トランジスタ２３が直列に接続されている。
【００２０】マルチプレクサ回路１３は、第１の入力回
路１１の出力信号が入力し、選択信号Ｓにより活性化制
御される第１のクロックド・ゲート回路（例えばクロッ
クド・インバータ回路）２４と、第２の入力回路１２の
出力信号が入力し、上記選択信号Ｓとは逆相の選択信号
／Ｓにより活性化制御される第２のクロックド・ゲート
回路（例えばクロックド・インバータ回路）２５とから
なり、この２個のクロックド・ゲート回路２４および２
５の各出力ノードが共通に接続されている。
【００２１】図２は、図１のマルチモード入力回路の動
作例を示す特性図である。ＶDSはＭＯＳトランジスタの
ドレイン・ソース間電圧、ＩDSはＭＯＳトランジスタの
電流である。次に、図１のマルチモード入力回路の動作
を説明する。
【００２２】いま、入力端子１０に第１の入力信号ＩＮ
1 が入力する場合には、選択信号Ｓを“Ｈ”レベルにし
てマルチプレクサ回路１３の第１のクロックドゲート回
路２４を活性化させることにより第１の入力回路１１の
出力を選択する。この時、第２の入力回路１２は、負荷
用のＰチャネルトランジスタ２２が選択信号Ｓによりオ
フ状態に制御されており、貫通電流は生じない。また、
この時、第２の入力回路１２の出力がハイインピーダン
ス状態になるが、マルチプレクサ回路１３の第２のクロ
ックドゲート回路２５はオフ状態であり、その貫通電流
は生じない。
【００２３】これに対して、入力端子１０に第２の入力
信号ＩＮ2 が入力する場合には、選択信号Ｓを“Ｌ”レ
ベルにしてマルチプレクサ回路１３の第２のクロックド
ゲート回路２５を活性化させることにより第２の入力回
路１２の出力を選択する。この時、第２の入力回路１２
は、負荷用のＰチャネルトランジスタ２２が選択信号Ｓ
によりオン状態に制御されており、入力用のＮチャネル
トランジスタ２３がオンの時に電流が流れる。そこで、
この時の電流消費を極力少なくするように、上記負荷用
のＰチャネルトランジスタ２２のチャネル幅Ｗ／チャネ
ル長Ｌを設定しておくことが望ましい。また、第２の入
力回路１２は、第２の入力信号ＩＮ2 を検出した時に、
第１の基準電位Ｖssから第１の電源電位Ｖddまでの振幅
変化を有する信号にレベル変換を行って出力するよう
に、負荷用のＰチャネルトランジスタ２２および入力用
のＮチャネルトランジスタ２３のサイズ比が設定されて
いる。
【００２４】上述したような本実施例のマルチモード入
力回路によれば、第２の入力回路１２は、負荷用のＰチ
ャネルトランジスタ２２のゲートに選択信号Ｓが印加さ
れることによってそのオン／オフ状態が制御されるの
で、貫通電流防止用の素子数を削減しつつ、従来例のマ
ルチモード入力回路と同一機能を実現することが可能に
なる。この場合、第２の入力回路１２で必要とされる高
耐圧構造の素子の数を削減できることは、そのパターン
面積の削減、ひいては、回路全体のパターン面積の削
減、集積回路のチップサイズの小型化が可能になる。
【００２５】また、第２の入力回路１２の負荷用のＰチ
ャネルトランジスタ２２および入力用のＮチャネルトラ
ンジスタ２３を対応して選択信号Ｓおよび入力信号ＩＮ
2 により制御しているので、従来例のマルチモード入力
回路と比べて、微小入力信号の変化に対しても出力電圧
変化量を大きくとることが可能になるので、図２に示す
ように、動作マージンを拡げることが可能になる。
【００２６】
【発明の効果】上述したように本発明によれば、回路全
体のパターン面積、ひいては集積回路上のパターン占有
面積を縮小化し得るマルチモード入力回路を実現でき
る。
【図面の簡単な説明】
【図１】本発明のマルチモード入力回路の一実施例を示
す回路図。
【図２】図１の回路の動作を示す特性図。
【図３】ＬＣＤデータ駆動用ＩＣのマルチモード入力回
路の基本構成を示すブロック図。
【図４】図３の回路の入力端子に入力する第１の入力信
号および第２の入力信号を示す波形図。
【図５】図３のマルチモード入力回路の従来例を示す回
路図。
【図６】図５の回路の動作を示す特性図。
【符号の説明】
１０…入力端子、１１…第１の入力回路、１２…第２の
入力回路、１３…マルチプレクサ回路、１４…ＩＣ内部
回路、２０…第２の電源パッド、２１…ＣＭＯＳインバ
ータ回路、２２…負荷用のＭＯＳトランジスタ、２３…
入力用のＭＯＳトランジスタ、２４…第１のクロックド
ゲート回路、２５…第２のクロックドゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安倍 功 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平４−3618（ＪＰ，Ａ) 特開 平３−230617（ＪＰ，Ａ) 特開 平１−238217（ＪＰ，Ａ) 特開 昭62−188421（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/20 101 H03K 19/00 101

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路に設けられ、第１の基準電位か
    ら第１の電源電位までの振幅変化を有する第１の入力信
    号または第２の基準電位から第２の電源電位までの振幅
    変化を有する第２の入力信号が入力する入力端子と、 前記第１の電源電位が動作電源として供給され、前記入
    力端子の第１の入力信号を検出する第１の入力回路と、 前記第２の電源電位が動作電源として供給され、前記入
    力端子の第２の入力信号を検出する第２の入力回路と、 前記第１の電源電位が動作電源として供給され、上記第
    １の入力回路の出力または第２の入力回路の出力を選択
    信号に応じて切換え選択し、集積回路内部回路へ出力す
    るマルチプレクサ回路とを具備するマルチモード入力回
    路において、 前記第２の入力回路は、第２の電源電位・接地電位間に
    直列に接続され、互いに相補的な導電型を有する負荷用
    のＭＯＳトランジスタおよび入力用のＭＯＳトランジス
    タを有し、上記負荷用のＭＯＳトランジスタのゲートに
    選択信号が与えられることを特徴とするマルチモード入
    力回路。
  2. 【請求項２】 請求項１記載のマルチモード入力回路に
    おいて、前記第２の入力回路は、第２の入力信号を検出
    して第１の基準電位から第１の電源電位までの振幅変化
    を有する信号にレベル変換を行って出力することを特徴
    とするマルチモード入力回路。
  3. 【請求項３】 請求項１または２記載のマルチモード入
    力回路において、前記マルチプレクサ回路は、前記第１
    の入力回路の出力および第２の入力回路の出力をそれぞ
    れクロックド・ゲート回路により切換え選択することを
    特徴とするマルチモード入力回路。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    マルチモード入力回路は、液晶データ駆動用集積回路の
    入力段に設けられていることを特徴とするマルチモード
    入力回路。
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